JP4302607B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体素子の裏面側に第１の金属体、表面側に第２の金属体をはんだ接合するとともに、これらを樹脂でモールドしてなる半導体装置に関する。
この種の半導体装置としては、一般に、半導体素子と、半導体素子の裏面側に第１のはんだを介して接合され電極と放熱体とを兼ねる第１の金属体と、半導体素子の表面側に第２のはんだを介して接合され電極と放熱体とを兼ねる第２の金属体と、半導体素子、第１の金属体および第２の金属体を包み込むように封止するモールド樹脂とを備えて構成されている（たとえば、特許文献１参照）。
特開２００３−１１００６４号公報
ところで、この種の半導体装置では、半導体素子の発熱密度の増加に伴い、半導体素子温度が増加し、はんだ接合部に熱応力が加わり、はんだにクラックが発生するなど、はんだの破壊が生じる。
このようなはんだの破壊が生じると、半導体素子の放熱経路が阻害され、放熱特性の悪化を引き起こす。
ここで、上記したようなこの種の半導体装置では、はんだ接合部が多くなるため、はんだ接合部のうちのどの部分を、一番先に破壊させるか、すなわち第１寿命となるはんだ接合部をどの部分とするかが問題となってくる。
そこで、本発明は、上記問題に鑑み、半導体素子の裏面側に第１の金属体、表面側に第２の金属体をはんだ接合するとともに、これらを樹脂でモールドしてなる半導体装置において、熱応力によってはんだ接合部に破壊が生じても、極力、放熱特性に悪影響を与えないようにすることを目的とする。
本発明は、上記した半導体装置においては、半導体素子の表面がトランジスタなどの素子が形成された素子形成面となっており、裏面は素子が形成されていない面となっていることに着目した。
はんだ接合部の寿命は、一般的にはんだの破断率によって規定される場合が多く、熱応力によりクラックが進展すると、熱抵抗が増大する。この場合、半導体素子において素子が形成されていない裏面が熱抵抗の増加に最も影響しない。本発明は、この点に着眼して見出されたものである。
すなわち、請求項１に記載の発明では、半導体素子（１１、１２）と、半導体素子（１１、１２）の裏面側に第１のはんだ（５１）を介して接合され、電極と放熱体とを兼ねる第１の金属体（２０）と、半導体素子（１１、１２）の表面側に第２のはんだ（５２）を介して接合され、電極と放熱体とを兼ねる第２の金属体（３０）と、半導体素子（１１、１２）、第１の金属体（２０）および第２の金属体（３０）を包み込むように封止するモールド樹脂（６０）とを備え、半導体素子（１１、１２）は、表面が素子形成面となっている半導体装置において、はんだ接合部のうち第１のはんだ（５１）の熱応力による歪み値が、最大となっていることを特徴としている。
それによれば、はんだ接合部のうち素子が形成されていない面である半導体素子（１１、１２）の裏面に設けられている第１のはんだ（５１）の熱応力による歪み値が、最大となっているため、熱応力が加わったとき、はんだ接合部の中で第１のはんだ（５１）が一番先に破壊するようになる。
よって、本発明によれば、半導体素子（１１、１２）の裏面側に第１の金属体（２０）、表面側に第２の金属体（３０）をはんだ接合するとともに、これらを樹脂（６０）でモールドしてなる半導体装置において、熱応力によってはんだ接合部に破壊が生じても、極力、放熱特性に悪影響を与えないようにすることができる。
さらに、請求項１に記載の発明では、第１のはんだ（５１）は第２のはんだ（５２）よりも薄いことを特徴としている。
本発明者らの検討によれば、はんだの厚さが小さいほど、はんだの熱応力による歪みが大きいことがわかっている。
つまり、本発明のように、第１のはんだ（５１）を第２のはんだ（５２）よりも薄いものにすれば、第２のはんだ（５２）の熱応力による歪み値を第１のはんだ（５１）の熱応力による歪み値よりも小さくすることができる。
つまり、本発明によれば、第１のはんだ（５１）の熱応力による歪み値を最大とすることが、適切に実現できる。
請求項２に記載の発明では、請求項１に記載の半導体装置において、第１のはんだ（５１）は、半導体素子（１１、１２）の裏面の端部まで行き渡るように当該裏面の全域に形成されており、第２のはんだ（５２）は、その端部が半導体素子（１１、１２）の表面の端部とは距離を持つように当該表面の内周側の領域に形成されていることを特徴としている。
本発明者らの検討によれば、半導体素子の端部まで行き渡るように、半導体素子の全域に、はんだを設ける場合に比べて、はんだの端部と半導体素子の端部との間に距離をおいて、はんだを半導体素子の内周に設けた方が、はんだの熱応力による歪み値が小さくなることがわかった（図２参照）。
そのため、本発明のようにすれば、半導体素子（１１、１２）の表面に設けられている第２のはんだ（５２）の熱応力による歪み値を、半導体素子（１１、１２）の裏面に設けられている第１のはんだ（５１）の熱応力による歪み値よりも小さくすることができる。
つまり、本発明によれば、第１のはんだ（５１）の熱応力による歪み値を最大とすることが、適切に実現できる。
請求項３に記載の発明では、請求項１または請求項２に記載の半導体装置において、半導体素子（１１、１２）は、平面サイズの異なる複数個のものからなり、平面サイズの大きい半導体素子（１１）ほど、厚さが小さくなっていることを特徴としている。
本発明者らの検討によれば、半導体素子の厚さが大きいほど、半導体素子に設けられるはんだの熱応力による歪みが大きいことがわかっている。
つまり、歪みの大きくなりやすい平面サイズの大きい半導体素子（１１）ほど、その厚さを小さくすれば、はんだ接合部における歪みを小さくすることができ、はんだ接合部を破壊しにくいものにできる。
ここで、請求項４に記載の発明では、請求項３に記載の半導体装置において、半導体素子（１１、１２）は、平面サイズの大きいＩＧＢＴ素子（１１）と、これよりも平面サイズの小さいＦＷＤ素子（１２）とからなることを特徴とする。
上記請求項３に記載の発明における複数の半導体素子としては、このようなものを適切に採用することができる。
また、請求項５に記載の発明では、請求項１または請求項２に記載の半導体装置において、１個の第１の金属体（２０）とこれに対向する１個の第２の金属体（３０）との間には、厚さ（ｔ１、ｔ１’）の異なる複数個の半導体素子（１１、１２）が平面的に配置されており、これら複数個の半導体素子（１１、１２）は、１個の第１の金属体（２０）と１個の第２の金属体（３０）とに挟まれていることを特徴としている。
この請求項５に記載の発明のように、請求項１または請求項２に記載の半導体装置においては、半導体素子（１１、１２）として、平面的に並列配置された厚さ（ｔ１、ｔ１’）の異なる複数個のものを採用し、これら複数個の半導体素子（１１、１２）を、共通の第１の金属体（２０）および第２の金属体（３０）により挟んでなる構成を採用することができる。
しかし、このように半導体素子を、厚さ（ｔ１、ｔ１’）の異なる複数個の半導体素子（１１、１２）から構成し、これらを共通する一対の金属体（２０、３０）で挟んだ構成とした場合、一対の金属体（２０、３０）の外側の面、すなわち第１の金属体（２０）の放熱面（２１）と第２の金属体（３０）の放熱面（３１）とが傾いてしまい、これら両放熱面（２１、３１）の平行度が確保できなくなるという問題が生じやすい。
たとえば、半導体素子の表裏両面に金属体を設け、当該両面から放熱を行う半導体装置においては、素子表面側の第１の金属体の放熱面と素子裏面側の第２の金属体の放熱面とに、冷却部材を接触させ、冷却部材により半導体装置を挟みこんで保持するように構成される。この場合、両放熱面の平行度が悪いと、各放熱面と冷却部材との接触が不十分になるなど、放熱性の低下を招くことになりやすい。
特に、請求項６に記載の発明のように、請求項５に記載の半導体装置において、第１の金属体（２０）の放熱面（２１）および第２の金属体（３０）の放熱面（３１）が、モールド樹脂（６０）から露出しているものにした場合、上記した冷却部材と放熱面との接触を確保するという問題は、重要である。
さらに、この場合、両金属体（２０、３０）の放熱面の平行度が悪いと、モールド樹脂（６０）による封止を行う際に、金型内にて放熱面と金型との隙間が生じやすく、モールド樹脂（６０）から露出されるべき放熱面上に樹脂が被さること、つまり、放熱面上への樹脂バリが生じやすくなる。
本発明者は、上記したような熱応力によってはんだ接合部に破壊が生じても、極力、放熱特性に悪影響を与えないようにするという本発明の目的に加えて、このような第１の金属体（２０）の放熱面（２１）と第２の金属体（３０）の放熱面（３１）との平行度を確保することも目的に加えて、鋭意検討を行った。その結果、以下の各発明を創出するに至った。
すなわち、請求項７に記載の発明では、請求項５または請求項６に記載の半導体装置において、次のような特徴点を有する半導体装置が提供される。
・各々の半導体素子（１１、１２）における第２のはんだ（５２）と１個の第２の金属体（３０）との間には、各々の半導体素子（１１、１２）毎に別々の第３の金属体（４０）が介在していること。
・各々の半導体素子（１１、１２）と第３の金属体（４０）とは、第２のはんだ（５２）により接合され、各々の第３の金属体（４０）と１個の第２の金属体（３０）とは、第３のはんだ（５３）を介して接合されていること。
・１個の第１の金属体（２０）の放熱面（２１）と１個の第２の金属体（３０）の放熱面（３１）とが平行となるように、各々の第３の金属体（４０）の厚さ（ｔ４、ｔ４’）が異なっていること。
これらの点を特徴とする本発明の半導体装置によれば、厚さ（ｔ１、ｔ１’）の異なる各々の半導体素子（１１、１２）毎に、第２の金属体（３０）との間に第３の金属体（４０）を介在させ、この第３の金属体（４０）にて厚さ調整を行うことにより各半導体素子（１１、１２）間の異なる厚さを吸収している。
そのため、本発明によれば、上記した本発明の目的に加えて、第１の金属体（２０）の放熱面（２１）と第２の金属体（３０）の放熱面（３１）との平行度を確保することができる。
そして、冷却部材と各放熱面（２１、３１）との接触が確保されるとともに、各放熱面（２１、３１）上への樹脂バリの発生が抑制されるため、放熱性が十分に確保された半導体装置を提供することができる。
また、請求項８に記載の発明では、請求項５または請求項６に記載の半導体装置において、次のような特徴点を有する半導体装置が提供される。
・各々の半導体素子（１１、１２）における第２のはんだ（５２）と１個の第２の金属体（３０）との間には、各々の半導体素子（１１、１２）毎に別々の第３の金属体（４０）が介在していること。
・各々の半導体素子（１１、１２）と第３の金属体（４０）とは、第２のはんだ（５２）により接合され、各々の第３の金属体（４０）と１個の第２の金属体（３０）とは、第３のはんだ（５３）を介して接合されていること。
・１個の第１の金属体（２０）の放熱面（２１）と１個の第２の金属体（３０）の放熱面（３１）とが平行となるように、各々の第３のはんだ（５３）の厚さ（ｔ５、ｔ５’）が異なっていること。
これらの点を特徴とする本発明の半導体装置によれば、厚さ（ｔ１、ｔ１’）の異なる各々の半導体素子（１１、１２）毎に、第２の金属体（３０）との間に第３の金属体（４０）を介在させるとともに、各々の第３の金属体（４０）と半導体素子（１１、１２）の間に介在する第３のはんだ（５３）にて厚さ調整を行うことにより各半導体素子（１１、１２）間の異なる厚さを吸収している。
そのため、本発明によれば、上記した本発明の目的に加えて、第１の金属体（２０）の放熱面（２１）と第２の金属体（３０）の放熱面（３１）との平行度を確保することができる。
そして、冷却部材と各放熱面（２１、３１）との接触が確保されるとともに、各放熱面（２１、３１）上への樹脂バリの発生が抑制されるため、放熱性が十分に確保された半導体装置を提供することができる。
さらに、請求項９に記載の発明では、請求項５または請求項６に記載の半導体装置において、１個の第２の金属体（３０）における半導体素子（１１、１２）側の面には、凹凸が設けられており、この凹凸によって１個の第１の金属体（２０）の放熱面（２１）と前記１個の第２の金属体（３０）の放熱面（３１）とが平行となっていることを特徴としている。
それによれば、厚さ（ｔ１、ｔ１’）の異なる各々の半導体素子（１１、１２）毎に、第２の金属体（３０）側に凹凸を設け、この凹凸にて厚さ調整を行うことにより各半導体素子（１１、１２）間の異なる厚さを吸収している。
そのため、本発明によっても、上記した本発明の目的に加えて、第１の金属体（２０）の放熱面（２１）と第２の金属体（３０）の放熱面（３１）との平行度を確保することができる。そして、冷却部材と各放熱面（２１、３１）との接触の確保および各放熱面（２１、３１）上への樹脂バリの発生の抑制がなされるため、放熱性が十分に確保された半導体装置を提供することができる。
また、請求項１０に記載の発明では、請求項５〜請求項９に記載の半導体装置において、各半導体素子（１１、１２）の表面側の第１のはんだ（５１）および裏面側の第２のはんだ（５２）には、これらのはんだの高さを規定するための金属粉（５５）が含有されていることを特徴としている。
それによれば、これら第１のはんだ（５１）および第２のはんだ（５２）の厚さ（高さ）を所望の厚さに制御することが容易となるため、第１の金属体（２０）の放熱面（２１）と第２の金属体（３０）の放熱面（３１）との平行度を確保するという点において、好ましい。
また、請求項１１に記載の発明では、請求項５〜請求項１０に記載の半導体装置において、厚さ（ｔ１、ｔ１’）の異なる複数個の半導体素子（１１、１２）は、比較的薄いＩＧＢＴ素子（１１）と、これよりも厚いＦＷＤ素子（１２）とからなることを特徴としている。
上記請求項５に記載の発明における複数の半導体素子としては、このようなものを適切に採用することができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
図１は本発明の実施形態に係る半導体装置Ｓ１の概略断面構成を示す図である。
図１に示されるように、本実施形態における半導体装置Ｓ１は、半導体素子としての第１の半導体チップ１１および第２の半導体チップ１２と、第１の金属体としての下側ヒートシンク２０と、第２の金属体としての上側ヒートシンク３０と、第３の金属体としてのヒートシンクブロック４０と、これらの間に介在する各はんだ５１、５２、５３と、さらに、モールド樹脂６０とを備えて構成されている。
本実施形態では、図１に示されるように、第１の半導体チップ１１と平面的に並列に第２の半導体チップ１２が設けられている。
この構成の場合、両半導体チップ１１、１２の裏面（図１中の下面）と下側ヒートシンク２０の上面との間は、第１のはんだ５１によって接合されている。
また、両半導体チップ１１、１２の表面（図１中の上面）とヒートシンクブロック４０の下面との間は、第２のはんだ５２によって接合されている。
さらに、ヒートシンクブロック４０の上面と上側ヒートシンク３０の下面との間は、第３のはんだ５３によって接合されている。
ここで、本実施形態では、第１、第２、第３の各はんだ５１、５２、５３によるはんだ接合部のうち第１のはんだ５１の熱応力による歪み値が、最大となっている。また、これら各はんだ５１、５２、５３としては、一般的な各種のはんだを採用することができるが、本例では、Ｓｎ（すず）系はんだを用いている。
これにより、上記した構成においては、第１および第２の半導体チップ１１、１２の表面では、第２のはんだ５２、ヒートシンクブロック４０、第３のはんだ５３および上側ヒートシンク３０を介して放熱が行われ、第１および第２の半導体チップ１１、１２の裏面では、第１のはんだ５１から下側ヒートシンク２０を介して放熱が行われる構成となっている。
本半導体装置Ｓ１では、上下の一対のヒートシンク２０、３０の外側の面、すなわち下側ヒートシンク２０では、図１中の下面が放熱面２１であり、上側ヒートシンク３０では、図１中の上面が放熱面３１である。
ここで、第１の半導体チップ１１としては、特に限定されるものではないが、本実施形態において半導体素子として用いられている上記第１の半導体チップ１１は、たとえばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やサイリスタ等のパワー半導体素子から構成することができる。
また、第２の半導体チップ１２は、たとえば、ＦＷＤ（フリーホイールダイオード）等からなるものにできる。本例では、第１の半導体チップ１１はＩＧＢＴ、第２の半導体チップはＦＷＤからなる。
具体的には、上記第１および第２の半導体チップ１１、１２の形状は、たとえば矩形状の薄板状とすることができる。
また、図１に示されるように、本例では、第１の半導体チップ１１と第２の半導体チップ１２とでは、平面サイズが異なっており、平面サイズの大きい第１の半導体チップ１１の方が、第２の半導体チップ１２に比べて、素子の厚さが小さくなっている。
つまり、図１に示されるように、第１の半導体チップ１１の厚さｔ１の方が、第２の半導体チップ１２の厚さｔ１’よりも小さい。なお、この両チップ１１、１２の厚さｔ１、ｔ１’の関係は、これに限定されるものではない。
ここで、第１および第２の半導体チップ１１、１２の表面はトランジスタなどの素子が形成された素子形成面であり、裏面はそのような素子が形成されていない非形成面となっている。
また、本実施形態の第１および第２の半導体チップ１１、１２の表面および裏面には、図示しない電極が形成されている。
このように、本実施形態の半導体装置においては、第１および第２の半導体チップ１１、１２の裏面側の電極は、第１の金属体である下側ヒートシンク２０に対して、第１のはんだ５１を介して電気的に接続され、第１および第２の半導体チップ１１、１２の表面側の電極は、第２のはんだ５２を介してヒートシンクブロック４０に対して、電気的に接続されている。
さらに、ヒートシンクブロック４０における両半導体チップ１１、１２側の面とは反対側の面にて、第３のはんだ５３を介して第２の金属体である上側ヒートシンク３０とヒートシンクブロック４０とが電気的に接続されている。
ここで、下側ヒートシンク２０、上側ヒートシンク３０およびヒートシンクブロック４０は、たとえば、銅合金もしくはアルミ合金等の熱伝導性および電気伝導性の良い金属で構成されている。また、ヒートシンクブロック４０としては、一般的な鉄合金を用いてもよい。本例では、各金属体２０〜４０は銅により形成されている。
また、下側ヒートシンク２０および上側ヒートシンク３０は、たとえば、全体としてほぼ長方形状の板材とすることができる。また、ヒートシンクブロック４０は、たとえば、それぞれ半導体チップ１１、１２よりも１回り小さい程度の大きさの矩形状の板材とすることができる。
ここで、ヒートシンクブロック４０は、半導体チップ１１、１２と上側ヒートシンク３０との間に介在し、それぞれの半導体チップ１１、１２と上側ヒートシンク３０とを熱的および電気的に接続するとともに、第１の半導体チップ１１から後述するボンディングワイヤを引き出す際の当該ワイヤの高さを確保する等のために、第１の半導体チップ１１と上側ヒートシンク３０との間の高さを確保する役割を有している。
なお、図示しないが、下側ヒートシンク２０および上側ヒートシンク３０には、モールド樹脂６０から突出する端子部が設けられており、これら端子部は、半導体チップ１１、１２の取り出し電極である。そして、これら端子部によって、半導体装置Ｓ１は外部配線部材等との接続を行うようになっている。
このように、下側ヒートシンク２０および上側ヒートシンク３０は、それぞれ、電極と放熱体とを兼ねる第１の金属体および第２の金属体として構成されており、半導体装置Ｓ１において半導体チップ１１、１２からの放熱を行う機能を有するとともに半導体チップ１１、１２の電極としての機能も有する。
また、図示しないが、第１の半導体チップ１１の周囲には、リードフレーム等からなる信号端子がモールド樹脂６０の内部から外部へ突出して設けられている。
この信号端子は、第１の半導体チップ１１の表面に設けられている信号電極（たとえばゲート電極）などと導通する端子や基準端子となるものである。そして、当該信号端子と第１の半導体チップ１１とはボンディングワイヤによって結線され、電気的に接続されている。
さらに、本実施形態の半導体装置Ｓ１においては、装置Ｓ１のほぼ全体がモールド樹脂６０によりモールドされ封止されている。具体的には、図１に示されるように、一対のヒートシンク２０、３０の隙間、並びに、半導体チップ１１、１２およびヒートシンクブロック４０の周囲部分に、モールド樹脂６０が充填封止されている。
このモールド樹脂６０は、たとえばエポキシ樹脂等の通常のモールド材料を採用することができる。本例では、各金属体２０〜４０は銅により形成されているが、その場合、このモールド樹脂６０としては、熱膨張係数が１１〜１６ｐｐｍ／℃程度のものとすることがが好ましい。
また、ヒートシンク２０、３０等をモールド樹脂６０でモールドするにあたっては、上下型からなる成形型（図示しない）を使用し、トランスファーモールド法によって容易に行うことができる。
このように、本実施形態の半導体装置Ｓ１は、基本的には、第１および第２の半導体チップ１１、１２の表裏両面に各金属体２０、３０、４０をはんだ５１〜５３を介して電気的および熱的に接続してなる樹脂モールドタイプの半導体装置として構成されたものになっている。
次に、上記した構成の半導体装置Ｓ１の製造方法について、図１を参照して、簡単に説明する。
まず、下側ヒートシンク２０の上面に、両半導体チップ１１、１２とヒートシンクブロック４０をはんだ付けする工程を実行する。
この場合、下側ヒートシンク２０の上面に、たとえばＳｎ系はんだからなるはんだ箔を介して両半導体チップ１１、１２を積層するとともに、これら両半導体チップ１１、１２の上に、同じはんだ箔を介して、それぞれヒートシンクブロック４０を積層する。
この後、加熱装置（リフロー装置）によって、はんだの融点以上に昇温することにより、上記はんだ箔を溶融させてから、硬化させる。続いて、第１の半導体チップ１１と上記信号端子とをワイヤボンディングする工程を実行する。
次いで、各ヒートシンクブロック４０の上に上側ヒートシンク３０をはんだ付けする工程を実行する。この場合、ヒートシンクブロック４０の上にはんだ箔を介して上側ヒートシンク３０を載せる。そして、加熱装置によって上記はんだ箔を溶融させてから、硬化させる。
こうして、溶融した各々のはんだ箔が硬化すれば、硬化したはんだが、第１、第２、第３のはんだ５１、５２、５３として構成されることになる。
そして、これら各はんだ５１〜５３を介して、下側ヒートシンク２０、両半導体チップ１１、１２、ヒートシンクブロック４０、上側ヒートシンク３０間の接合および電気的・熱的接続を実現することができる。
しかる後、図示しない成形型を使用して、ヒートシンク２０、３０の隙間および外周部等にモールド樹脂６０を充填する工程を実行する。これによって、図１に示されるように、ヒートシンク２０、３０の隙間および外周部等に、モールド樹脂６０が充填され、封止される。こうして、上記半導体装置Ｓ１が完成する。
なお、この半導体装置Ｓ１においては、上記した構成の場合、下側ヒートシンク２０の下面および上側ヒートシンク３０の上面が、それぞれモールド樹脂６０から露出するようにモールドされた形となっている。これにより、ヒートシンク２０、３０の放熱性が高められている。
ところで、本実施形態によれば、半導体素子である第１および第２の半導体チップ１１、１２と、半導体チップ１１、１２の裏面側に第１のはんだ５１を介して接合された第１の金属体としての下側ヒートシンク２０と、半導体チップ１１、１２の表面側に第２のはんだ５２を介して接合された第２の金属体としての上側ヒートシンク３０と、半導体チップ１１、１２、両ヒートシンク２０、３０を包み込むように封止するモールド樹脂６０とを備え、半導体チップ１１、１２の表面が素子形成面となっている半導体装置Ｓ１において、各はんだ５１、５２、５３によるはんだ接合部のうち第１のはんだ５１の熱応力による歪み値が、最大となっていることを特徴としている。
それによれば、はんだ接合部のうち非素子形成面である半導体チップ１１、１２の裏面に設けられている第１のはんだ５１の熱応力による歪み値が、最大となっているため、熱応力が加わったとき、はんだ接合部の中で第１のはんだ５１が一番先に破壊するようになる。
つまり、半導体装置Ｓ１において、熱抵抗の増加に最も影響しないはんだ接合部が、熱応力によって一番先に壊れやすくなっている。
よって、本実施形態によれば、半導体素子１１、１２の裏面側に第１の金属体２０、表面側に第２の金属体３０をはんだ接合するとともに、これらを樹脂６０でモールドしてなる半導体装置Ｓ１において、熱応力によってはんだ接合部に破壊が生じても、極力、放熱特性に悪影響を与えないようにすることができる。
また、上記図１に示されるように、本実施形態では、第１のはんだ５１は、半導体チップ１１、１２の裏面の端部まで行き渡るように当該裏面の全域に形成されており、第２のはんだ５２は、その端部が半導体チップ１１、１２の表面の端部とは距離ｄを持つように当該表面の内周側の領域に形成されている。
図２は、当該距離ｄ（単位：ｍｍ）と第１および第２のはんだ５１、５２の端部における相当塑性歪み値ε（単位：％）との関係を解析した結果を示す図である。この図２は、図３に示されるようなモデルにおいて、シミュレーションを行った結果に基づくものである。
なお、このモデルを示す図３では、第１の半導体チップ１１のみを示しているが、第２の半導体チップ１２についても同様に解析し、同様の傾向が得られている。
この解析では、たとえば、シリコンからなる第１の半導体チップ１１の厚さｔ１を２００μｍ、第１および第２のはんだ５１、５２を、その厚さｔ２、ｔ３がともに１００μｍのＳｎ系はんだ、各金属体２０、３０、４０をその熱膨張係数が１７ｐｐｍ／℃程度の銅（Ｃｕ）、モールド樹脂６０をその熱膨張係数が１４ｐｐｍ／℃程度のエポキシ系樹脂としている。
この図２に示される結果から、距離ｄ＝０の場合、すなわち半導体チップ１１、１２の端部まで行き渡るように、半導体チップ１１、１２の全域に、はんだ５１を設ける場合に比べて、はんだの端部と半導体チップ１１、１２の端部との間に距離ｄをおいて、はんだ５２を半導体チップ１１、１２の内周に設けた方が、はんだの熱応力による歪み値が小さくなることがわかる。
そのため、本実施形態のように、第２のはんだ５２については上記距離ｄを持つように配置すれば、半導体チップ１１、１２の表面に設けられている第２のはんだ５２の熱応力による歪み値を、半導体チップ１１、１２の裏面に設けられている第１のはんだ５１の熱応力による歪み値よりも小さくすることができる。
つまり、このような距離ｄを有する構成を採用することにより、本実施形態では、第１のはんだ５１の熱応力による歪み値を最大とすることが、適切に実現できている。
なお、図２では、上記距離ｄが１．５ｍｍ程度のとき、（単位：ｍｍ）と第１および第２のはんだ５１、５２の端部における相当塑性歪み値εの差が最も大きくなっているが、本例における当該距離ｄとしては、たとえば１ｍｍ程度にできる。
また、上記図１に示されるように、本実施形態では、半導体チップ１１、１２は、平面サイズの異なる複数個のものからなり、平面サイズの大きい半導体チップ１１ほど、厚さが小さくなっている。
これは、本発明者らの検討によるもので、それによれば、半導体チップの厚さが大きいほど、半導体チップに接して設けられるはんだ５１、５２の熱応力による歪みが大きいことがわかっている。
つまり、歪みの大きくなりやすい平面サイズの大きい半導体チップ１１ほど、その厚さを小さくすれば、はんだ接合部における歪みを小さくすることができ、はんだ接合部の強度向上がなされ、破壊しにくいものにできる。
ここで、上述したように、本例では、半導体装置Ｓ１における複数の半導体素子として平面サイズの大きいＩＧＢＴ素子１１と、これよりも平面サイズの小さいＦＷＤ素子１２とからなるものとしている。そして、ＩＧＢＴ素子１１の厚さをたとえば１００μｍ程度、ＦＷＤ素子１２の厚さを２００μｍ程度としている。
また、本実施形態においては、上記半導体装置Ｓ１において、第１のはんだ５１の厚さｔ２が第２のはんだ５２の厚さｔ３よりも小さいことが好ましい。これらはんだ５１、５２の厚さｔ２、ｔ３の関係については上記図３参照のこと。
本発明者らの検討によれば、はんだの厚さが小さいほど、はんだの熱応力による歪みが大きいことがわかっている。
つまり、第１のはんだ５１を第２のはんだ５２よりも薄いものにすれば、第２のはんだ５２の熱応力による歪み値を、第１のはんだ５１の熱応力による歪み値よりも小さくすることができる。つまり、このようにすることにより、第１のはんだ５１の熱応力による歪み値を最大とすることが、適切に実現できる。
なお、上述したが、上記例では、ＩＧＢＴ素子１１の厚さｔ１をたとえば１００μｍ程度、ＦＷＤ素子１２の厚さｔ１’を２００μｍ程度としている。
そして、本実施形態では、このように厚さｔ１、ｔ１’の異なる複数個の半導体チップ１１、１２を平面的に並列配置するとともに、これら複数個の半導体チップ１１、１２を、共通の下側ヒートシンク２０および上側ヒートシンク３０によって挟んでなる構成を採用している。
つまり、本実施形態では、半導体装置Ｓ１において、１個の下側ヒートシンク２０とこれに対向する１個の上側ヒートシンク３０との間に、厚さｔ１、ｔ１’の異なる複数個の半導体チップ１１、１２が平面的に配置されており、これら複数個の半導体チップ１１、１２は、１個の下側ヒートシンク２０と１個の上側ヒートシンク３０とにより挟まれている。
しかし、このように半導体チップを、厚さｔ１、ｔ１’の異なる複数個の半導体チップ１１、１２から構成し、これらを共通する一対のヒートシンク２０、３０で挟んだ構成とした場合、一対のヒートシンク２０、３０の外側の面、すなわち下側ヒートシンク２０の放熱面２１と上側ヒートシンク３０の放熱面３１とが傾いてしまい、これら両放熱面２１、３１の平行度が確保できなくなるという問題が生じやすい。
たとえば、図１に示される本半導体装置Ｓ１においては、下側ヒートシンク２０の放熱面２１と上側ヒートシンク３０の放熱面３１とに、図示しない冷却部材を接触させ、当該冷却部材により半導体装置Ｓ１を挟みこんで保持するように構成される。この場合、両放熱面２１、３１の平行度が悪いと、各放熱面２１、３１と上記冷却部材との接触が不十分になるなど、放熱性の低下を招くことになりやすい。
特に、図１に示される半導体装置Ｓ１のように、下側ヒートシンク２０の放熱面２１および上側ヒートシンク３０の放熱面３１が、モールド樹脂６０から露出している場合には、上記した冷却部材と放熱面２１、３１との接触を確保するという問題は、重要になってくる。
たとえば、上記の冷却部材は、電気的絶縁性を有する絶縁部材を介して、各ヒートシンク２０、３０の放熱面２１、３１に熱的に接続される。また、たとえば、上記冷却部材は、内部に冷却水が流れる冷却水流路を有し、ヒートシンク２０、３０からの熱がこの冷却水流路内の冷却水にて冷却され、熱交換が行われるようになっているものを採用することができる。
さらに、この場合、両ヒートシンク２０、３０の放熱面２１、３１の平行度が悪いと、モールド樹脂６０による封止を行う際に、金型内にて放熱面２１、３１と金型との隙間が生じやすく、モールド樹脂６０から露出されるべき放熱面２１、３１上に樹脂が被さること、つまり、放熱面２１、３１上への樹脂バリが生じやすくなる。
このように、複数個の半導体チップ１１、１２の厚さｔ１、ｔ１’を変えた場合、下側ヒートシンク２０の放熱面２１と上側ヒートシンク３０の放熱面３１との間の平行度を維持することは、たとえば、各半導体チップ１１、１２のヒートシンクブロック４０の厚さを変えることで実現可能である。
具体的に、図１では、比較的薄い第１の半導体チップ１１側のヒートシンクブロック４０の厚さｔ４を、比較的厚い第２の半導体チップ１２側のヒートシンクブロック４０の厚さｔ４’よりも厚いものとすることで、上記した各放熱面２１、３１間の平行度を維持している。
つまり、本実施形態の半導体装置Ｓ１においては、さらに、次のような特徴点を有する半導体装置が提供される。
・互いに厚さｔ１、ｔ１’が異なる各々の半導体チップ１１、１２における第２のはんだ５２と１個の上側ヒートシンク３０との間には、各々の半導体チップ１１、１２毎に別々の第３の金属体としてのヒートシンクブロック４０が介在していること。
・各々の半導体チップ１１、１２とヒートシンクブロック４０とは、第２のはんだ５２により接合され、各々のヒートシンクブロック４０と１個の上側ヒートシンク３０とは、第３のはんだ５３を介して接合されていること。
・１個の下側ヒートシンク２０の放熱面２１と１個の上側ヒートシンク３０の放熱面３１とが互いに平行となるように、各々の半導体チップ１１、２毎にヒートシンクブロック４０の厚さｔ４、ｔ４’が異なっていること。
これらの点を特徴とする本実施形態の半導体装置Ｓ１によれば、厚さｔ１、ｔ１’の異なる各々の半導体チップ１１、１２毎に、下側ヒートシンク３０との間にヒートシンクブロック４０を介在させ、このヒートシンクブロック４０にて厚さ調整を行うことにより各半導体チップ１１、１２間の異なる厚さを吸収している。
そのため、本実施形態の半導体装置Ｓ１によれば、上記した効果に加えて、上側ヒートシンク２０の放熱面２１と下側ヒートシンク３０の放熱面３１との平行度を確保することができる。
そして、上記した冷却部材と各ヒートシンク２０、３０の放熱面２１、３１との接触が確保されるとともに、各放熱面２１、３１上への樹脂バリの発生が抑制されるため、放熱性が十分に確保された半導体装置Ｓ１を提供することができる。
また、図１に示される例では、複数個の半導体チップ１１、１２の厚さｔ１、ｔ１’が異なる場合、各半導体チップ１１、１２のヒートシンクブロック４０の厚さｔ４、ｔ４’を変えることで、両放熱面２１、３１間の平行度を維持していたが、この平行度の維持は、各半導体チップ１１、１２の第３のはんだ５３の厚さｔ５、ｔ５’を変えることによっても実現可能である。
具体的には、図１に示される構成において、両半導体チップ１１、１２においてヒートシンクブロック４０の厚さｔ４とｔ４’とが同じであるとした場合、比較的薄い第１の半導体チップ１１側の第３のはんだ５３の厚さｔ５を、比較的厚い第２の半導体チップ１２側の第３のはんだ５３の厚さｔ５’よりも厚いものとすることで、上記した各放熱面２１、３１間の平行度を維持することができる。
このように第３のはんだ５３の厚さｔ５、ｔ５’を変える場合、本実施形態の半導体装置Ｓ１において、次のような特徴点を有する半導体装置が提供される。
・厚さｔ１、ｔ１’が異なる各々の半導体チップ１１、１２における第２のはんだ５２と１個の上側ヒートシンク３０との間には、各々の半導体チップ１１、１２毎に別々の第３の金属体としてのヒートシンクブロック４０が介在していること。
・各々の半導体チップ１１、１２とヒートシンクブロック４０とは、第２のはんだ５２により接合され、各々のヒートシンクブロック４０と１個の上側ヒートシンク３０とは、第３のはんだ５３を介して接合されていること。
・１個の下側ヒートシンク２０の放熱面２１と１個の上側ヒートシンク３０の放熱面３１とが互いに平行となるように、各々の半導体チップ１１、１２毎に第３のはんだ５３の厚さｔ５、ｔ５’が異なっていること。
これらの点を特徴とする半導体装置Ｓ１によれば、厚さｔ１、ｔ１’の異なる各々の半導体チップ１１、１２毎に、下側ヒートシンク３０との間にヒートシンクブロック４０を介在させるとともに、各々のヒートシンクブロック４０と半導体チップ１１、１２の間に介在する第３のはんだ５３にて厚さ調整を行うことにより各半導体チップ１１、１２間の異なる厚さを吸収している。
そのため、本半導体装置Ｓ１によっても、両放熱面２１、３１の平行度を確保することができ、冷却部材と各放熱面２１、３１との接触の確保、各放熱面２１、３１上への樹脂バリの発生の抑制がなされ、放熱性が十分に確保された半導体装置Ｓ１を提供することができる。
［変形例］
ところで、上記図１に示される例では、複数個の半導体チップ１１、１２の厚さｔ１、ｔ１’が異なる場合、各半導体チップ１１、１２のヒートシンクブロック４０の厚さｔ４、ｔ４’や第３のはんだ５３の厚さｔ５、ｔ５’を変えることで、両放熱面２１、３１間の平行度を維持していた。
本変形例は、この平行度の維持を実現するための別の手法を提供するものである。図４（ａ）、（ｂ）は、それぞれ本実施形態の第１の変形例、第２の変形例としての半導体装置の概略断面構成を示す図である。
図４に示される各半導体装置は、上記図１に示される半導体装置Ｓ１において、両放熱面２１、３１間の平行度を確保するための手段が相違するものであり、他の部分は同一の構成となっているものである。
図４に示される各半導体装置においても、１個の下側ヒートシンク２０とこれに対向する１個の上側ヒートシンク３０との間には、厚さｔ１、ｔ１’の異なる複数個の半導体チップ１１、１２が平面的に配置されており、これら複数個の半導体チップ１１、１２は、１個の下側ヒートシンク２０と１個の上側ヒートシンク３０とに挟まれている。そして、両放熱面２１、３１もモールド樹脂６０から露出している。
ここにおいて、本変形例の半導体装置では、図４に示されるように、１個の上側ヒートシンク３０における半導体チップ１１、１２側の面には、凹凸が設けられており、この凹凸によって１個の下側ヒートシンク２０の放熱面２１と１個の上側ヒートシンク３０の放熱面３１とが平行となっている。
図４（ａ）に示される半導体装置では、１個の上側ヒートシンク３０における半導体チップ１１、１２側の面に、突出高さｈ１、ｈ１’の異なる凸部３０ａ、３０ｂを設けている。
つまり、比較的厚さｔ１が薄いＩＧＢＴ素子１１に対しては、比較的突出高さｈ１が高い凸部３０ａを第２のはんだ５２を介して接触させ、比較的厚さｔ１’が厚いＦＷＤ素子１２に対しては、比較的突出高さｈ１’が低い凸部３０ｂを第２のはんだ５２を介して接触させている。
また、図４（ｂ）に示される半導体装置では、１個の上側ヒートシンク３０における半導体チップ１１、１２側の面に、凹み深さｈ２、ｈ２’の異なる凹部３０ｃ、３０ｄを設けている。
つまり、比較的厚さｔ１が薄いＩＧＢＴ素子１１に対しては、比較的深さｈ２が浅い凹部３０ｃをヒートシンクブロック４０および第２、第３のはんだ５２、５３を介して接触させ、比較的厚さｈ２’が厚いＦＷＤ素子１２に対しては、比較的深さｈ２’が深い凹部３０ｄをヒートシンクブロック４０および第２、第３のはんだ５２、５３を介して接触させている。
このように、本例の半導体装置によれば、厚さｔ１、ｔ１’の異なる各々の半導体チップ１１、１２毎に、上側ヒートシンク３０側に凹凸を設け、この凹凸にて厚さ調整を行うことにより各半導体チップ１１、１２間の異なる厚さを吸収している。
そのため、この図４に示される各半導体装置によっても、上記した本発明の目的に加えて、両放熱面２１、３１の平行度を確保することができる。そして、冷却部材と各放熱面２１、３１との接触の確保および各放熱面２１、３１上への樹脂バリの発生の抑制がなされるため、放熱性が十分に確保された半導体装置を提供することができる。
このように、この図４に示される半導体装置によれば、ヒートシンクブロック４０や第３のはんだ５３の厚さ調整によらずに、両放熱面２１、３１間の平行度を維持することができる。
なお、図４（ａ）では、ヒートシンクブロック４０およびそれに伴う第３のはんだ５３が存在しないが、これらが存在する構成であってもよい。また、図４（ｂ）において、ヒートシンクブロック４０およびそれに伴う第３のはんだ５３が存在しないものであってもよい。
図５は、本実施形態の第３の変形例としての、第１及び第２のはんだ５１、５２の概略断面構成を示す図である。
上記各図に示される半導体装置において、各半導チップ１１、１２の表面側の第１のはんだ５１および裏面側の第２のはんだ５２には、これらのはんだの高さｔ２、ｔ３（図３参照）を規定するための金属粉５５が含有されていてもよい。
このような金属粉５５としては、たとえば粒径が数十〜百μｍ程度のＮｉ粒などを採用することができ、このような金属粉５５は、はんだ箔やはんだリボンに中に含有されたものとして用意される。
それによれば、これら第１のはんだ５１および第２のはんだ５２の厚さ（高さ）ｔ２およびｔ３を所望の厚さに制御することが容易となるため、下側ヒートシンク２０の放熱面２１と上側ヒートシンク３０の放熱面３１との平行度を確保するという点において、好ましい。
また、図１に示される半導体装置Ｓ１においては、厚さｔ１、ｔ１’の異なる複数個の半導体チップ１１、１２として、比較的薄いＩＧＢＴ素子１１と、これよりも厚いＦＷＤ素子１２とを採用しているが、もちろん、厚さの異なる複数個の半導体チップとしてはこれらの素子に限定されるものではない。さらには、厚さの異なる複数個の半導体チップは３向上であってもよい。
（他の実施形態）
また、上記実施形態では、半導体素子１１、１２は複数個であったが、半導体素子は、１個であってもよい。
また、上述したように、ヒートシンクブロック４０は、半導体チップ１１、１２と上側ヒートシンク３０との間に介在し、第１の半導体チップ１１と上側ヒートシンク３０との間の高さを確保したり、上下のヒートシンク２０、３０の放熱面２１、３１の平行度を確保するなどの役割を有するものであるが、可能であるならば、上記各実施形態において、ヒートシンクブロック４０は存在しないものであってもよい。
要するに、本発明は、半導体素子１１、１２と、半導体素子１１、１２の裏面側に第１のはんだ５１を介して接合された第１の金属体２０と、半導体素子１１、１２の表面側に第２のはんだ５２を介して接合された第２の金属体３０と、半導体素子１１、１２、各金属体２０、３０を包み込むように封止するモールド樹脂６０とを備え、半導体チップ素子の表面が素子形成面となっている半導体装置において、はんだ接合部のうち第１のはんだ５１の熱応力による歪み値を最大としたことを要部とするものであり、その他の部分については適宜設計変更が可能である。
本発明の実施形態に係る半導体装置の概略断面構成を示す図である。 距離ｄと第１および第２のはんだの端部における相当塑性歪み値εとの関係を解析した結果を示す図である。 上記図２の解析におけるモデルを示す図である。 上記実施形態の第１の変形例、第２の変形例としての半導体装置の概略断面構成を示す図である。 上記実施形態の第３の変形例としての、第１及び第２のはんだ５１、５２の概略断面構成を示す図である。
符号の説明
１１…半導体素子としての第１の半導体チップ、
１２…半導体素子としての第２の半導体チップ、
２０…第１の金属体としての上側ヒートシンク、
３０…第２の金属体としての下側ヒートシンク、
５１…第１のはんだ、５２…第２のはんだ、５３…第３のはんだ、
５５…金属粉、６０…モールド樹脂、
ｔ１…第１の半導体チップの厚さ、ｔ１’…第２の半導体チップの厚さ、
ｔ４…第１の半導体チップ側のヒートシンクブロックの厚さ、
ｔ４’…第２の半導体チップ側のヒートシンクブロックの厚さ、
ｔ５…第１の半導体チップ側の第３のはんだの厚さ、
ｔ５’…第２の半導体チップ側の第３のはんだの厚さ。

Claims (11)

  1. 半導体素子（１１、１２）と、前記半導体素子（１１、１２）の裏面側に第１のはんだ（５１）を介して接合され、電極と放熱体とを兼ねる第１の金属体（２０）と、前記半導体素子（１１、１２）の表面側に第２のはんだ（５２）を介して接合され、電極と放熱体とを兼ねる第２の金属体（３０）と、前記半導体素子（１１、１２）、前記第１の金属体（２０）および前記第２の金属体（３０）を包み込むように封止するモールド樹脂（６０）とを備え、前記半導体素子（１１、１２）は、前記表面が素子形成面となっている半導体装置において、はんだ接合部のうち前記第１のはんだ（５１）の熱応力による歪み値が、最大となっているものであって、前記第１のはんだ（５１）は前記第２のはんだ（５２）よりも薄いことを特徴とする半導体装置。
  2. 前記第１のはんだ（５１）は、前記半導体素子（１１、１２）の裏面の端部まで行き渡るように当該裏面の全域に形成されており、前記第２のはんだ（５２）は、その端部が前記半導体素子（１１、１２）の表面の端部とは距離を持つように当該表面の内周側の領域に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体素子（１１、１２）は、平面サイズの異なる複数個のものからなり、平面サイズの大きい半導体素子（１１）ほど、厚さが小さくなっていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体素子（１１、１２）は、平面サイズの大きいＩＧＢＴ素子（１１）と、これよりも平面サイズの小さいＦＷＤ素子（１２）とからなることを特徴とする請求項３に記載の半導体装置。
  5. １個の前記第１の金属体（２０）とこれに対向する１個の前記第２の金属体（３０）との間には、厚さ（ｔ１、ｔ１’）の異なる複数個の前記半導体素子（１１、１２）が平面的に配置されており、これら複数個の前記半導体素子（１１、１２）は、前記１個の第１の金属体（２０）と前記１個の第２の金属体（３０）とに挟まれていることを特徴とする請求項１または２に記載の半導体装置。
  6. 前記１個の第１の金属体（２０）の放熱面（２１）および前記１個の第２の金属体（３０）の放熱面（３１）は、前記モールド樹脂（６０）から露出していることを特徴とする請求項５に記載の半導体装置。
  7. 各々の前記半導体素子（１１、１２）における前記第２のはんだ（５２）と前記１個の第２の金属体（３０）との間には、各々の前記半導体素子（１１、１２）毎に別々の第３の金属体（４０）が介在しており、各々の前記半導体素子（１１、１２）と前記第３の金属体（４０）とは、前記第２のはんだ（５２）により接合され、各々の前記第３の金属体（４０）と前記１個の第２の金属体（３０）とは、第３のはんだ（５３）を介して接合されており、前記１個の第１の金属体（２０）の放熱面（２１）と前記１個の第２の金属体（３０）の放熱面（３１）とが平行となるように、各々の前記第３の金属体（４０）の厚さ（ｔ４、ｔ４’）が異なっていることを特徴とする請求項５または６に記載の半導体装置。
  8. 各々の前記半導体素子（１１、１２）における前記第２のはんだ（５２）と前記１個の第２の金属体（３０）との間には、各々の前記半導体素子（１１、１２）毎に別々の第３の金属体（４０）が介在しており、各々の前記半導体素子（１１、１２）と前記第３の金属体（４０）とは、前記第２のはんだ（５２）により接合され、各々の前記第３の金属体（４０）と前記１個の第２の金属体（３０）とは、第３のはんだ（５３）を介して接合されており、前記１個の第１の金属体（２０）の放熱面（２１）と前記１個の第２の金属体（３０）の放熱面（３１）とが平行となるように、各々の前記第３のはんだ（５３）の厚さ（ｔ５、ｔ５’）が異なっていることを特徴とする請求項５または６に記載の半導体装置。
  9. 前記１個の第２の金属体（３０）における前記半導体素子（１１、１２）側の面には、凹凸が設けられており、この凹凸によって前記１個の第１の金属体（２０）の放熱面（２１）と前記１個の第２の金属体（３０）の放熱面（３１）とが平行となっていることを特徴とする請求項５または６に記載の半導体装置。
  10. 前記第１のはんだ（５１）および前記第２のはんだ（５２）には、これらのはんだの高さを規定するための金属粉（５５）が含有されていることを特徴とする請求項５ないし９のいずれか１つに記載の半導体装置。
  11. 前記厚さ（ｔ１、ｔ１’）の異なる複数個の前記半導体素子（１１、１２）は、比較的薄いＩＧＢＴ素子（１１）と、これよりも厚いＦＷＤ素子（１２）とからなることを特徴とする請求項５ないし１０のいずれか１つに記載の半導体装置。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073743A (ja) * 2005-09-07 2007-03-22 Denso Corp 半導体装置
JP4702196B2 (ja) * 2005-09-12 2011-06-15 株式会社デンソー 半導体装置
JP4686318B2 (ja) * 2005-09-28 2011-05-25 ルネサスエレクトロニクス株式会社 半導体装置
WO2007141851A1 (ja) * 2006-06-07 2007-12-13 Fujitsu Limited 半導体パッケージ及び電子装置
JP2008187101A (ja) * 2007-01-31 2008-08-14 Yamaha Corp 半導体装置及び半導体装置の実装構造
JP5261982B2 (ja) * 2007-05-18 2013-08-14 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP5018909B2 (ja) * 2009-06-30 2012-09-05 株式会社デンソー 半導体装置
JP5947537B2 (ja) 2011-04-19 2016-07-06 トヨタ自動車株式会社 半導体装置及びその製造方法
WO2012169044A1 (ja) * 2011-06-09 2012-12-13 三菱電機株式会社 半導体装置
JP2013021254A (ja) * 2011-07-14 2013-01-31 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
JP5754372B2 (ja) * 2011-12-27 2015-07-29 トヨタ自動車株式会社 半導体装置の製造方法
US8780561B2 (en) * 2012-03-30 2014-07-15 Raytheon Company Conduction cooling of multi-channel flip chip based panel array circuits
JP2013229472A (ja) * 2012-04-26 2013-11-07 Denso Corp 半導体装置
CN102693969B (zh) * 2012-06-18 2014-12-24 南京银茂微电子制造有限公司 一种igbt功率模块
DE112013003902B4 (de) 2012-09-07 2022-05-12 Hitachi Astemo, Ltd. Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP6160508B2 (ja) * 2014-02-25 2017-07-12 株式会社デンソー モールドパッケージ
JP5892184B2 (ja) * 2014-03-18 2016-03-23 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6276721B2 (ja) 2015-02-06 2018-02-07 日立オートモティブシステムズ株式会社 パワーモジュール
TWI562311B (en) * 2015-05-12 2016-12-11 Chipmos Technologies Inc Package structure and manufactruing method thereof
JP6269573B2 (ja) 2015-05-18 2018-01-31 株式会社デンソー 半導体装置
JP6384406B2 (ja) 2015-06-18 2018-09-05 株式会社デンソー 半導体装置
DE102016219565A1 (de) * 2016-10-07 2018-04-12 Continental Automotive Gmbh Leistungselektronikschaltung
US10461021B2 (en) * 2017-02-28 2019-10-29 Deere & Company Electronic assembly with enhanced thermal dissipation
JP6586970B2 (ja) * 2017-03-09 2019-10-09 トヨタ自動車株式会社 半導体装置
JP6874467B2 (ja) * 2017-03-29 2021-05-19 株式会社デンソー 半導体装置とその製造方法
JP6973109B2 (ja) * 2018-01-23 2021-11-24 株式会社デンソー 半導体装置の製造方法
JP2019129228A (ja) * 2018-01-24 2019-08-01 トヨタ自動車株式会社 半導体装置及びその製造方法
JP7180490B2 (ja) * 2019-03-26 2022-11-30 株式会社デンソー 半導体装置およびその製造方法
JP7268563B2 (ja) * 2019-09-30 2023-05-08 株式会社デンソー 半導体装置
KR102196385B1 (ko) * 2020-05-04 2020-12-30 제엠제코(주) 반도체 패키지
US11791240B2 (en) * 2020-12-28 2023-10-17 Baidu Usa Llc High performance baseboard cooling architecture
WO2023248642A1 (ja) * 2022-06-22 2023-12-28 千住金属工業株式会社 積層接合材料、半導体パッケージおよびパワーモジュール

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3649881A (en) * 1970-08-31 1972-03-14 Rca Corp High-power semiconductor device assembly
AU572615B2 (en) * 1983-12-27 1988-05-12 Sony Corporation Electrically conductive adhesive sheet circuit board and electrical connection structure
US5097387A (en) * 1990-06-27 1992-03-17 Digital Equipment Corporation Circuit chip package employing low melting point solder for heat transfer
JPH06318655A (ja) * 1993-05-06 1994-11-15 Tanaka Denshi Kogyo Kk 半導体チップ用放熱部材及びその製造方法
US5886408A (en) * 1994-09-08 1999-03-23 Fujitsu Limited Multi-chip semiconductor device
KR100245971B1 (ko) * 1995-11-30 2000-03-02 포만 제프리 엘 중합접착제를 금속에 접착시키기 위한 접착력 촉진층을 이용하는 히트싱크어셈블리 및 그 제조방법
US6275381B1 (en) * 1998-12-10 2001-08-14 International Business Machines Corporation Thermal paste preforms as a heat transfer media between a chip and a heat sink and method thereof
US6215180B1 (en) * 1999-03-17 2001-04-10 First International Computer Inc. Dual-sided heat dissipating structure for integrated circuit package
JP2000277557A (ja) * 1999-03-26 2000-10-06 Fujitsu Ten Ltd 半導体装置
US6256200B1 (en) * 1999-05-27 2001-07-03 Allen K. Lam Symmetrical package for semiconductor die
US6184580B1 (en) * 1999-09-10 2001-02-06 Siliconware Precision Industries Co., Ltd. Ball grid array package with conductive leads
JP3596388B2 (ja) * 1999-11-24 2004-12-02 株式会社デンソー 半導体装置
US6703707B1 (en) * 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
US6693350B2 (en) * 1999-11-24 2004-02-17 Denso Corporation Semiconductor device having radiation structure and method for manufacturing semiconductor device having radiation structure
JP3601432B2 (ja) * 2000-10-04 2004-12-15 株式会社デンソー 半導体装置
US6888722B2 (en) * 1999-12-30 2005-05-03 Intel Corporation Thermal design for minimizing interface in a multi-site thermal contact condition
CN1222092C (zh) * 2000-11-29 2005-10-05 三菱化学株式会社 半导体发光器件
JP2002176133A (ja) * 2000-12-08 2002-06-21 Fuji Electric Co Ltd 平型半導体装置およびその製造方法
US7145254B2 (en) * 2001-07-26 2006-12-05 Denso Corporation Transfer-molded power device and method for manufacturing transfer-molded power device
JP3627738B2 (ja) * 2001-12-27 2005-03-09 株式会社デンソー 半導体装置
JP4294405B2 (ja) * 2003-07-31 2009-07-15 株式会社ルネサステクノロジ 半導体装置

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