JP6384406B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6384406B2
JP6384406B2 JP2015122981A JP2015122981A JP6384406B2 JP 6384406 B2 JP6384406 B2 JP 6384406B2 JP 2015122981 A JP2015122981 A JP 2015122981A JP 2015122981 A JP2015122981 A JP 2015122981A JP 6384406 B2 JP6384406 B2 JP 6384406B2
Authority
JP
Japan
Prior art keywords
heat sink
bonding layer
semiconductor device
igbt
spacer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015122981A
Other languages
English (en)
Other versions
JP2017011026A (ja
Inventor
友生 森野
友生 森野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2015122981A priority Critical patent/JP6384406B2/ja
Priority to PCT/JP2016/002392 priority patent/WO2016203705A1/ja
Priority to US15/547,082 priority patent/US9972612B2/en
Priority to CN201680026155.XA priority patent/CN107534035B/zh
Publication of JP2017011026A publication Critical patent/JP2017011026A/ja
Application granted granted Critical
Publication of JP6384406B2 publication Critical patent/JP6384406B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
    • H01L2224/32501—Material at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Description

本発明は、複数の素子が並列で駆動される半導体装置に関する。
近年、複数の素子が並列で駆動される半導体装置において、一部の素子の構成材料にワイドバンドギャップ半導体と称される半導体の一種であるシリコンカーバイド（ＳｉＣ）が採用されつつある。例えば、ＳｉＣを主成分とするスイッチング素子は、シリコンを主成分とするものに比較してオン抵抗が小さく電力損失を低減することができる。また、シリコンと比較して高温条件下で動作することができ、冷却機構の小型化が期待されている。
特許文献１記載のパワー半導体モジュールは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）と還流ダイオード（ＦＷＤ）とが並列に接続され、インバータが構成されている。このパワー半導体モジュールでは、ＦＷＤの構成材料にＳｉＣを採用することによってリカバリ損失およびスイッチング損失を低減してＦＷＤにおける発熱量を低減させている。したがって、高温域での使用が可能であるというＳｉＣの特徴と合わせて、ＦＷＤの許容動作温度を拡大でき、冷却機構の能力を抑制することによる小型化ができるとしている。
特開２０１３−１３１７７４号公報
ところで、温度に対する素子の保護の観点から、素子を他の部材と電気的に接続する部材の、熱抵抗悪化を察知することが重要になる。従来、素子上にＰＮ接合温度センサ等の半導体温度センサを配置して温度の検出を行うものがあり、規定以上の温度上昇に対して素子を保護する手段がとられる。
しかしながら、ワイドバンドギャップ半導体は一般に高価であり、ワイドバンドギャップ半導体を構成材料として採用した素子に対して半導体温度センサを併設することはコストアップに繋がる虞があった。
本発明は、上記問題点を鑑みてなされたものであり、互いに異なる成分から構成される半導体素子を備える半導体装置において、一方の成分から構成される半導体素子側に温度検出手段を設けることなく、素子の熱的保護を行うことのできる半導体装置を提供することを目的とする。
ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。
上記目的を達成するために、本発明は、第１成分としてシリコンを主成分として形成され、一面とその反対の裏面に電極が設けられた第１素子（１０〜１４）と、第１成分とは異なる第２成分を主成分として形成され、一面とその反対の裏面に電極が設けられた第２素子（２０〜２４）と、第１素子および第２素子が載置されるヒートシンク（３０）と、第１素子の裏面側の電極とヒートシンクとを電気的に接合する第１接合層（５０）と、第２素子の裏面側の電極とヒートシンクとを電気的に接合する第２接合層（６０）と、ヒートシンクの表面の一部を露出しつつ、第１素子、第２素子、およびヒートシンクを被覆して保護するモールド樹脂（９０）と、を備える半導体装置であって、第１素子および第２素子の体格は、第２接合層よりも第１接合層の相当塑性ひずみ増分が大きくなるように設定されることを特徴としている。
これによれば、第２接合層よりも第１接合層の歪み量が大きくなり、第１接合層にクラックが発生しやすくなるため、第１接合層の熱抵抗の増加量も大きくなる。すなわち、第１接合層が第２接合層に先行して、規定される寿命を迎えるようにできる。つまり、設計者は先行して寿命を迎える接合層を決定できるので、第１接合層が接続される第１素子側にのみ温度検出手段を形成して、検出された温度に基づいて素子の熱的保護を行えば、第２素子が先に故障することを防止することができる。
第１実施形態における半導体装置およびその周辺回路の回路構成を示す回路図である。 半導体装置の概略構成を示す上面図である。 図２におけるＩＩＩ−ＩＩＩ線に沿う断面図である。 半導体装置の一部について詳細構造を示す斜視図である。 チップ一辺の長さに対する相当塑性ひずみ増分の変化をしめす図である。 変形例１における半導体装置の概略構成を示す上面図である。
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
（第１実施形態）
最初に、図１〜図３を参照して、本実施形態に係る半導体装置の概略構成について説明する。
本実施形態における半導体装置は、例えば、ＭＯＳＦＥＴとＩＧＢＴの２つのスイッチング素子を並列に接続して出力電流を得るスイッチ回路に供される。ＩＧＢＴはそのターンオフ時にテール電流を発生する特性を有する。このテール電流は、ターンオフ時のスイッチング損失を大きくする原因となっている。これに対して、ＭＯＳＦＥＴとＩＧＢＴとが並列に接続された半導体装置にあっては、ＭＯＳＦＥＴのオフタイミングをＩＧＢＴよりも遅らせることにより、テール電流に起因する消費電力を抑制している。
まず、図１を参照して、本実施形態における半導体装置１００および周辺回路の回路構成を説明する。図１に示すように、本実施形態における半導体装置１００はスイッチ回路であり、電源ＶＣＣとグランドＧＮＤの間において２つの半導体装置１００が直列に接続されて上アームと下アームを構成している。上アームと下アームとの間には負荷２００が接続され、上アームを担う半導体装置１００と下アームを担う半導体装置１００とが交互にオンオフすることによって負荷２００に流れる電流の向きを切り替えている。すなわち、２つの半導体装置１００はインバータを構成している。
上アームおよび下アームを構成する半導体装置１００は互いに等価であるので、以降、上アームを構成する半導体装置１００について説明する。
半導体装置１００は、第１素子たるＩＧＢＴ１０と第２素子たるＭＯＳＦＥＴ２０とを有し、これらが電源ＶＣＣに対して並列に接続されている。ＩＧＢＴ１０およびＭＯＳＦＥＴ２０のゲート電極には、それぞれのスイッチング素子１０，２０にゲート電圧を供給するためのドライバ３００が接続されている。なお、ドライバ３００には、ＩＧＢＴ１０およびＭＯＳＦＥＴ２０のオンオフのタイミングや、ゲート電圧の電圧値を制御するための図示しない制御装置が接続されている。ドライバ３００は制御装置から入力される指示信号に基づいてＩＧＢＴ１０およびＭＯＳＦＥＴ２０を制御している。
続いて、図２および図３を参照して、半導体装置１００の実装構造について説明する。図２および図３に示すように、この半導体装置１００は、上記したように、半導体より成るスイッチング素子として、チップ状のＩＧＢＴ１０とＭＯＳＦＥＴ２０とを有している。また、スイッチング素子１０，２０が発生する熱の放熱のために、平板状の第１ヒートシンク３０および第２ヒートシンク４０を有している。ＩＧＢＴ１０およびＭＯＳＦＥＴ２０は第１ヒートシンク３０と第２ヒートシンク４０とに挟まれるように配置されている。さらに、この半導体装置１００は、第１ヒートシンク３０および第２ヒートシンク４０との対向距離を調整するための第１スペーサ７０および第２スペーサ８０を有している。そして、これらスイッチング素子１０，２０、ヒートシンク３０，４０、スペーサ７０，８０を保護するモールド樹脂９０を有している。
本実施形態におけるＩＧＢＴ１０はその一面にエミッタ電極が形成され、一面と反対の裏面にコレクタ電極が形成されている。ＩＧＢＴ１０は、図３に示すように、コレクタ電極が第１ヒートシンク３０に電気的に接続されるよう、第１接合層５０を介して載置されている。一方、ＭＯＳＦＥＴ２０はその一面にソース電極が形成され、一面と反対の裏面にドレイン電極が形成されている。ＭＯＳＦＥＴ２０は、図３に示すように、ドレイン電極が第１ヒートシンク３０に電気的に接続されるよう、第２接合層６０を介して載置されている。
第１ヒートシンク３０および第２ヒートシンク４０は、ＩＧＢＴ１０およびＭＯＳＦＥＴ２０が発生する熱を外部へ放熱するための平板状の部材であり、第１ヒートシンク３０と第２ヒートシンク４０とは互いに対向して配置されている。上記したように、ＩＧＢＴ１０およびＭＯＳＦＥＴ２０はヒートシンク３０，４０に挟まれて実装されており、第２ヒートシンク４０は、ＩＧＢＴ１０のエミッタ電極、および、ＭＯＳＦＥＴ２０のソース電極と対向している。
第１ヒートシンク３０は、図２に示すように、平板状の一辺の一部から突出した突出部Ｔ１を有しており、この突出部Ｔ１が電源ＶＣＣに接続されている。また、第２ヒートシンク４０は、平板状の一辺の一部から突出した突出部Ｔ２を有しており、この突出部Ｔ２が負荷２００および下アームに接続されている。
第２ヒートシンク４０とＩＧＢＴ１０のエミッタ電極は第１スペーサ７０を介して接続されている。また、第２ヒートシンク４０とＭＯＳＦＥＴ２０のソース電極は第２スペーサ８０を介して接続されている。スペーサ７０，８０は、第１ヒートシンク３０と第２ヒートシンク４０とが互いに平行になるように、両ヒートシンク３０，４０の対向距離を調整するとともに、ＩＧＢＴ１０およびＭＯＳＦＥＴ２０と、第２ヒートシンク４０と、を電気的に接続する部材である。
第１スペーサ７０は、第３接合層７１を介してＩＧＢＴ１０のエミッタ電極に接続されている。また、第１スペーサ７０は、第４接合層７２を介して第２ヒートシンク４０に接続されている。一方、第２スペーサ８０は、第５接合層８１を介してＭＯＳＦＥＴ２０のソース電極に接続されている。また、第２スペーサ８０は、第６接合層８２を介して第２ヒートシンク４０に接続されている。
モールド樹脂９０は、ＩＧＢＴ１０、ＭＯＳＦＥＴ２０、第１スペーサ７０、第２スペーサ８０、第１接合層５０、第２接合層６０、第３接合層７１、第４接合層７２、第５接合層８１、および、第６接合層８２を内包して保護するように成型されている。また、図３に示すように、第１ヒートシンク３０はＩＧＢＴ１０およびＭＯＳＦＥＴ２０が実装されていない表面３０ａが外部に露出するようされ、且つ、図２に示すように、突出部Ｔ１が外部に突出するようにインサート成型されている。さらに、第２ヒートシンク４０は第１スペーサ７０および第２スペーサ８０が接続されていない表面４０ａが外部に露出するようされ、且つ、突出部Ｔ２が外部に突出するようにインサート成型されている。
なお、本実施形態では、図２に示すように、ドライバ３００もモールド樹脂９０に内包されるように配置されており、ＩＧＢＴ１０およびＭＯＳＦＥＴ２０のゲート電極と、ドライバ３００とは、それぞれボンディングワイヤＷ１およびＷ２を介して接続されている。ドライバ３００は必ずしも半導体装置１００とともにモールド樹脂９０内にインサート成型される必要はなく、モールド樹脂９０の外部に配置するようにしても良い。
本実施形態におけるＩＧＢＴ１０は第１成分たるシリコンを主成分として形成されている。また、ＭＯＳＦＥＴ２０は第２成分たるシリコンカーバイドを主成分として形成されている。また、第１ヒートシンク３０、第２ヒートシンク４０、第１スペーサ７０および第２スペーサ８０は銅を主成分として形成されている。さらに、第１接合層５０、第２接合層６０、第３接合層７１、第４接合層７２、第５接合層８１、および、第６接合層８２は一般的に知られたはんだである。なお、本実施形態における第３接合層７１、第４接合層７２、第５接合層８１、および、第６接合層８２は、それぞれ、第１接合層５０および第２接合層６０よりも薄くなるように形成されている。
続いて、図４および図５を参照して、ＩＧＢＴ１０とＭＯＳＦＥＴ２０の形状について詳しく説明する。なお、図４では、ＩＧＢＴ１０、ＭＯＳＦＥＴ２０、第１接合層５０、第２接合層６０および第１ヒートシンク３０を除く要素は図示を省略している。
ＩＧＢＴ１０は、第１ヒートシンク３０の平板たる面を平面視した場合に、正方形を成している。換言すれば、エミッタ電極が形成された一面あるいはコレクタ電極が形成された裏面が正方形を成している。この正方形の一辺の長さを、図４に示すように、ａ１とする。また、ＩＧＢＴ１０のチップの厚さをｂ１とする。
このとき、はんだを主成分とする第１接合層５０には、Δε１＝（０．００４ｂ１＋０．０００３）ａ１２＋０．２６により定義される相当塑性ひずみ増分Δε１が生じる。なお、相当塑性ひずみ増分Δε１の定義式は、長さａ１と厚さｂ１とを変数としてコンピュータシミュレーションにより算出された相当塑性ひずみ増分を関数フィッティングして得られた式である。コンピュータシミュレーションには、ＩＧＢＴ１０を構成するシリコンや、第１接合層５０を構成するはんだに固有の物理量（例えばヤング率、ポアソン比、線膨張係数）が利用されている。
ＭＯＳＦＥＴ２０は、第１ヒートシンク３０の平板たる面を平面視した場合に、正方形を成している。換言すれば、ソース電極が形成された一面あるいはドレイン電極が形成された裏面が正方形を成している。この正方形の一辺の長さを、図４に示すように、ａ２とする。また、ＭＯＳＦＥＴ２０のチップの厚さをｂ２とする。
このとき、第２接合層６０には、Δε２＝（０．００７５ｂ２＋０．０００３）ａ２２＋０．０３により定義される相当塑性ひずみ増分Δε２が生じる。なお、相当塑性ひずみ増分Δε２の定義式は、長さａ２と厚さｂ２とを変数としてコンピュータシミュレーションにより算出された相当塑性ひずみ増分を関数フィッティングして得られた式である。
そして、ＩＧＢＴ１０およびＭＯＳＦＥＴ２０の体格、すなわち、ＩＧＢＴ１０の正方形の一辺の長さａ１、厚さｂ１、および、ＭＯＳＦＥＴ２０の正方形の一辺の長さａ２、厚さｂ２、がΔε１＞Δε２の関係を満たすように、それぞれ設定されている。具体的には、図５に示すように、ｂ１＝ｂ２とした上で、ＩＧＢＴ１０のチップ一辺の長さａ１をＤ１に設定し、ＭＯＳＦＥＴ２０のチップ一辺の長さａ２をＤ２に設定することにより、Δε１＞Δε２を実現する。
次に、本実施形態における半導体装置１００を採用することによる作用効果について説明する。
本実施形態における半導体装置１００を採用すると、第２接合層６０よりも第１接合層５０の歪み量が大きくなるため、第１接合層５０の熱抵抗の増加量は第２接合層６０における増加量よりも大きくなる。すなわち、第１接合層５０が第２接合層６０に先行して、規定される寿命を迎えるようにできる。つまり、設計者は先行して寿命を迎える接合層が第１接合層５０となるように意図的に制御できるので、第１接合層５０が接続される第１素子たるＩＧＢＴ１０側にのみ温度検出手段を形成して、検出された温度に基づいて素子の熱的保護を行えば、第２素子たるＭＯＳＦＥＴ２０が先に故障することを防止することができる。
これによれば、シリコンカーバイドにより形成されたＭＯＳＦＥＴ２０側に温度検出用の手段を設ける必要がないため、シリコンカーバイドを主成分とする素子のチップサイズを小さくすることができる。シリコンカーバイドは、一般にシリコンよりも高価である。よって、この半導体装置１００を採用することにより、シリコンカーバイドを主成分とする素子のチップサイズの増大化を抑制でき、半導体装置１００の製造にかかるコストを抑制することができる。
（変形例１）
第１実施形態では、第１素子たるＩＧＢＴ１０と、第２素子たるＭＯＳＦＥＴ２０とを１つずつ有する半導体装置について説明したが、それぞれ複数の素子が一対の第１および第２ヒートシンク３０，４０の間に存在する形態であっても良い。
例えば、図６に示すように、ＩＧＢＴを４個（ＩＧＢＴ１１〜ＩＧＢＴ１４）、ＭＯＳＦＥＴを４個（ＭＯＳＦＥＴ２１〜ＭＯＳＦＥＴ２４）有する半導体装置１１０について説明する。この半導体装置１１０は、第１ヒートシンク３０上に、ＩＧＢＴ１１〜１４およびＭＯＳＦＥＴ２１〜２４が、対応する接合層を介して載置されている。そして、それぞれの素子のエミッタ電極あるいはソース電極に、対応するスペーサを介して第２ヒートシンク４０が接続されている。つまり、第１実施形態と同様に、第１ヒートシンク３０と第２ヒートシンク４０とは互いに対向して配置されている。なお、図６においては、ドライバ３００の図示を省略しているが、ドライバ３００は、ＩＧＢＴ１１〜１４およびＭＯＳＦＥＴ２１〜２４のゲート電極にそれぞれゲート電圧を供給している。
ここで、ＩＧＢＴ１１〜ＩＧＢＴ１４が対応する接合層に対して応力を与える相当塑性ひずみ増分を、それぞれΔε１１〜Δε１４とする。また、ＭＯＳＦＥＴ２１〜ＭＯＳＦＥＴ２４が対応する接合層に対して応力を与える相当塑性ひずみ増分を、それぞれΔε２１〜Δε２４とする。
このとき、本実施形態における各素子１１〜１４，２１〜２４の体格は、Δε１１〜Δε１４のうち相当塑性ひずみ増分の最大値をΔε１ｍａｘとし、Δε２１〜Δε２４のうち相当塑性ひずみ増分の最大値をΔε２ｍａｘとすると、Δε１ｍａｘ＞Δε２ｍａｘの関係を満たすように、それぞれ設定されている。
これによれば、ＩＧＢＴ１１〜ＩＧＢＴ１４のいずれか１つの素子に対応する接合層の熱抵抗が、ＭＯＳＦＥＴ２１〜ＭＯＳＦＥＴ２４よりも先行して故障判断に用いられる閾値を超えることになる。したがって、ＭＯＳＦＥＴ側に温度検出用の手段を設ける必要がないため、シリコンカーバイドを主成分とする素子のチップサイズを小さくすることができる。
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
上記した実施形態および変形例においては、第１素子の構成材料としてシリコンを採用し、第２素子の構成材料としてシリコンカーバイドを採用する例について説明したが、これら構成材料を限定するものではない。例えば、第２素子がシリコンであっても、第２素子側に温度検出用の手段を設ける必要がないという効果を発揮できる。このため、上記手段が形成されないぶん、半導体装置全体の体格を小さくできる。
しかしながら、第２素子の構成材料をワイドバンドギャップ半導体とすることで、低オン抵抗、動作保証温度の高温化、スイッチング素子速度の向上などが期待できる。よって、第２素子の構成材料をワイドバンドギャップ半導体としたうえで、上記した実施形態および変形例のような構成を採用することがより好ましい。
ワイドバンドギャップ半導体としては、シリコンカーバイドのほかに、窒化ガリウムや酸化ガリウムを採用することができる。
また、上記した実施形態および変形例では、２つのヒートシンク３０，４０によりＩＧＢＴ１０〜１４、ＭＯＳＦＥＴ２０〜２４が挟まれた、いわゆる両面放熱方式の半導体装置について説明したが、片面放熱方式の半導体装置にも本発明を適用することができる。すなわち、第１実施形態に対して、第２ヒートシンク４０、第１スペーサ７０、第２スペーサ８０、第３接合層７１、第４接合層７２、第５接合層８１、および、第６接合層８２を有さない半導体装置であっても、ＩＧＢＴ１０およびＭＯＳＦＥＴ２０の体格が、第２接合層６０よりも第１接合層５０の相当塑性ひずみ増分が大きくなるように設定されていれば良い。
１０…ＩＧＢＴ（第１素子），２０…ＭＯＳＦＥＴ（第２素子），３０…第１ヒートシンク，４０…第２ヒートシンク，５０…第１接合層，６０…第２接合層，７０…第１スペーサ，８０…第２スペーサ，９０…モールド樹脂

Claims (4)

  1. 第１成分としてシリコンを主成分として形成され、一面とその反対の裏面に電極が設けられた第１素子（１０〜１４）と、
    前記第１成分とは異なる第２成分を主成分として形成され、一面とその反対の裏面に電極が設けられた第２素子（２０〜２４）と、
    前記第１素子および前記第２素子が載置されるヒートシンク（３０）と、
    前記第１素子の裏面側の電極と前記ヒートシンクとを電気的に接合する第１接合層（５０）と、
    前記第２素子の裏面側の電極と前記ヒートシンクとを電気的に接合する第２接合層（６０）と、
    前記ヒートシンクの表面の一部を露出しつつ、前記第１素子、前記第２素子、および前記ヒートシンクを被覆して保護するモールド樹脂（９０）と、を備える半導体装置であって、
    前記第１素子および前記第２素子の体格は、前記第２接合層よりも前記第１接合層の相当塑性ひずみ増分が大きくなるように設定されることを特徴とする半導体装置。
  2. 前記ヒートシンクは、第１ヒートシンク（３０）と第２ヒートシンク（４０）とを有し、
    前記第１素子は前記第１接合層を介して前記第１ヒートシンクに載置されるとともに、前記第２素子は前記第２接合層を介して前記第１ヒートシンクに載置され、
    前記第２ヒートシンクは前記第１ヒートシンクに対向して配置され、前記第１素子の一面側の電極と第１スペーサ（７０）を介して接続されるとともに、前記第２素子の一面側の電極と第２スペーサ（８０）を介して接続され、
    前記第２ヒートシンクの表面の一部は前記モールド樹脂から露出することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１素子および前記第２素子は、それぞれ前記一面および前記裏面が一辺を２ｍｍ以上とする正方形を成し、厚さが０．１ｍｍ以上とされ、
    前記第１素子はシリコンを主成分とし、前記第２素子はシリコンカーバイドを主成分とし、
    前記第１ヒートシンク、前記第２ヒートシンク、前記第１スペーサおよび前記第２スペーサは銅を主成分とし、
    さらに、前記第１素子の一辺の長さをａ１、厚さをｂ１とし、前記第２素子の一辺の長さをａ２、厚さをｂ２とする場合に、
    Δε１＝（０．００４ｂ１＋０．０００３）ａ１２＋０．２６
    Δε２＝（０．００７５ｂ２＋０．０００３）ａ２２＋０．０３
    により定義される第１接合層の相当塑性ひずみ増分Δε１と、第２接合層の相当塑性ひずみ増分Δε２とが、Δε１＞Δε２の関係を満たすように、前記第１素子の一辺の長さａ１、厚さｂ１、前記第２素子の一辺の長さａ２、厚さｂ２が設定されることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１素子、あるいは前記第２素子をそれぞれ複数備え、
    対応する前記第１接合層の相当塑性ひずみ増分の最大値Δε１ｍａｘと、前記第２接合層の相当塑性ひずみ増分の最大値Δε２ｍａｘとが、Δε１ｍａｘ＞Δε２ｍａｘの関係を満たすように、前記第１素子および前記第２素子の体格が設定されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
JP2015122981A 2015-06-18 2015-06-18 半導体装置 Active JP6384406B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2015122981A JP6384406B2 (ja) 2015-06-18 2015-06-18 半導体装置
PCT/JP2016/002392 WO2016203705A1 (ja) 2015-06-18 2016-05-16 半導体装置
US15/547,082 US9972612B2 (en) 2015-06-18 2016-05-16 Semiconductor device
CN201680026155.XA CN107534035B (zh) 2015-06-18 2016-05-16 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015122981A JP6384406B2 (ja) 2015-06-18 2015-06-18 半導体装置

Publications (2)

Publication Number Publication Date
JP2017011026A JP2017011026A (ja) 2017-01-12
JP6384406B2 true JP6384406B2 (ja) 2018-09-05

Family

ID=57545789

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015122981A Active JP6384406B2 (ja) 2015-06-18 2015-06-18 半導体装置

Country Status (4)

Country Link
US (1) US9972612B2 (ja)
JP (1) JP6384406B2 (ja)
CN (1) CN107534035B (ja)
WO (1) WO2016203705A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6772768B2 (ja) * 2016-11-09 2020-10-21 株式会社デンソー 半導体装置
KR102519530B1 (ko) 2018-07-20 2023-04-10 삼성전자주식회사 반도체 패키지
JP7259655B2 (ja) * 2019-09-04 2023-04-18 株式会社デンソー パワーモジュール
CN110634817B (zh) * 2019-09-25 2023-04-18 湖南大学 一种由igbt和mosfet构成的混合功率模块的封装结构
US11610861B2 (en) * 2020-09-14 2023-03-21 Infineon Technologies Austria Ag Diffusion soldering with contaminant protection

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7145254B2 (en) 2001-07-26 2006-12-05 Denso Corporation Transfer-molded power device and method for manufacturing transfer-molded power device
JP2008078679A (ja) * 2001-07-26 2008-04-03 Denso Corp 半導体装置
JP4254527B2 (ja) * 2003-12-24 2009-04-15 株式会社デンソー 半導体装置
JP4302607B2 (ja) * 2004-01-30 2009-07-29 株式会社デンソー 半導体装置
DE102005016830A1 (de) * 2004-04-14 2005-11-03 Denso Corp., Kariya Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP2006020405A (ja) 2004-06-30 2006-01-19 National Institute Of Advanced Industrial & Technology 半導体スイッチ回路
JP5078290B2 (ja) * 2006-06-29 2012-11-21 パナソニック株式会社 パワー半導体モジュール
JP5193777B2 (ja) 2008-09-26 2013-05-08 株式会社東芝 パワー半導体モジュールとそれを用いたインバータシステム
MX2012008026A (es) * 2010-01-18 2012-08-01 Mitsubishi Electric Corp Modulo de semiconductor de potencia, aparato convertidor de potencia y vagon de ferrocarril.
WO2012144070A1 (ja) * 2011-04-22 2012-10-26 三菱電機株式会社 半導体装置
JP5932269B2 (ja) 2011-09-08 2016-06-08 株式会社東芝 パワー半導体モジュール及びパワー半導体モジュールの駆動方法
JP2013074677A (ja) 2011-09-27 2013-04-22 Honda Motor Co Ltd スイッチング制御装置
JP5978589B2 (ja) * 2011-10-18 2016-08-24 富士電機株式会社 パワー半導体装置の製造方法
JP5588956B2 (ja) * 2011-11-30 2014-09-10 株式会社 日立パワーデバイス パワー半導体装置
JP5546664B2 (ja) * 2013-03-15 2014-07-09 三菱電機株式会社 パワー半導体モジュール、電力変換装置および鉄道車両
DE112014000898T5 (de) * 2013-09-05 2015-11-26 Fuji Electric Co., Ltd. Leistungshalbleitermodul

Also Published As

Publication number Publication date
JP2017011026A (ja) 2017-01-12
US9972612B2 (en) 2018-05-15
CN107534035B (zh) 2020-04-28
WO2016203705A1 (ja) 2016-12-22
CN107534035A (zh) 2018-01-02
US20180026021A1 (en) 2018-01-25

Similar Documents

Publication Publication Date Title
JP6384406B2 (ja) 半導体装置
JP6171599B2 (ja) 半導体装置及びその制御方法
KR100536115B1 (ko) 전력 반도체장치
JP6769458B2 (ja) 半導体装置
JP2013021254A (ja) 半導体装置および半導体装置の製造方法
JP5062005B2 (ja) 電力半導体装置
Grassmann et al. Double sided cooled module concept for high power density in HEV applications
JP6493565B2 (ja) 半導体装置
JP4097613B2 (ja) 半導体装置
TWI640072B (zh) 具有單列直插式引線的成型電源模組
JP5369868B2 (ja) 半導体装置
JP7099115B2 (ja) 半導体装置
JP4305356B2 (ja) 半導体装置
JP2011199148A (ja) 半導体装置
WO2019009088A1 (ja) 電力回路モジュール
JP2011108684A (ja) 半導体装置
JP4673360B2 (ja) 半導体装置
JP6759784B2 (ja) 半導体モジュール
WO2020203001A1 (ja) 半導体モジュール
JP7353482B2 (ja) 半導体装置
JP2007042827A (ja) パワー半導体装置
JP2007288044A (ja) 半導体装置
JP4045404B2 (ja) パワーモジュールおよびその保護システム
JP2005268496A (ja) 半導体装置
JP2011101310A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170511

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180420

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180710

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180723

R151 Written notification of patent or utility model registration

Ref document number: 6384406

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250