JP2011108684A - 半導体装置 - Google Patents

Abstract

【課題】アバランシェ耐量のマージンが小さいスイッチング素子のジャンクション又はチャネルの温度が上昇した場合であっても、過電圧を印加されたときの降伏によってスイッチング素子が破壊されるのを防止することが可能な半導体装置を提供する。
【解決手段】縦型のＭＯＳＦＥＴからなる保護トランジスタ２０は、半導体基板２の一面にゲート電極２３及びソース電極２２を、他面にドレイン電極２１を形成してある。出力トランジスタ１０が形成された半導体基板１の一面に存するソース電極１２と、半導体基板２の一面とを導電性の接着剤６で接着して、ソース電極１２にソース電極２２及びゲート電極２３を電気的に接続し、熱的に密結合させる。ドレイン電極１１，２１同士はリード線３２で接続する。高温の場合、保護トランジスタ２０は、閾値が０Ｖ以下に低下してオンし、出力トランジスタのアバランシェ電流の一部又は全部を分担する。
【選択図】図８

Description

本発明は、ＭＯＳＦＥＴ、ＩＧＢＴ等のスイッチング素子が、過電圧を印加されたときの降伏によって破壊されるのを防止する機能を備える半導体装置に関する。

近年、半導体材料からなるスイッチング素子の性能が飛躍的に向上しており、ＤＣ−ＤＣコンバータ、インバータ等の電力変換器をはじめとしてスイッチング素子の用途が多様化しつつある。これに伴い、電界効果トランジスタ（ＦＥＴ）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のスイッチング素子に対する高耐圧化、大電力化への要望が高まる一方で、適用する電圧によってはスイッチング素子に十分な耐圧マージンを確保することが難しい場合がある。

さて、スイッチングをオフさせている状態でスイッチング素子の耐圧を超える電圧が印加された場合、スイッチング素子に降伏（ブレークダウン）が発生して過大なアバランシェ電流が流れることにより、スイッチング素子の電流破壊又はエネルギ破壊が生じる。電流破壊は、スイッチング素子内部の寄生トランジスタがアバランシェ電流によって破壊するものであり、エネルギ破壊は、スイッチング素子内部のｐｎ接合の温度が最大定格値を超えて熱的に破壊するものであって、何れも不可逆的なものである。

これに対し、例えば特許文献１では、ツェナダイオードを用いてドレイン電圧を所定の電圧にクランプすることにより、ＦＥＴを過電圧から保護する技術が開示されている。更に、特許文献２では、ＦＥＴに保護用のツェナダイオードを内蔵するのに加えて、ドレイン領域の深さを調整することにより、過電圧による破壊耐量を更に向上させた半導体装置が開示されている。

一方、耐圧の定格を超えた場合であっても、アバランシェ電流による破壊が生じる上限値（以下、アバランシェ耐量という）を超えないことを条件に、安全動作が保証（規定）された電力用のスイッチング素子が提供されている。このようなスイッチング素子を用いることにより、ツェナダイオードのような特性のばらつきが大きい素子に性能が左右されることがなく、耐圧マージンが小さくて済むことから、耐圧選定の最適化及び経済性の向上が図れるとされている。

特開平６−２９６３６２号公報 特開２００９−１１１３０４号公報

しかしながら、上述した安全動作が保証されるためには、アバランシェ電流が流れ始めるときのスイッチング素子のジャンクション（バイポーラの場合）又はチャネル（チャネル領域：ユニポーラの場合）の温度に応じてディレーティングさせたアバランシェ耐量を超えないようにする必要がある。その結果、通常の使用温度ではアバランシェ耐量のマージンが十分大きいスイッチング素子を採用せざるを得ないのが実状である。

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、アバランシェ耐量のマージンが小さいスイッチング素子のジャンクション又はチャネルの温度が上昇した場合であっても、過電圧を印加されたときの降伏によってスイッチング素子が破壊されるのを防止することが可能な半導体装置を提供することにある。

本発明に係る半導体装置は、スイッチング素子と、該スイッチング素子と熱的に結合されている過電圧保護用の過電圧保護回路とを備える半導体装置であって、前記過電圧保護回路は、前記スイッチング素子の一電極及び他電極夫々に、ソース電極及びドレイン電極が各接続されたエンハンスメント型のＭＯＳＦＥＴを含み、該ＭＯＳＦＥＴは、ゲート電極及びソース電極間を接続してあることを特徴とする。

本発明にあっては、ドレイン−ソース間が導通するときの閾値Ｖｔｈが０Ｖより高いエンハンスメント型のＭＯＳＦＥＴのゲート電圧Ｖｇｓが０Ｖであり、通常の動作状態でＭＯＳＦＥＴのドレイン−ソース間が導通することがないため、スイッチング素子の他電極にはＭＯＳＦＥＴが接続されていないのと等価になる。これに対し、スイッチング素子のチャネル温度又はジャンクション温度が上昇した場合、スイッチング素子と熱的に結合してあるＭＯＳＦＥＴの温度が上昇し、閾値Ｖｔｈが０Ｖより低下してドレイン−ソース間が導通することにより、スイッチング素子の他電極及び一電極間がＭＯＳＦＥＴのオン抵抗でシャントされる。
これにより、スイッチング素子及びＭＯＳＦＥＴ間の熱抵抗が十分小さくなるようにし、スイッチング素子のチャネル又はジャンクションの温度が許容する最大値を超える前に、ＭＯＳＦＥＴのゲート電圧の閾値Ｖｔｈが０Ｖ以下となるようにした場合は、スイッチング素子の他電極に耐圧を超える電圧が印加されたとしても、アバランシェ電流となるべき電流の一部を他電極からＭＯＳＦＥＴに分流させて、スイッチング素子に加わるエネルギがアバランシェ耐量を超えないようにする。

また、ＭＯＳＦＥＴの閾値Ｖｔｈが常温で０Ｖに近いものである場合、温度が上昇して閾値Ｖｔｈが０Ｖ以下に低下したときに、オン電流の増加に伴ってＭＯＳＦＥＴ内部の寄生トランジスタが導通し易くなることからドレイン−ソース間の耐圧が低下して行く。
これにより、常温での耐圧がスイッチング素子より若干高いＭＯＳＦＥＴを用いることとした場合は、スイッチング素子のチャネル温度又はジャンクション温度が上昇したときに、先にＭＯＳＦＥＴが降伏してスイッチング素子を保護する。

本発明に係る半導体装置は、前記スイッチング素子は、半導体材料がシリコンからなり、前記ＭＯＳＦＥＴは、バンドギャップがシリコンより大きい半導体材料からなることを特徴とする。

本発明にあっては、スイッチング素子の半導体材料がシリコンであるの対し、ＭＯＳＦＥＴの半導体材料は、シリコンよりバンドギャップが大きいものにしてあるため、ＭＯＳＦＥＴはスイッチング素子よりも動作温度の上限が高い。
これにより、スイッチング素子のチャネル温度又はジャンクション温度が絶対最大定格に近い温度であったとしても、ＭＯＳＦＥＴを過電圧保護回路として確実に動作させることができる。

本発明に係る半導体装置は、前記ＭＯＳＦＥＴの半導体材料は、炭化珪素であることを特徴とする。

本発明にあっては、過電圧保護回路としてのＭＯＳＦＥＴの半導体材料が炭化珪素であるため、熱伝導度がシリコンよりも数倍良好である上に、許容される温度が４００〜５００℃にもなって、高温でもＭＯＳＦＥＴとして安定に動作する。

本発明に係る半導体装置は、前記スイッチング素子及びＭＯＳＦＥＴは、各別の半導体基板に形成してあることを特徴とする。

本発明にあっては、スイッチング素子及びＭＯＳＦＥＴを別々の半導体基板に形成してあるため、半導体材料の組み合わせが自由となるのに加えて、各半導体基板間の絶縁及び導通を適当に行うことにより、スイッチング素子及びＭＯＳＦＥＴ間の熱的な結合度を任意に構成することができる。

本発明に係る半導体装置は、前記ＭＯＳＦＥＴは、一の半導体基板の一面にゲート電極及びソース電極を、他面にドレイン電極を形成した縦型ＭＯＳＦＥＴであり、前記一の半導体基板の大きさは、他の半導体基板の一面に形成した前記一電極の大きさより小さく、前記一電極に前記ソース電極及びゲート電極を電気的に接続すべく、前記他の半導体基板の一面及び前記一の半導体基板の一面を導電性の接着剤で接着してあることを特徴とする。

本発明にあっては、ＭＯＳＦＥＴはいわゆる縦型であって、一の半導体基板の一面にゲート電極及びソース電極が、他面にドレイン電極が存するように形成されている。また、一の半導体基板の大きさは、スイッチング素子が形成された他の半導体基板の一面に存する前記一電極の大きさより小さくしてある。更に、一の半導体基板の一面及び他の半導体基板の一面を導電性の接着剤で接着して、スイッチング素子の一電極にＭＯＳＦＥＴのソース電極及びゲート電極が電気的に接続されるようにしてある。
これにより、スイッチング素子の前記一電極と、ＭＯＳＦＥＴのソース電極及びゲート電極とをリード線によらずに接続することができる上に、スイッチング素子及びＭＯＳＦＥＴを熱的に密結合させることができる。

本発明によれば、ゲート電極及びソース電極間を接続したＭＯＳＦＥＴのソース電極及びドレイン電極を、スイッチング素子の一電極及び他電極に夫々接続する。
これにより、スイッチング素子及びＭＯＳＦＥＴ間の熱抵抗が十分小さくなるようにし、スイッチング素子のチャネル又はジャンクションの温度が許容する最大値を超える前に、ＭＯＳＦＥＴのゲート電圧の閾値Ｖｔｈが０Ｖ以下となるようにした場合は、スイッチング素子の他電極に耐圧を超える電圧が印加されたとしても、アバランシェ電流となるべき電流を他電極からＭＯＳＦＥＴに分流させて、スイッチング素子のアバランシェ耐量を超えないようにする。
また、常温での耐圧がスイッチング素子より若干高いＭＯＳＦＥＴを用いることとした場合は、スイッチング素子のチャネル温度又はジャンクション温度が上昇したときに、先にＭＯＳＦＥＴが降伏してスイッチング素子を保護する。
従って、アバランシェ耐量のマージンが小さいスイッチング素子のジャンクション又はチャネルの温度が上昇した場合であっても、過電圧を印加されたときの降伏によってスイッチング素子が破壊されるのを防止することが可能となる。

本発明に係る半導体装置の回路図である。 エンハンスメント型のｎチャネルＭＯＳＦＥＴの入出力特性を示す特性図である。 閾値の温度依存性を模式的に示す特性図である。 保護トランジスタの構成を模式的に示す縦断面図である。 保護トランジスタの入出力特性及び降伏特性を示す特性図である。 チャネル領域の温度によって保護トランジスタの動作が異なる様子を模式的に示す説明図である。 本発明に係る半導体装置の模式的な平面図である。 本発明に係る半導体装置の模式的な立面図である。

以下、本発明をその実施の形態を示す図面に基づいて詳述する。
図１は、本発明に係る半導体装置の回路図である。図中１０はシリコンを半導体材料とするＭＯＳＦＥＴからなる出力トランジスタであり、出力トランジスタ１０のドレイン電極１１は、炭化珪素（SiC）を半導体材料とするエンハンスメント型のＭＯＳＦＥＴからなる保護トランジスタ２０のドレイン電極２１に接続されている。出力トランジスタ１０のソース電極１２は、保護トランジスタ２０のソース電極２２及びゲート電極２３に接続されている。保護トランジスタ２０は、出力トランジスタ１０に固着させて熱的に密結合させる（後述の図７，８参照）。

出力トランジスタ１０のゲート電極１３及びソース電極１２の夫々には、外部で直列に接続された信号源抵抗Ｒｓ及び信号源Ｓ１が各接続されている。出力トランジスタ１０のドレイン電極１１は、図示しない外部の負荷を介して直流電源に接続してあり、ソース電極１２は、接地電位に接続してある。
上述した構成において、保護トランジスタ２０は通常の動作状態でオフしており、出力トランジスタ１０が、信号源Ｓ１から与えられた駆動信号によって外部の負荷と直流電源との接続をオン／オフさせるようになっている。

以下、保護トランジスタ２０がオン／オフするときのゲート電圧の境界付近における動作について説明する。
図２は、エンハンスメント型のｎチャネルＭＯＳＦＥＴの入出力特性を示す特性図である。図の横軸は、入力としてのゲート電圧（ゲート−ソース間の電圧）Ｖｇｓを表し、縦軸は出力としてのドレイン電流Ｉｄを表す。図２において、ドレイン−ソース間の電圧Ｖｄｓを一定にしてゲート電圧Ｖｇｓを０から増加させた場合、ドレイン電流Ｉｄが立ち上がるときのゲート電圧Ｖｇｓを閾値Ｖｔｈとする。このように、エンハンスメント型のｎチャネルＭＯＳＦＥＴでは、閾値Ｖｔｈより高い正のゲート電圧Ｖｇｓを与えたときにＭＯＳＦＥＴがオンしてドレイン電流Ｉｄが流れる。

図３は、閾値Ｖｔｈの温度依存性を模式的に示す特性図である。図の横軸はＭＯＳＦＥＴのチャネル領域の温度Ｔｃｈを表し、縦軸は閾値Ｖｔｈを表す。半導体材料が炭化珪素の場合、閾値Ｖｔｈは、チャネル領域の温度Ｔｃｈの上昇に対して略一定の割合で低下して行く。ここでは、保護トランジスタ２０の製造プロセスをコントロールして、例えば、チャネル領域の温度Ｔｃｈが１４０℃のときに閾値Ｖｔｈが０Ｖとなるように作り込むものとする。保護トランジスタ２０は、図１に示すようにゲート電極２３及びソース電極２２を接続してゲート電圧Ｖｇｓが０Ｖとなるようにしてあるため、チャネル領域の温度Ｔｃｈが１４０℃より高い（又は低い）ときにオン（又はオフ）する。

次に、保護トランジスタ２０の降伏について説明する。
図４は、保護トランジスタ２０の構成を模式的に示す縦断面図である。図中２７はｎ＋型の半導体（ここでは炭化珪素）からなるサブストレートであり、サブストレート２７の下面にはドレイン電極２１が形成されている。サブストレート２７の上面にはｎ−型半導体層２６を積層してあり、ｎ−型半導体層２６の上面の中央部にはｐ型半導体層２５を形成してある。そして、ｐ型半導体層２５の上面の周縁部及び中央部は、ゲート電極２３に接続された多結晶シリコンゲート２３ｂを覆うゲート酸化膜２３ａ及びソース電極２２と夫々接している。また、ｐ型半導体層２５の上面において、ソース電極２２及びゲート酸化膜２３ａと接する境界部付近に、ｎ＋型半導体層２４を形成してある。
尚、ｐ型半導体層２５の不純物（アクセプタ）濃度を低くして製造することにより、高温で閾値Ｖｔｈが０Ｖ以下となるようなＭＯＳＦＥＴが得られる。

図４において、ｐ型半導体層２５及びｎ−型半導体層２６がｐｎ接合を、ｎ＋型半導体層２４、ｐ型半導体層２５及びｎ−型半導体層２６がｎｐｎ接合を夫々構成しており、これらは、夫々寄生ダイオード２８及び寄生トランジスタ２９とみなされる。寄生ダイオード２８のアノード及びカソードには、夫々ソース電極２２及びドレイン電極２１から逆バイアスが印加されており、この逆バイアスに応じた空乏層が、ｐ型半導体層２５及びｎ−型半導体層２６に生じている。

ここで保護トランジスタ２０の温度が上昇した場合、半導体の温度依存性によって、図４に破線で示した上記空乏層の境界が、白抜き矢印で示すようにソース電極２２側及びドレイン電極２１側に広がる。これにより、保護トランジスタ２０がオンするときにｐ型半導体層２５に形成されるチャネル領域（反転層）の深さが、温度の上昇と共に浅くなる。
一方、寄生トランジスタ２９のベース抵抗２９ａの抵抗値は、上記チャネル領域が浅くなるほど増大するため、ベース抵抗２９ａの抵抗値は、保護トランジスタ２０の温度の上昇と共に増大する。

さて、保護トランジスタ２０のドレイン電極２１及びソース電極２２間に電圧が印加されている場合、ベース抵抗２９ａに対応するｐ型半導体層２５内のチャネル領域には漏れ電流が流れている。また、チャネル領域の温度Ｔｃｈが１４０℃を超えて保護トランジスタ２０がオンしたときは、チャネル領域を通じてオン電流（ドレイン電流Ｉｄ）がベース抵抗２９ａを流れるようになる。そして、上記漏れ電流にオン電流を加えた電流によるベース抵抗２９ａの電圧降下が、寄生トランジスタ２９のベース−エミッタ間のオン電圧を超えた場合、寄生トランジスタ２９がオンして保護トランジスタ２０は降伏に至る。

以上のことから、保護トランジスタ２０のチャネル領域の温度Ｔｃｈが上昇するほど、保護トランジスタ２０が降伏し易くなる。また、Ｔｃｈが１４０℃を超えて保護トランジスタ２０がオンした場合は、オン電流が流れるほど、保護トランジスタ２０が更に降伏し易くなると言える。

次に、保護トランジスタ２０がオンするときの電圧−電流特性、及び降伏特性について説明する。
図５は、保護トランジスタ２０の入出力特性及び降伏特性を示す特性図である。図の横軸は、入力としてのドレイン電圧（ドレイン−ソース間の電圧）Ｖｄｓを表し、縦軸は出力としてのドレイン電流Ｉｄを表す。図５では、パラメータとするゲート電圧Ｖｇｓに５通りの電圧（Ｖｔｈ及びＶｔｈ＋Ｖｎ；ｎ＝１、２、３、４）を与えたときの複数の特性曲線を実線で示す。ドレイン電圧Ｖｄｓを０Ｖから増加させたときにドレイン電流Ｉｄが略直線的に増加する領域が三極管領域であり、ドレイン電圧Ｖｄｓの増加に対してドレイン電流Ｉｄが略一定である領域が飽和領域である。これら２つの領域の境界（ピンチオフ電圧）を破線で示す。

ゲート電圧Ｖｇｓが閾値Ｖｔｈに等しい場合、図２に示したようにドレイン電流Ｉｄはゼロであるため、図５では特性曲線が横軸と重なる直線となる。三極管領域及び飽和領域では、ドレイン電圧Ｖｄｓを一定にしてゲート電圧Ｖｇｓを閾値Ｖｔｈより高めた場合、ゲート電圧Ｖｇｓの低／高に応じてドレイン電流Ｉｄが小／大に変化する。
逆に、ゲート電圧Ｖｇｓを一定にした場合、ドレイン電圧Ｖｄｓの低／高に応じてドレイン電流Ｉｄが小／大に変化する。但し、ドレイン電圧Ｖｄｓが、破線で示されたピンチオフ電圧より高いときは、ドレイン電流Ｉｄが略一定となる。ドレイン電圧Ｖｄｓをドレイン電流Ｉｄで割った値が、ＭＯＳＦＥＴのオン抵抗Ｒｏｎに相当する。

ここで、ゲート電圧Ｖｇｓを図１に示すように０Ｖに保った状態でチャネル領域の温度Ｔｃｈを１４０℃より高めた場合、閾値Ｖｔｈが０Ｖより低下するため、ゲート電圧Ｖｇｓとして閾値Ｖｔｈより高い電圧を与えたのと等価になる。つまり、チャネル領域の温度Ｔｃｈが１４０℃より高い場合、チャネル領域の温度Ｔｃｈの上昇に伴って増大するゲート電圧Ｖｇｓが、保護トランジスタ２０に与えられるのと等価になり、保護トランジスタ２０には、より多くのドレイン電流Ｉｄが流せるようになる。

飽和領域にある保護トランジスタ２０のドレイン電圧Ｖｄｓを更に高めた場合、ドレイン電圧Ｖｄｓに対するドレイン電流Ｉｄの増加率が急激に増大する点が存在する。このときのドレイン電圧Ｖｄｓが降伏電圧であり、ドレイン電流Ｉｄが急激に増大する領域が降伏領域である。図５では、飽和領域及び降伏領域の境界を二点鎖線で示す。
ところで、閾値Ｖｔｈが数Ｖ程度になるように製造された通常のエンハンスメント型のＭＯＳＦＥＴでは、内部の寄生トランジスタの影響が抑制されている。このため、図５に一点鎖線で示すように、飽和領域における各ゲート電圧Ｖｇｓに対するドレイン電流Ｉｄ（オン電流）は、ドレイン電圧Ｖｄｓが一定の降伏電圧ＢＶｄｓに達するまで略一定の値となる。

一方、本発明に係る保護トランジスタ２０では、閾値Ｖｔｈを０Ｖに近付けるためにｐ型半導体層２５の不純物濃度を低くしてあり、通常のエンハンスメント型のＭＯＳＦＥＴよりも寄生トランジスタ２９のベース抵抗２９ａの抵抗値が高くなっている。つまり、保護トランジスタ２０の温度が上昇してオンした場合、上述したように閾値Ｖｔｈが０Ｖより低下してオン電流が増大するほど保護トランジスタ２０の降伏電圧が低下する。これは、ベース電流を多く流すほど降伏電圧が低下するバイポーラトランジスタに類似した振る舞いであると言える。

図６は、チャネル領域の温度Ｔｃｈによって保護トランジスタ２０の動作が異なる様子を模式的に示す説明図である。図６（ａ）及び６（ｂ），（ｃ）の夫々は、チャネル領域の温度Ｔｃｈが１４０℃より低い場合及び１４０℃より高い場合を示す。また、図６（ｃ）は、保護トランジスタ２０が出力トランジスタ１０より先に降伏した場合を示す。
図６（ａ）では、上述したように、保護トランジスタ２０の閾値Ｖｔｈが０Ｖより高いために保護トランジスタ２０がオフしており、出力トランジスタ１０のドレイン電極１１及びソース電極１２間には、保護トランジスタ２０が接続されていないのと等価になる。

次に、図６（ｂ）では、保護トランジスタ２０の閾値Ｖｔｈが０Ｖより低いために保護トランジスタ２０がオンしており、出力トランジスタ１０のドレイン電極１１及びソース電極１２間には、保護トランジスタ２０のオン抵抗Ｒｏｎが接続されているのと等価になる。これにより、出力トランジスタ１０のドレイン電極１１に外部の負荷からサージ電圧が印加されて出力トランジスタ１０がアバランシェ降伏に至った場合であっても、出力トランジスタ１０のアバランシェ電流となるべき電流の一部を、ドレイン電極１１から保護トランジスタ２０に分流させることができる。

ところで、出力トランジスタ１０にアバランシェ耐量の範囲内でアバランシェ電流が流入している場合、出力トランジスタ１０は降伏状態を維持している。つまり、出力トランジスタ１０は、アバランシェ電流を流すことによって、印加された過電圧を降伏電圧まで引き下げるように作用する。

一方、保護トランジスタ２０の降伏電圧は、常温の動作状態で出力トランジスタ１０の降伏電圧より若干高くなるようにしてあり、チャネル領域が高温となって図５に示したように保護トランジスタ２０の降伏電圧が低下した場合に、出力トランジスタ１０より保護トランジスタ２０の降伏電圧が低くなるようになっている。従って高温の場合は、出力トランジスタ１０のアバランシェ電流となるべき電流が全て保護トランジスタ２０に流入し、保護トランジスタ２０のドレイン電極２１の電圧は、図５に示すゲート電圧Ｖｇｓに応じた降伏電圧を維持する。

つまり、出力トランジスタ１０及び保護トランジスタ２０が高温の場合、図６（ｃ）に示すように、出力トランジスタ１０のドレイン電極１１及びソース電極１２間には、ツェナダイオードが接続されているのと等価になる。これにより、出力トランジスタ１０にアバランシェ耐量以上のアバランシェ電流が流入しないようにすることができる。

図７及び８は、夫々本発明に係る半導体装置の模式的な平面図及び立面図である。本実施の形態にあっては、出力トランジスタ１０及び保護トランジスタ２０は、半導体基板１，２に各別に形成されており、出力トランジスタ１０のドレイン電極１１が形成された半導体基板１の下面と回路基板４の上面とが、ハンダ５によって電気的及び機械的に接続されている。保護トランジスタ２０は縦型のＭＯＳＦＥＴであり、半導体基板２の上面にドレイン電極２１を、下面にソース電極２２及びゲート電極２３を形成してある。半導体基板２の平面視の大きさは、半導体基板１の上面に形成された出力トランジスタ１０のソース電極１２の大きさより小さくしてあるため、出力トランジスタ１０のソース電極１２上に、電極の周囲からはみ出すことなく半導体基板２を載置することができる。

出力トランジスタ１０のソース電極１２と半導体基板２の下面とは、導電性のフィラーがエポキシ、シリコン等の樹脂でバインドされた導電性の接着剤６で接着してある。これにより、出力トランジスタ１０のソース電極１２と、保護トランジスタ２０のソース電極２２及びゲート電極２３とが電気的に接続されると共に、熱的に低抵抗で結合される。出力トランジスタ１０のドレイン電極１１及び保護トランジスタ２０のドレイン電極２１間は、回路基板４を介してリード線３２で接続してある。また、出力トランジスタ１０のソース電極１２及びゲート電極１３と、回路基板４上の図示しないパターンとは、夫々リード線３１，３３で接続してある。
尚、ソース電極１２上で半導体基板２を接着する位置は、出力トランジスタ１０の発熱部位に最も近いソース電極１２の中央寄りの位置が好ましい。

以上のように本実施の形態によれば、エンハンスメント型のＭＯＳＦＥＴである保護トランジスタのゲート電圧Ｖｇｓが０Ｖであり、チャネル領域の温度Ｔｃｈが１４０℃までは保護トランジスタのドレイン電極及びソース電極間が導通することがないため、出力トランジスタのドレイン電極には保護トランジスタが接続されていないのと等価になる。これに対し、出力トランジスタのチャネル領域の温度（以下、単にチャネル温度という）が上昇し、出力トランジスタと熱的に密結合してある保護トランジスタのチャネル領域の温度Ｔｃｈが１４０℃より高くなった場合、保護トランジスタの閾値Ｖｔｈが０Ｖより低下してドレイン電極及びソース電極間が導通することにより、出力トランジスタのドレイン電極及びソース電極間が保護トランジスタのオン抵抗Ｒｏｎでシャントされる。これにより、出力トランジスタのアバランシェ電流となるべき電流の一部をドレイン電極から保護トランジスタに分流させ、出力トランジスタに加わるエネルギがアバランシェ耐量を超えないようにする。

また、保護トランジスタの閾値Ｖｔｈが常温で０Ｖに近いものであるため、チャネル領域の温度が上昇して閾値Ｖｔｈが０Ｖ以下に低下したときに、オン電流の増加に伴って保護トランジスタ内部の寄生トランジスタが導通し易くなることからドレイン−ソース間の降伏電圧が低下して行く。加えて、常温の動作状態での降伏電圧が出力トランジスタより若干高い保護トランジスタを用いているため、出力トランジスタのチャネル温度が上昇したときに、降伏電圧が低下した保護トランジスタが先に降伏して出力トランジスタを保護する。
従って、アバランシェ耐量のマージンが小さいスイッチング素子のジャンクション又はチャネルの温度が上昇した場合であっても、過電圧を印加されたときの降伏によってスイッチング素子が破壊されるのを防止することが可能となる。

また、出力トランジスタの半導体材料がシリコンであるの対し、保護トランジスタの半導体材料は、シリコンよりバンドギャップが大きいものにしてあるため、保護トランジスタは出力トランジスタよりも動作温度の上限が高い。
従って、出力トランジスタのチャネル温度が絶対最大定格に近い温度であったとしても、保護トランジスタを過熱保護回路として確実に動作させることが可能となる。

更にまた、保護トランジスタの半導体材料が炭化珪素であるため、熱伝導度がシリコンよりも数倍良好である上に、許容される温度が４００〜５００℃にもなって、高温でもＭＯＳＦＥＴとして安定に動作させることが可能となる。

更にまた、出力トランジスタ及び保護トランジスタを別々の半導体基板に形成してあるため、半導体材料の組み合わせが自由となるのに加えて、各半導体基板間の絶縁及び導通を適当に行うことにより、出力トランジスタ及び保護トランジスタ間の熱的な結合度を任意に構成することが可能となる。

更にまた、保護トランジスタのＭＯＳＦＥＴはいわゆる縦型であって、一の半導体基板の一面にゲート電極及びソース電極が、他面にドレイン電極が存するように形成されている。また、一の半導体基板の大きさは、出力トランジスタが形成された他の半導体基板の一面に存するソース電極の大きさより小さくしてある。更に、一の半導体基板の一面及び他の半導体基板の一面を導電性の接着剤で接着して、出力トランジスタのソース電極に保護トランジスタのソース電極及びゲート電極が電気的に接続されるようにしてある。
従って、出力トランジスタのソース電極と、保護トランジスタのソース電極及びゲート電極とをリード線によらずに接続することができる上に、出力トランジスタ及び保護トランジスタを熱的に密結合させることが可能となる。

尚、本実施の形態にあっては、出力トランジスタ１０は、縦型のＭＯＳＦＥＴであるが、これに限定されるものではなく、例えば横型のＭＯＳＦＥＴ又はＩＧＢＴであってもよい。

また、保護トランジスタ２０の半導体材料を炭化珪素としているが、これに限定されるものではなく、例えばシリコンでもよいし、窒化ガリウムをはじめとする炭化珪素以外のワイドバンドギャップ半導体であってもよい。

更にまた、保護トランジスタ２０について、チャネル領域の温度Ｔｃｈが１４０℃のときに閾値Ｖｔｈが０Ｖとなるように作り込んであるが、１４０℃に限定されるものではなく、出力トランジスタ１０のチャネル温度が、絶対最大定格である１５０℃を超えないように保護できる範囲で、閾値Ｖｔｈが０Ｖとなる温度を任意に選択して作り込んでもよい。

更にまた、保護トランジスタ２０を縦型にしてあるが、縦型に限定されるものではなく、たとえば、電極間を接続するリード線の本数の増加が許容できるのであれば、横型であってもよい。

更にまた、出力トランジスタ１０のソース電極と半導体基板２の下面とを導電性の接着剤６で接着して固着してあるが、これに限定されるものではなく、接着剤等を用いずに圧接するようにしてもよい。

１ 半導体基板（他の半導体基板）
２ 半導体基板（一の半導体基板）
３１、３２、３３ リード線
４ 回路基板
５ ハンダ
６ 導電性の接着剤
１０ 出力トランジスタ（スイッチング素子）
１１ ドレイン電極（他電極）
１２ ソース電極（一電極）
１３ ゲート電極
２０ 保護トランジスタ（エンハンスメント型の縦型ＭＯＳＦＥＴ）
２１ ドレイン電極
２２ ソース電極
２３ ゲート電極

Claims (5)

1. スイッチング素子と、該スイッチング素子と熱的に結合されている過電圧保護用の過電圧保護回路とを備える半導体装置であって、
   前記過電圧保護回路は、前記スイッチング素子の一電極及び他電極夫々に、ソース電極及びドレイン電極が各接続されたエンハンスメント型のＭＯＳＦＥＴを含み、
   該ＭＯＳＦＥＴは、ゲート電極及びソース電極間を接続してあること
   を特徴とする半導体装置。
2. 前記スイッチング素子は、半導体材料がシリコンからなり、
   前記ＭＯＳＦＥＴは、バンドギャップがシリコンより大きい半導体材料からなること
   を特徴とする請求項１に記載の半導体装置。
3. 前記ＭＯＳＦＥＴの半導体材料は、炭化珪素であることを特徴とする請求項２に記載の半導体装置。
4. 前記スイッチング素子及びＭＯＳＦＥＴは、各別の半導体基板に形成してあること
   を特徴とする請求項１から３までの何れか１項に記載の半導体装置。
5. 前記ＭＯＳＦＥＴは、一の半導体基板の一面にゲート電極及びソース電極を、他面にドレイン電極を形成した縦型ＭＯＳＦＥＴであり、
   前記一の半導体基板の大きさは、他の半導体基板の一面に形成した前記一電極の大きさより小さく、
   前記一電極に前記ソース電極及びゲート電極を電気的に接続すべく、前記他の半導体基板の一面及び前記一の半導体基板の一面を導電性の接着剤で接着してあること
   を特徴とする請求項４に記載の半導体装置。

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