JP2011101310A - 半導体装置 - Google Patents

Abstract

【課題】回路構成の簡素化を図り、経年変化の影響を受けることなく、スイッチング素子のジャンクション又はチャネルを熱的破壊から保護することが可能な半導体装置を提供する。
【解決手段】縦型のＭＯＳＦＥＴからなる保護トランジスタ２０は、半導体基板２の一面にゲート電極２３及びソース電極２２を、他面にドレイン電極２１を形成してある。出力トランジスタ１０が形成された半導体基板１の一面に存するソース電極１２と、半導体基板２の一面とを導電性の接着剤６で接着して、ソース電極１２にソース電極２２及びゲート電極２３を電気的に接続し、熱的に密結合させる。出力トランジスタ１０のゲート電極１３は、リード線３２で保護トランジスタ２０のドレイン電極２１と接続する。高温の場合、保護トランジスタ２０は閾値が０Ｖ以下に低下してオンし、出力トランジスタ１０が遮断される。
【選択図】図７

Description

本発明は、ＭＯＳＦＥＴ、ＩＧＢＴ等のスイッチング素子が電力を消費したときの発熱によって破壊されるのを防止する機能を備える半導体装置に関する。

近年、半導体材料からなるスイッチング素子の性能が飛躍的に向上しており、ＤＣ−ＤＣコンバータ、インバータ等の電力変換器をはじめとしてスイッチング素子の用途が多様化しつつある。これに伴い、主にシリコンを半導体材料とする電界効果トランジスタ（ＦＥＴ）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のスイッチング素子に対する高耐圧化、大電力化への要望が高まっている。

シリコンを半導体材料とする場合、スイッチング素子のジャンクション温度又はチャネル温度（チャネル領域の温度）についての絶対最大定格は、通常１５０℃とされており、使用される雰囲気の最大温度において消費電力を最大にしたときにも上記の絶対最大定格を超えないようにしなければならない。実際には、過渡的な消費電力の増大に耐えるようにするために、またスイッチング素子の劣化を抑制するために、いわゆるディレーティングを行う必要がある。

上述したディレーティングを行ったとしても、何らかの原因によりスイッチング素子の温度が許容される最大値を超えることが想定される場合は、スイッチング素子の温度上昇そのものをとらえ、これを抑制できる仕組みが必要となる。

これに対し、特許文献１では、温度スイッチＩＣの検出温度が規定値を超えた場合にＰチャネルＦＥＴのゲートに接続された検出出力をＨＩＧＨ（ハイ）レベルにして、前記ＰチャネルＦＥＴをＯＦＦ（オフ）状態とする技術が開示されている。また、特許文献２では、出力ＭＯＳＦＥＴと熱的に結合させたバイポーラトランジスタの漏れ電流を遮断回路が検出して、所定の温度以上で出力ＭＯＳＦＥＴを遮断する技術が開示されている。

特開２００８−１３５８２０号公報 特開２００７−１７３４９３号公報

しかしながら、特許文献１及び２に開示された技術では、夫々複数のトランジスタからなる温度スイッチＩＣ及び遮断回路を用いる必要があり、保護回路としての構成が複雑なものとなる。また、特許文献１に開示された技術では、温度スイッチＩＣが、ケースに封入された装置としてのＦＥＴの表面温度を検出するため、ＦＥＴで最も高温となるチャネルを過熱から保護することができなかった。更に、特許文献２に開示された技術では、バイポーラトランジスタ又はダイオードの漏れ電流を検出しているため、経年変化による過熱保護のレベル変動があった。

本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、回路構成の簡素化を図り、経年変化の影響を受けることなく、スイッチング素子のジャンクション（バイポーラの場合）又はチャネル（ユニポーラの場合）を熱的破壊から保護することが可能な半導体装置を提供することにある。

本発明に係る半導体装置は、スイッチング素子と、該スイッチング素子と熱的に結合された過熱保護回路とを備える半導体装置において、前記過熱保護回路は、前記スイッチング素子の一電極及びスイッチングのオン／オフを制御する信号を入力するための制御電極夫々に、ソース電極及びドレイン電極が各接続されたエンハンスメント型のＭＯＳＦＥＴを含み、該ＭＯＳＦＥＴは、ゲート電極及びソース電極間を接続してあることを特徴とする。

本発明にあっては、ドレイン−ソース間が導通するときの閾値Ｖｔｈが０Ｖより高いエンハンスメント型のＭＯＳＦＥＴのゲート電圧Ｖｇｓが０Ｖであり、通常の動作状態でＭＯＳＦＥＴのドレイン−ソース間が導通することがないため、スイッチング素子の制御電極にはＭＯＳＦＥＴが接続されていないのと等価になる。これに対し、スイッチング素子のチャネル温度又はジャンクション温度が上昇した場合、スイッチング素子と熱的に結合してあるＭＯＳＦＥＴの温度が上昇し、閾値Ｖｔｈが０Ｖより低下してドレイン−ソース間が導通することにより、スイッチング素子の制御電極及び一電極間がＭＯＳＦＥＴのオン抵抗でシャントされてスイッチング素子の一電極及び他電極間が遮断される。
これにより、スイッチング素子及びＭＯＳＦＥＴ間の熱抵抗が十分小さくなるようにし、スイッチング素子のチャネル又はジャンクションの温度が許容する最大値を超える前に、ＭＯＳＦＥＴのゲート電圧の閾値Ｖｔｈが０Ｖ以下となるようにした場合は、スイッチング素子のチャネル温度又はジャンクション温度が許容する最大値を超える前にスイッチング素子が遮断される。

本発明に係る半導体装置は、前記スイッチング素子は、半導体材料がシリコンからなり、前記ＭＯＳＦＥＴは、バンドギャップがシリコンより大きい半導体材料からなることを特徴とする。

本発明にあっては、スイッチング素子の半導体材料がシリコンであるの対し、ＭＯＳＦＥＴの半導体材料は、シリコンよりバンドギャップが大きいものにしてあるため、ＭＯＳＦＥＴはスイッチング素子よりも動作温度の上限が高い。
これにより、スイッチング素子のチャネル温度又はジャンクション温度が絶対最大定格に近い温度であったとしても、ＭＯＳＦＥＴを過熱保護回路として確実に動作させることができる。

本発明に係る半導体装置は、前記ＭＯＳＦＥＴの半導体材料は、炭化珪素であることを特徴とする。

本発明にあっては、過熱保護回路としてのＭＯＳＦＥＴの半導体材料が炭化珪素であるため、熱伝導度がシリコンよりも数倍良好である上に、許容される温度が４００〜５００℃にもなって、高温でもＭＯＳＦＥＴとして安定に動作する。

本発明に係る半導体装置は、前記スイッチング素子及びＭＯＳＦＥＴは、各別の半導体基板に形成してあることを特徴とする。

本発明にあっては、スイッチング素子及びＭＯＳＦＥＴを別々の半導体基板に形成してあるため、半導体材料の組み合わせが自由となるのに加えて、各半導体基板間の絶縁及び導通を適当に行うことにより、スイッチング素子及びＭＯＳＦＥＴ間の熱的な結合度を任意に構成することができる。

本発明に係る半導体装置は、前記ＭＯＳＦＥＴは、一の半導体基板の一面にゲート電極及びソース電極を、他面にドレイン電極を形成した縦型ＭＯＳＦＥＴであり、前記一の半導体基板の大きさは、他の半導体基板の一面に形成した前記一電極の大きさより小さく、前記一電極に前記ソース電極及びゲート電極を電気的に接続すべく、前記他の半導体基板の一面及び前記一の半導体基板の一面を導電性の接着剤で接着してあることを特徴とする。

本発明にあっては、ＭＯＳＦＥＴはいわゆる縦型であって、一の半導体基板の一面にゲート電極及びソース電極が、他面にドレイン電極が存するように形成されている。また、一の半導体基板の大きさは、スイッチング素子が形成された他の半導体基板の一面に存する前記一電極の大きさより小さくしてある。更に、一の半導体基板の一面及び他の半導体基板の一面を導電性の接着剤で接着して、スイッチング素子の一電極にＭＯＳＦＥＴのソース電極及びゲート電極が電気的に接続されるようにしてある。
これにより、スイッチング素子の前記一電極と、ＭＯＳＦＥＴのソース電極及びゲート電極とをリード線によらずに接続することができる上に、スイッチング素子及びＭＯＳＦＥＴを熱的に密結合させることができる。

本発明によれば、ゲート電極及びソース電極間を接続したＭＯＳＦＥＴのソース電極及びドレイン電極を、スイッチング素子の一電極及び制御電極に夫々接続する。
これにより、スイッチング素子及びＭＯＳＦＥＴ間の熱抵抗が十分小さくなるようにし、スイッチング素子のチャネル又はジャンクションの温度が許容する最大値を超える前に、ゲート電圧の閾値Ｖｔｈが０Ｖ以下となるようにした場合は、スイッチング素子のチャネル温度又はジャンクション温度が許容する最大値を超える前にスイッチング素子が遮断される。この場合、ＭＯＳＦＥＴのゲート電圧の閾値Ｖｔｈは、半導体の漏れ電流と比較して、経年変化による変動率が小さい。
従って、回路構成の簡素化を図りつつ、経年変化の影響を受けることなく、スイッチング素子のジャンクション又はチャネルを熱的破壊から保護することが可能となる。

本発明に係る半導体装置の回路図である。 エンハンスメント型のｎチャネルＭＯＳＦＥＴの入出力特性を示す特性図である。 閾値の温度依存性を模式的に示す特性図である。 エンハンスメント型のｎチャネルＭＯＳＦＥＴの他の入出力特性を示す特性図である。 チャネル領域の温度によって保護トランジスタの動作が異なる様子を模式的に示す説明図である。 本発明に係る半導体装置の模式的な平面図である。 本発明に係る半導体装置の模式的な立面図である。

以下、本発明をその実施の形態を示す図面に基づいて詳述する。
図１は、本発明に係る半導体装置の回路図である。図中１０はシリコンを半導体材料とするＭＯＳＦＥＴからなる出力トランジスタであり、出力トランジスタ１０のゲート電極１３は、炭化珪素を半導体材料とするエンハンスメント型のＭＯＳＦＥＴからなる保護トランジスタ２０のドレイン電極２１に接続されている。出力トランジスタ１０のソース電極１２は、保護トランジスタ２０のソース電極２２及びゲート電極２３に接続されている。保護トランジスタ２０は、出力トランジスタ１０に固着させて熱的に密結合させる（後述の図６，７参照）。

出力トランジスタ１０のゲート電極１３及びソース電極１２の夫々には、外部で直列に接続された信号源抵抗Ｒｓ及び信号源Ｓ１が各接続されている。出力トランジスタ１０のドレイン電極１１は、図示しない外部の負荷を介して直流電源に接続してあり、ソース電極１２は、接地電位に接続してある。
上述した構成において、保護トランジスタ２０は通常の動作状態でオフしており、出力トランジスタ１０が、信号源Ｓ１から与えられた駆動信号によって外部の負荷と直流電源との接続をオン／オフさせるようになっている。

以下、保護トランジスタ２０がオン／オフするときのゲート電圧の境界付近における動作について説明する。
図２は、エンハンスメント型のｎチャネルＭＯＳＦＥＴの入出力特性を示す特性図である。図の横軸は、入力としてのゲート電圧（ゲート−ソース間の電圧）Ｖｇｓを表し、縦軸は出力としてのドレイン電流Ｉｄを表す。図２において、ドレイン−ソース間の電圧Ｖｄｓを一定にしてゲート電圧Ｖｇｓを０から増加させた場合、ドレイン電流Ｉｄが立ち上がるときのゲート電圧Ｖｇｓを閾値Ｖｔｈとする。このように、エンハンスメント型のｎチャネルＭＯＳＦＥＴでは、閾値Ｖｔｈより高い正のゲート電圧Ｖｇｓを与えたときにＭＯＳＦＥＴがオンしてドレイン電流Ｉｄが流れる。

図３は、閾値Ｖｔｈの温度依存性を模式的に示す特性図である。図の横軸はＭＯＳＦＥＴのチャネル領域の温度Ｔｃｈを表し、縦軸は閾値Ｖｔｈを表す。半導体材料が炭化珪素の場合、閾値Ｖｔｈは、チャネル領域の温度Ｔｃｈの上昇に対して一定の割合で低下して行く。ここでは、保護トランジスタ２０の製造プロセスをコントロールして、例えば、チャネル領域の温度Ｔｃｈが１４０℃のときに閾値Ｖｔｈが０Ｖとなるように作り込むものとする。保護トランジスタ２０は、図１に示すようにゲート電極２３及びソース電極２２を接続してゲート電圧Ｖｇｓが０Ｖとなるようにしてあるため、チャネル領域の温度Ｔｃｈが１４０℃より高い（又は低い）ときにオン（又はオフ）する。

次に、保護トランジスタ２０がオンしたときの電圧−電流特性について説明する。
図４は、エンハンスメント型のｎチャネルＭＯＳＦＥＴの他の入出力特性を示す特性図である。図の横軸は、入力としてのドレイン電圧（ドレイン−ソース間の電圧）Ｖｄｓを表し、縦軸は出力としてのドレイン電流Ｉｄを表す。図４では、パラメータとするゲート電圧Ｖｇｓに５通りの電圧（Ｖｔｈ及びＶｔｈ＋Ｖｎ；ｎ＝１、２、３、４）を与えたときの複数の特性曲線を実線で示す。ドレイン電圧Ｖｄｓを０Ｖから増加させたときにドレイン電流Ｉｄが略直線的に増加する領域が三極管領域であり、ドレイン電圧Ｖｄｓの増加に対してドレイン電流Ｉｄが略一定である領域が飽和領域である。これらの領域の境界（ピンチオフ電圧）を破線で示す。

ゲート電圧Ｖｇｓが閾値Ｖｔｈに等しい場合、図２に示したようにドレイン電流Ｉｄはゼロであるため、図４では特性曲線が横軸と重なる直線となる。ドレイン電圧Ｖｄｓを一定にしてゲート電圧Ｖｇｓを閾値Ｖｔｈより高めた場合、ゲート電圧Ｖｇｓの低／高に応じてドレイン電流Ｉｄが小／大に変化する。
逆に、ゲート電圧Ｖｇｓを一定にした場合、ドレイン電圧Ｖｄｓの低／高に応じてドレイン電流Ｉｄが小／大に変化する。但し、ドレイン電圧Ｖｄｓが、破線で示されたピンチオフ電圧より高いときは、ドレイン電流Ｉｄが略一定となる。ドレイン電圧Ｖｄｓをドレイン電流Ｉｄで割った値が、ＭＯＳＦＥＴのオン抵抗Ｒｏｎに相当する。

ここで、ゲート電圧Ｖｇｓを図１に示すように０Ｖに保った状態でチャネル領域の温度Ｔｃｈを１４０℃より高めた場合、閾値Ｖｔｈが０Ｖより低下するため、ゲート電圧Ｖｇｓとして閾値Ｖｔｈより高い電圧を与えたのと等価になる。つまり、チャネル領域の温度Ｔｃｈが１４０℃より高い場合、チャネル領域の温度Ｔｃｈの上昇に伴って増大するゲート電圧Ｖｇｓが、保護トランジスタ２０に与えられるのと等価になり、保護トランジスタ２０には、より多くのドレイン電流Ｉｄが流せるようになる。

図５は、チャネル領域の温度Ｔｃｈによって保護トランジスタ２０の動作が異なる様子を模式的に示す説明図である。図５（ａ）及び５（ｂ）の夫々は、チャネル領域の温度Ｔｃｈが１４０℃より低い場合及び１４０℃より高い場合を示す。
図５（ａ）では、上述したように、保護トランジスタ２０の閾値Ｖｔｈが０Ｖより高いために保護トランジスタ２０がオフしており、出力トランジスタ１０のゲート電極１３及びソース電極１２間には、保護トランジスタ２０が接続されていないのと等価になる。

一方、図５（ｂ）では、保護トランジスタ２０の閾値Ｖｔｈが０Ｖより低いために保護トランジスタ２０がオンしており、出力トランジスタ１０のゲート電極１３及びソース電極１２間には、保護トランジスタ２０のオン抵抗Ｒｏｎが接続されているのと等価になる。この場合、外部の信号源抵抗Ｒｓよりオン抵抗Ｒｏｎの抵抗値が十分小さくなるように、信号源抵抗Ｒｓの値と保護トランジスタ２０の特性とを選択することにより、外部の信号源Ｓ１から出力トランジスタ１０のゲート電極１３に与えられる信号の振幅を低下させて出力トランジスタ１０をオフさせることができる。

図６及び７は、夫々本発明に係る半導体装置の模式的な平面図及び立面図である。本実施の形態にあっては、出力トランジスタ１０及び保護トランジスタ２０は、半導体基板１，２に各別に形成されており、出力トランジスタ１０のドレイン電極１１が形成された半導体基板１の下面と回路基板４の上面とが、ハンダ５によって電気的及び機械的に接続されている。保護トランジスタ２０は縦型のＭＯＳＦＥＴであり、半導体基板２の上面にドレイン電極２１を、下面にソース電極２２及びゲート電極２３を形成してある。半導体基板２の平面視の大きさは、半導体基板１の上面に形成された出力トランジスタ１０のソース電極１２の大きさより小さくしてあるため、出力トランジスタ１０のソース電極１２上に、電極の周囲からはみ出すことなく半導体基板２を載置することができる。

出力トランジスタ１０のソース電極１２と半導体基板２の下面とは、導電性のフィラーがエポキシ、シリコン等の樹脂でバインドされた導電性の接着剤６で接着してある。これにより、出力トランジスタ１０のソース電極１２と、保護トランジスタ２０のソース電極２２及びゲート電極２３とが電気的に接続されると共に、熱的に低抵抗で結合される。出力トランジスタ１０のゲート電極１３及び保護トランジスタ２０のドレイン電極２１間は、リード線３２で接続してある。また、出力トランジスタ１０のソース電極１２及びゲート電極１３と、回路基板４上の図示しないパターンとは、夫々リード線３１，３３で接続してある。
尚、ソース電極１２上で半導体基板２を接着する位置は、出力トランジスタ１０の発熱部位に最も近いソース電極１２の中央寄りの位置が好ましい。

以上のように本実施の形態によれば、エンハンスメント型のＭＯＳＦＥＴである保護トランジスタのゲート電圧Ｖｇｓが０Ｖであり、チャネル領域の温度Ｔｃｈが１４０℃になるまでは保護トランジスタのドレイン電極及びソース電極間が導通することがないため、出力トランジスタのゲート電極には保護トランジスタが接続されていないのと等価になる。これに対し、出力トランジスタの温度が上昇し、出力トランジスタと熱的に密結合してある保護トランジスタのチャネル領域の温度Ｔｃｈが１４０℃より高くなった場合、保護トランジスタの閾値Ｖｔｈが０Ｖより低下してドレイン電極及びソース電極間が導通することにより、出力トランジスタのゲート電極及びソース電極間が保護トランジスタのオン抵抗Ｒｏｎでシャントされる。このため、出力トランジスタのチャネル領域の温度（以下、単にチャネル温度という）が１５０℃の絶対最大定格を超える前に出力トランジスタが遮断される。
このように、特別な検出を必要とせずにＭＯＳＦＥＴ１個で出力トランジスタを過熱から保護するため、回路構成の簡素化が図られ、経年変化の影響を受けることなく、出力トランジスタのチャネルを熱的破壊から保護することが可能となる。

また、出力トランジスタの半導体材料がシリコンであるの対し、保護トランジスタの半導体材料は、シリコンよりバンドギャップが大きいものにしてあるため、保護トランジスタは出力トランジスタよりも動作温度の上限が高い。
従って、出力トランジスタのチャネル温度が絶対最大定格に近い温度であったとしても、保護トランジスタを過熱保護回路として確実に動作させることが可能となる。

更にまた、保護トランジスタの半導体材料が炭化珪素であるため、熱伝導度がシリコンよりも数倍良好である上に、許容される温度が４００〜５００℃にもなって、高温でもＭＯＳＦＥＴとして安定に動作させることが可能となる。

更にまた、出力トランジスタ及び保護トランジスタを別々の半導体基板に形成してあるため、半導体材料の組み合わせが自由となるのに加えて、各半導体基板間の絶縁及び導通を適当に行うことにより、出力トランジスタ及び保護トランジスタ間の熱的な結合度を任意に構成することが可能となる。

更にまた、保護トランジスタのＭＯＳＦＥＴはいわゆる縦型であって、一の半導体基板の一面にゲート電極及びソース電極が、他面にドレイン電極が存するように形成されている。また、一の半導体基板の大きさは、出力トランジスタが形成された他の半導体基板の一面に存するソース電極の大きさより小さくしてある。更に、一の半導体基板の一面及び他の半導体基板の一面を導電性の接着剤で接着して、出力トランジスタのソース電極に保護トランジスタのソース電極及びゲート電極が電気的に接続されるようにしてある。
従って、出力トランジスタのソース電極と、保護トランジスタのソース電極及びゲート電極とをリード線によらずに接続することができる上に、出力トランジスタ及び保護トランジスタを熱的に密結合させることが可能となる。

尚、本実施の形態にあっては、出力トランジスタ１０は、縦型のＭＯＳＦＥＴであるが、これに限定されるものではなく、例えば横型のＭＯＳＦＥＴ又はＩＧＢＴであってもよい。

また、保護トランジスタ２０の半導体材料を炭化珪素としているが、これに限定されるものではなく、例えばシリコンでもよいし、窒化ガリウムをはじめとする炭化珪素以外のワイドバンドギャップ半導体であってもよい。

更にまた、保護トランジスタ２０について、チャネル領域の温度Ｔｃｈが１４０℃のときに閾値Ｖｔｈが０Ｖとなるように作り込んであるが、１４０℃に限定されるものではなく、出力トランジスタ１０のチャネル温度が、絶対最大定格である１５０℃を超えないように保護できる範囲で、閾値Ｖｔｈが０Ｖとなる温度を任意に選択して作り込んでもよい。

更にまた、保護トランジスタ２０を縦型にしてあるが、縦型に限定されるものではなく、たとえば、電極間を接続するリード線の本数の増加が許容できるのであれば、横型であってもよい。

更にまた、出力トランジスタ１０のソース電極と半導体基板２の下面とを導電性の接着剤６で接着して固着してあるが、これに限定されるものではなく、接着剤等を用いずに圧接するようにしてもよい。

１ 半導体基板（他の半導体基板）
２ 半導体基板（一の半導体基板）
３１、３２、３３ リード線
４ 回路基板
５ ハンダ
６ 導電性の接着剤
１０ 出力トランジスタ（スイッチング素子）
１１ ドレイン電極
１２ ソース電極（一電極）
１３ ゲート電極（制御電極）
２０ 保護トランジスタ（エンハンスメント型の縦型ＭＯＳＦＥＴ）
２１ ドレイン電極
２２ ソース電極
２３ ゲート電極

Claims (5)

1. スイッチング素子と、該スイッチング素子と熱的に結合された過熱保護回路とを備える半導体装置において、
   前記過熱保護回路は、前記スイッチング素子の一電極及びスイッチングのオン／オフを制御する信号を入力するための制御電極夫々に、ソース電極及びドレイン電極が各接続されたエンハンスメント型のＭＯＳＦＥＴを含み、
   該ＭＯＳＦＥＴは、ゲート電極及びソース電極間を接続してあること
   を特徴とする半導体装置。
2. 前記スイッチング素子は、半導体材料がシリコンからなり、
   前記ＭＯＳＦＥＴは、バンドギャップがシリコンより大きい半導体材料からなること
   を特徴とする請求項１に記載の半導体装置。
3. 前記ＭＯＳＦＥＴの半導体材料は、炭化珪素であることを特徴とする請求項２に記載の半導体装置。
4. 前記スイッチング素子及びＭＯＳＦＥＴは、各別の半導体基板に形成してあること
   を特徴とする請求項１から３までの何れか１項に記載の半導体装置。
5. 前記ＭＯＳＦＥＴは、一の半導体基板の一面にゲート電極及びソース電極を、他面にドレイン電極を形成した縦型ＭＯＳＦＥＴであり、
   前記一の半導体基板の大きさは、他の半導体基板の一面に形成した前記一電極の大きさより小さく、
   前記一電極に前記ソース電極及びゲート電極を電気的に接続すべく、前記他の半導体基板の一面及び前記一の半導体基板の一面を導電性の接着剤で接着してあること
   を特徴とする請求項４に記載の半導体装置。

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