JP6299869B2 - 絶縁ゲート型パワー半導体素子のゲート駆動回路 - Google Patents

絶縁ゲート型パワー半導体素子のゲート駆動回路 Download PDF

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Description

この発明は、絶縁ゲート型パワー半導体素子のゲート駆動回路に関する。
例えば、特許文献１には、絶縁ゲート型パワー半導体素子のゲート駆動回路が記載されている。当該ゲート駆動回路は、トランジスタのコンプリメンタリ出力回路からなる。
日本特開平５−２２６９９４号公報
絶縁ゲート型パワー半導体素子の定格電流が大きい場合においては、ゲート駆動回路の出力電流を大きくする必要がある。この場合、ゲート駆動回路のコンプリメンタリ出力回路にＭＯＳＦＥＴを用いることがある。
ＰｃｈＭＯＳＦＥＴの正側とＮｃｈＭＯＳＦＥＴの負側とを備えたコンプリメンタリ出力回路の場合、ＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴとが同時にオンすると、貫通電流がＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴとに流れる。
これに対し、ＮｃｈＭＯＳＦＥＴの正側とＰｃｈＭＯＳＦＥＴの負側とを備えたコンプリメンタリ出力回路の場合、ＮｃｈＭＯＳＦＥＴとＰｃｈＭＯＳＦＥＴは同時にオンせず、貫通電流は流れない。
しかしながら、同じ正側電源がＮｃｈＭＯＳＦＥＴのドレイン電極とゲート電極とに接続されると、絶縁ゲート型パワー半導体素子のゲート電極とソース電極との間に、正側電源の正電圧からＮｃｈＭＯＳＦＥＴのゲート閾値電圧の分だけ降下した電圧が印加される。このため、絶縁ゲート型パワー半導体素子の定常損失が悪化し得る。
この発明は、上述の課題を解決するためになされた。この発明の目的は、絶縁ゲート型パワー半導体素子の定常損失の悪化を防止することができる絶縁ゲート型パワー半導体素子のゲート駆動回路を提供することである。
この発明に係る絶縁ゲート型パワー半導体素子のゲート駆動回路は、ソース電極とドレイン電極とゲート電極とを有し、ソース電極が絶縁ゲート型パワー半導体素子のゲート電極に接続され、正電圧がドレイン電極に印加された状態で正電圧がゲート電極に印加された際にオンとなることで前記絶縁ゲート型パワー半導体素子をオンにするＮｃｈＭＯＳＦＥＴと、ソース電極とドレイン電極とゲート電極とを有し、ソース電極が前記絶縁ゲート型パワー半導体素子のゲート電極に接続され、負電圧がドレイン電極に印加された状態で負電圧がゲート電極に印加された際にオンとなることで前記絶縁ゲート型パワー半導体素子をオフにするＰｃｈＭＯＳＦＥＴと、制御電極と正側電極と負側電極とを有し、制御電極が前記ＮｃｈＭＯＳＦＥＴのゲート電極と前記ＰｃｈＭＯＳＦＥＴのゲート電極とに接続され、正電圧が正側電極に印加された状態の際に当該正電圧を前記ＮｃｈＭＯＳＦＥＴのゲート電極に印加することで前記ＮｃｈＭＯＳＦＥＴをオンにし、負電圧が負側電極に印加された状態の際に当該負電圧を前記ＰｃｈＭＯＳＦＥＴのゲート電極に印加することで前記ＰｃｈＭＯＳＦＥＴをオンにする制御回路と、負電圧を前記ＰｃｈＭＯＳＦＥＴのドレイン電極と前記制御回路の負側電極とに印加し、正電圧を前記ＮｃｈＭＯＳＦＥＴのドレイン電極に印加し、前記ＮｃｈＭＯＳＦＥＴのドレイン電極に印加する正電圧の絶対値よりも大きい絶対値の正電圧を前記制御回路の正側電極に印加する電源体と、を備えた。
この発明によれば、電源体は、ＮｃｈＭＯＳＦＥＴのドレイン電極に印加する正電圧の絶対値よりも大きい絶対値の正電圧を制御回路の正側電極に印加する。当該正電圧の印加により、ＮｃｈＭＯＳＦＥＴのドレイン電極とソース電極との間において、電位差は十分小さくなる。このため、絶縁ゲート型パワー半導体素子の定常損失の悪化を防止することができる。
この発明の実施の形態１における絶縁ゲート型パワー半導体素子のゲート駆動回路の図である。 この発明の実施の形態１における絶縁ゲート型パワー半導体素子の特性を説明する図である。 この発明の実施の形態２における絶縁ゲート型パワー半導体素子のゲート駆動回路の図である。 この発明の実施の形態３における絶縁ゲート型パワー半導体素子のゲート駆動回路の図である。
この発明を実施するための形態について添付の図面に従って説明する。なお、各図中、同一又は相当する部分には同一の」符号が付される。当該部分の重複説明は適宜に簡略化ないし省略する。
実施の形態１．
図１はこの発明の実施の形態１における絶縁ゲート型パワー半導体素子のゲート駆動回路の図である。
電力変換器は、複数の絶縁ゲート型パワー半導体素子１を備える。例えば、複数の絶縁ゲート型パワー半導体の各々は、ＮｃｈＭＯＳＦＥＴにより形成される。電力変換器は、複数の絶縁ゲート型パワー半導体素子１の動作により直流電力を交流電力に変換する。電力変換器は、図示しないモータに当該交流電力を供給する。
ゲート駆動回路２の各々は、絶縁ゲート型パワー半導体素子１の各々に対応して設けられる。ゲート駆動回路２は、抵抗３とＮｃｈＭＯＳＦＥＴ４とＰｃｈＭＯＳＦＥＴ５と制御回路６と電源体７とを備える。
抵抗３は、絶縁ゲート型パワー半導体素子１のゲート電極に接続される。ＮｃｈＭＯＳＦＥＴ４は、ソース電極とドレイン電極とゲート電極とを有する。ＮｃｈＭＯＳＦＥＴ４のソース電極は、抵抗３を介して絶縁ゲート型パワー半導体素子１のゲート電極に接続される。ＰｃｈＭＯＳＦＥＴ５は、ソース電極とドレイン電極とゲート電極とを有する。ＰｃｈＭＯＳＦＥＴ５のソース電極は、抵抗３を介して絶縁ゲート型パワー半導体素子１のゲート電極に接続される。
制御回路６は、正側スイッチング素子６ａと負側スイッチング素子６ｂとを備える。
正側スイッチング素子６ａは、エミッタ電極とコレクタ電極とベース電極とを有する。正側スイッチング素子６ａのエミッタ電極は、ＮｃｈＭＯＳＦＥＴ４のゲート電極とＰｃｈＭＯＳＦＥＴ５のゲート電極とに接続される。正側スイッチング素子６ａのエミッタ電極は、制御回路６の制御電極となる。正側スイッチング素子６ａのコレクタ電極は、制御回路６の正側電極となる。負側スイッチング素子６ｂのエミッタ電極は、ＮｃｈＭＯＳＦＥＴ４のゲート電極とＰｃｈＭＯＳＦＥＴ５のゲート電極とに接続される。負側スイッチング素子６ｂのエミッタ電極は、制御回路６の制御電極となる。負側スイッチング素子６ｂのコレクタ電極は、制御回路６の負側電極となる。
電源体７は、正側電源体８と負側電源体９とを備える。正側電源体８は、第１正側電源８ａと第２正側電源８ｂとを備える。
第１正側電源８ａの正側電極は、ＮｃｈＭＯＳＦＥＴ４のドレイン電極に接続される。第１正側電源８ａの負側電極は、絶縁ゲート型パワー半導体素子１のソース電極に接続される。第２正側電源８ｂの正側電極は、正側スイッチング素子６ａのコレクタ電極に接続される。第２正側電源８ｂの負側電極は、絶縁ゲート型パワー半導体素子１のソース電極に接続される。負側電源体９の正側電極は、絶縁ゲート型パワー半導体素子１のソース電極に接続される。負側電源体９の負側電極は、ＰｃｈＭＯＳＦＥＴ５のドレイン電極と負側スイッチング素子６ｂのコレクタ電極に接続される。
例えば、負側電源体９は、ＰｃｈＭＯＳＦＥＴ５のドレイン電極と負側スイッチング素子６ｂのコレクタ電極とに−１５Ｖの負電圧を印加する。例えば、第１正側電源８ａは、ＮｃｈＭＯＳＦＥＴ４のドレイン電極に＋１５Ｖの正電圧を印加する。第２正側電源８ｂは、正側スイッチング素子６ａのコレクタ電極に第１正側電源８ａが印加する正電圧の絶対値よりも大きい絶対値の正電圧を印加する。当該正電圧の絶対値と第１正側電源８ａが印加する正電圧の絶対値との差は、ＮｃｈＭＯＳＦＥＴ４のゲート閾値電圧の値よりも大きい値に設定される。例えば、第２正側電源８ｂは、正側スイッチング素子６ａのコレクタ電極に＋２０Ｖの正電圧を印加する。
外部からの制御により負側スイッチング素子６ｂがオンになると、−１５Ｖの負電圧がＰｃｈＭＯＳＦＥＴ５のゲート電極に印加される。当該負電圧の印加により、ＰｃｈＭＯＳＦＥＴ５がオンとなる。その結果、負電圧が絶縁ゲート型パワー半導体素子１のゲート電極に印加される。その結果、絶縁ゲート型パワー半導体素子１はオフとなる。
外部からの制御により正側スイッチング素子６ａがオンになると、＋２０Ｖの正電圧がＮｃｈＭＯＳＦＥＴ４のゲート電極に印加される。当該正電圧の印加により、ＮｃｈＭＯＳＦＥＴ４がオンとなる。この際、正電圧がＮｃｈＭＯＳＦＥＴ４のゲート電極とソース電極との間に印加される。当該正電圧は、ＮｃｈＭＯＳＦＥＴ４のゲート電極に印加された＋２０Ｖからドレイン電極に印加された＋１５Ｖを差し引いた＋５Ｖとなる。
この際、ＮｃｈＭＯＳＦＥＴ４のドレイン電極とソース電極との間において、電位差は十分小さくなる。その結果、＋１５Ｖの正電圧が絶縁ゲート型パワー半導体素子１のゲート電極とソース電極との間に印加される。この際、ＮｃｈＭＯＳＦＥＴ４のゲート閾値電圧のばらつきは影響しない。
次に、図２を用いて、絶縁ゲート型パワー半導体素子１をＮｃｈＭＯＳＦＥＴとした際の特性を説明する。
図２はこの発明の実施の形態１における絶縁ゲート型パワー半導体素子の特性を説明する図である。
図２において、Ｖｇｓは、絶縁ゲート型パワー半導体素子１のゲート電極とソース電極との間の電圧を表す。Ｖｄｓは、絶縁ゲート型パワー半導体素子１のドレイン電極とソース電極との間の電圧を表す。Ｉｄは、絶縁ゲート型パワー半導体素子１のドレイン電流を表す。
ドレイン電流Ｉｄが同じ場合、ゲート電極とソース電極との間の電圧Ｖｇｓが大きくなると、ドレイン電極とソース電極との間の電圧Ｖｄｓが小さくなる。ドレイン電極とソース電極との間の電圧Ｖｄｓが小さくなると、絶縁ゲート型パワー半導体素子１の定常損失は小さくなる。
以上で説明した実施の形態１によれば、電源体７は、ＮｃｈＭＯＳＦＥＴ４のドレイン電極に印加する正電圧の絶対値よりも大きい絶対値の正電圧を制御回路６の正側電極に印加する。当該正電圧の印加により、ＮｃｈＭＯＳＦＥＴ４のドレイン電極とソース電極との間において、電位差は十分小さくなる。このため、ＮｃｈＭＯＳＦＥＴ４の個体差または環境によってゲート閾値電圧がばらついても、絶縁ゲート型パワー半導体素子１のゲート電極に大きな電圧を安定して印加することができる。その結果、絶縁ゲート型パワー半導体素子１の定常損失の悪化を防止することができる。この場合、電力変換器の効率が向上する。このため、電力変換器の小型化と低コスト化とを実現することができる。さらに、電力変換器の高効率化により、電力変換器の温度上昇値が小さくなる。このため、電力変換器の高寿命化を実現することができる。
具体的には、正側電源体８は、第１正側電源８ａと第２正側電源８ｂとを備える。第１正側電源８ａは、正電圧をＮｃｈＭＯＳＦＥＴ４のドレイン電極に印加する。第２正側電源８ｂは、ＮｃｈＭＯＳＦＥＴ４のドレイン電極に印加する正電圧の絶対値よりも大きい絶対値の正電圧を制御回路６の正側電極に印加する。このため、異なる２つの正側電源を用いるだけで、絶縁ゲート型パワー半導体素子１の定常損失の悪化を防止することができる。
実施の形態２．
図３はこの発明の実施の形態２における絶縁ゲート型パワー半導体素子のゲート駆動回路の図である。なお、実施の形態１の部分と同一又は相当部分には同一符号が付される。当該部分の説明は省略される。
実施の形態１の電源体７は、同じ負電圧をＰｃｈＭＯＳＦＥＴ５のドレイン電極と制御回路６の負側電極とに印加する。これに対し、実施の形態２の電源体７は、ＰｃｈＭＯＳＦＥＴ５のドレイン電極に印加する負電圧の絶対値よりも大きい絶対値の負電圧を制御回路６の負側電極に印加する。
具体的には、負側電源体９は、第１負側電源９ａと第２負側電源９ｂとを備える。第１負側電源９ａは、負電圧をＰｃｈＭＯＳＦＥＴ５のドレイン電極に印加する。第２負側電源９ｂは、ＰｃｈＭＯＳＦＥＴ５のドレイン電極に印加する負電圧の絶対値よりも大きい絶対値の負電圧を制御回路６の負側電極に印加する。当該負電圧の絶対値とＰｃｈＭＯＳＦＥＴ５のドレイン電極に印加する負電圧の絶対値との差は、ＰｃｈＭＯＳＦＥＴ５のゲート閾値電圧の値よりも大きい値に設定される。例えば、第２負側電源９ｂは、負側スイッチング素子６ｂのコレクタ電極に−２０Ｖの負電圧を印加する。
以上で説明した実施の形態２によれば、電源体７は、ＰｃｈＭＯＳＦＥＴ５のドレイン電極に印加する負電圧の絶対値よりも大きい絶対値の負電圧を制御回路６の負側電極に印加する。当該正電圧の印加により、ＰｃｈＭＯＳＦＥＴ５のドレイン電極とソース電極との間において、電位差は十分小さくなる。このため、絶縁ゲート型パワー半導体素子１のゲート電極に印加する負電圧を安定させることができる。
具体的には、負側電源体９は、第１負側電源９ａと第２負側電源９ｂとを備える。第１負側電源９ａは、負電圧をＰｃｈＭＯＳＦＥＴ５のドレイン電極に印加する。第２負電源は、ＰｃｈＭＯＳＦＥＴ５のドレイン電極に印加する負電圧の絶対値よりも大きい絶対値の負電圧を制御回路６の負側電極に印加する。このため、異なる２つの負側電源を用いるだけで、絶縁ゲート型パワー半導体素子１のゲート電極に印加する負電圧を安定させることができる。
実施の形態３．
図４はこの発明の実施の形態３における絶縁ゲート型パワー半導体素子のゲート駆動回路の図である。なお、実施の形態２の部分と同一又は相当部分には同一符号が付される。当該部分の説明は省略される。
実施の形態３のゲート駆動回路２は、実施の形態２のゲート駆動回路２に正側ツェナーダイオード１０と負側ツェナーダイオード１１とを付加した回路である。正側ツェナーダイオード１０は、ＮｃｈＭＯＳＦＥＴ４のゲート電極とソース電極との間に接続される。負側ツェナーダイオード１１は、ＰｃｈＭＯＳＦＥＴ５のゲート電極とソース電極との間に接続される。
絶縁ゲート型パワー半導体素子１がオフからオンとなる際、ＮｃｈＭＯＳＦＥＴ４はオフからオンとなる。この際、絶縁ゲート型パワー半導体素子１のゲート電極とソース電極との間の電圧が負電圧から正電圧に変化する時間がＮｃｈＭＯＳＦＥＴ４のゲート電極とソース電極との間の電圧が負電圧から正電圧に変化する時間よりも長くなる場合がある。
この場合、大きな正電圧がＮｃｈＭＯＳＦＥＴ４のゲート電極とソース電極との間に印加され得る。当該正電圧の絶対値は、第１正側電源８ａの正電圧と第１負側電源９ａの負電圧の合計である３０（Ｖ）となる。当該正電圧の絶対値は、ＮｃｈＭＯＳＦＥＴ４のゲート電極とソース電極との間の最大定格電圧の絶対値よりも大きい。
しかしながら、この際、大きな電流が正側ツェナーダイオード１０に急激に流れる。その結果、ＮｃｈＭＯＳＦＥＴ４のゲート電極とソース電極との間の電圧は、正側ツェナーダイオード１０のツェナー電圧に維持される。当該ツェナー電圧は、ＮｃｈＭＯＳＦＥＴ４のゲート電極とソース電極との間の最大定格電圧の絶対値よりも小さくなるように選定する必要がある。
絶縁ゲート型パワー半導体素子１がオンからオフとなる際、ＰｃｈＭＯＳＦＥＴ５はオフからオンとなる。この際、絶縁ゲート型パワー半導体素子１のゲート電極とソース電極との間の電圧が正電圧から負電圧に変化する時間がＰｃｈＭＯＳＦＥＴ５のゲート電極とソース電極との間の電圧が負電圧から正電圧に変化する時間よりも長くなる場合がある。
この場合、大きな負電圧がＰｃｈＭＯＳＦＥＴ５のゲート電極とソース電極との間に印加され得る。当該負電圧の絶対値は、第１正側電源８ａの正電圧と第１負側電源９ａの負電圧の合計である３０（Ｖ）となる。当該負電圧の絶対値は、ＰｃｈＭＯＳＦＥＴ５のゲート電極とソース電極との間の最大定格電圧の絶対値よりも大きい。
しかしながら、この際、大きな電流が負側ツェナーダイオード１１に急激に流れる。その結果、ＰｃｈＭＯＳＦＥＴ５のゲート電極とソース電極との間の電圧は、負側ツェナーダイオード１１のツェナー電圧に維持される。当該ツェナー電圧は、ＰｃｈＭＯＳＦＥＴ５のゲート電極とソース電極との間の最大定格電圧の絶対値よりも小さくなるように選定する必要がある。
以上で説明した実施の形態３によれば、正側ツェナーダイオード１０は、ＮｃｈＭＯＳＦＥＴ４のゲート電極とソース電極との間に接続される。このため、絶縁ゲート型パワー半導体素子１がオフからオンとなる際にＮｃｈＭＯＳＦＥＴ４が破壊することを防止できる。
また、負側ツェナーダイオード１１は、ＰｃｈＭＯＳＦＥＴ５のゲート電極とソース電極との間に接続される。このため、絶縁ゲート型パワー半導体素子１がオンからオフとなる際にＰｃｈＭＯＳＦＥＴ５が破壊することを防止できる。
なお、交流電力から直流電力に変換する電力変換器の絶縁ゲート型パワー半導体素子に実施の形態１から実施の形態３のゲート駆動回路２を適用してもよい。
また、実施の形態１から実施の形態３において、ＮｃｈＭＯＳＦＥＴ４のゲート電極とＰｃｈＭＯＳＦＥＴ５のゲート電極との少なくとも一方に抵抗を介して制御回路６の出力電極を接続してもよい。
また、実施の形態１から実施の形態３において、抵抗３に代えて、第１抵抗と第２抵抗とを用いてもよい。この際、ＮｃｈＭＯＳＦＥＴ４のドレイン電極と第１正側電源８ａとの間に第１抵抗を設ければよい。ＰｃｈＭＯＳＦＥＴ５のドレイン電極と負側電源体９あるいは９ａとの間に第２抵抗を設ければよい。
また、実施の形態１から実施の形態３において、ＮｃｈＭＯＳＦＥＴ４のソース電極とＰｃｈＭＯＳＦＥＴ５のソース電極との少なくとも一方に抵抗３を介さずに絶縁ゲート型パワー半導体素子１のゲート電極を直接的に接続してもよい。
また、実施の形態１から実施の形態３において、ＮｃｈＭＯＳＦＥＴとは異なる半導体素子を絶縁ゲート型パワー半導体素子１としてもよい。例えば、ＩＧＢＴによって形成される半導体素子を絶縁ゲート型パワー半導体素子１としてもよい。例えば、ワイドバンドギャップ半導体によって形成される半導体素子を絶縁ゲート型パワー半導体素子１としてもよい。例えば、ワイドバンドギャップ半導体としては、炭化珪素、窒化ガリウム系材料またはダイヤモンドがある。
ワイドバンドギャップ半導体によって形成される半導体素子を絶縁ゲート型パワー半導体素子１とした場合、絶縁ゲート型パワー半導体素子１そのものの効率の向上が期待できる。この際、絶縁ゲート型パワー半導体素子１のゲート電極に印加される電圧に基づいた定常損失の大きさが電力変換器の損失に大きく影響する。このため、ワイドバンドギャップ半導体によって形成される半導体素子を絶縁ゲート型パワー半導体素子１とした場合、ゲート駆動回路２は、より大きな効果を発揮することができる。
以上のように、この発明に係る絶縁ゲート型パワー半導体素子のゲート駆動回路は、絶縁ゲート型側パワー半導体素子の定常損失の悪化を防止するシステムに利用できる。
１ 絶縁ゲート型パワー半導体素子、 ２ ゲート駆動回路、 ３ 抵抗、 ４ ＮｃｈＭＯＳＦＥＴ、 ５ ＰｃｈＭＯＳＦＥＴ、 ６ 制御回路、 ６ａ 正側スイッチング素子、 ６ｂ 負側スイッチング素子、 ７ 電源体、 ８ 正側電源体、 ８ａ 第１正側電源、 ８ｂ 第２正側電源、 ９ 負側電源体、 ９ａ 第１負側電源、 ９ｂ
第２負側電源、 １０ 正側ツェナーダイオード、 １１ 負側ツェナーダイオード

Claims (7)

  1. ソース電極とドレイン電極とゲート電極とを有し、ソース電極が絶縁ゲート型パワー半導体素子のゲート電極に接続され、正電圧がドレイン電極に印加された状態で正電圧がゲート電極に印加された際にオンとなることで前記絶縁ゲート型パワー半導体素子をオンにするＮｃｈＭＯＳＦＥＴと、
    ソース電極とドレイン電極とゲート電極とを有し、ソース電極が前記絶縁ゲート型パワー半導体素子のゲート電極に接続され、負電圧がドレイン電極に印加された状態で負電圧がゲート電極に印加された際にオンとなることで前記絶縁ゲート型パワー半導体素子をオフにするＰｃｈＭＯＳＦＥＴと、
    制御電極と正側電極と負側電極とを有し、制御電極が前記ＮｃｈＭＯＳＦＥＴのゲート電極と前記ＰｃｈＭＯＳＦＥＴのゲート電極とに接続され、正電圧が正側電極に印加された状態の際に当該正電圧を前記ＮｃｈＭＯＳＦＥＴのゲート電極に印加することで前記ＮｃｈＭＯＳＦＥＴをオンにし、負電圧が負側電極に印加された状態の際に当該負電圧を前記ＰｃｈＭＯＳＦＥＴのゲート電極に印加することで前記ＰｃｈＭＯＳＦＥＴをオンにする制御回路と、
    負電圧を前記ＰｃｈＭＯＳＦＥＴのドレイン電極と前記制御回路の負側電極とに印加し、正電圧を前記ＮｃｈＭＯＳＦＥＴのドレイン電極に印加し、前記ＮｃｈＭＯＳＦＥＴのドレイン電極に印加する正電圧の絶対値よりも大きい絶対値の正電圧を前記制御回路の正側電極に印加する電源体と、
    を備えた絶縁ゲート型パワー半導体素子のゲート駆動回路。
  2. 前記電源体は、
    前記ＮｃｈＭＯＳＦＥＴのドレイン電極に接続された正側電極と前記絶縁ゲート型パワー半導体素子のソース電極に接続された負側電極とを有し、正電圧を前記ＮｃｈＭＯＳＦＥＴのドレイン電極に印加する第１正側電源と、
    前記制御回路の正側電極に接続された正側電極と前記絶縁ゲート型パワー半導体素子のソース電極に接続された負側電極とを有し、前記第１正側電源が前記ＮｃｈＭＯＳＦＥＴのドレイン電極に印加する正電圧の絶対値よりも大きい絶対値の正電圧を前記制御回路の正側電極に印加する第２正側電源と、
    を備えた請求項１に記載の絶縁ゲート型パワー半導体素子のゲート駆動回路。
  3. 前記ＮｃｈＭＯＳＦＥＴのゲート電極とソース電極との間に接続された正側ツェナーダイオード、
    を備えた請求項１または請求項２に記載の絶縁ゲート型パワー半導体素子のゲート駆動回路。
  4. 前記電源体は、前記ＰｃｈＭＯＳＦＥＴのドレイン電極に印加する負電圧の絶対値よりも大きい絶対値の負電圧を前記制御回路の負側電極に印加する請求項１から請求項３のいずれか一項に記載の絶縁ゲート型パワー半導体素子のゲート駆動回路。
  5. 前記電源体は、
    前記絶縁ゲート型パワー半導体素子のソース電極に接続された正側電極と前記ＰｃｈＭＯＳＦＥＴのドレイン電極に接続された負側電極とを有し、負電圧を前記ＰｃｈＭＯＳＦＥＴのドレイン電極に印加する第１負側電源と、
    前記絶縁ゲート型パワー半導体素子のソース電極に接続された正側電極と前記制御回路の負側電極に接続された負側電極とを有し、前記第１負側電源が前記ＰｃｈＭＯＳＦＥＴのドレイン電極に印加する負電圧の絶対値よりも大きい絶対値の負電圧を前記制御回路の負側電極に印加する第２負側電源と、
    を備えた請求項４に記載の絶縁ゲート型パワー半導体素子のゲート駆動回路。
  6. 前記ＰｃｈＭＯＳＦＥＴのゲート電極とソース電極との間に接続された負側ツェナーダイオード、
    を備えた請求項１から請求項５のいずれか一項に記載の絶縁ゲート型パワー半導体素子のゲート駆動回路。
  7. 前記絶縁ゲート型パワー半導体素子は、ワイドバンドギャップ半導体により形成された請求項１から請求項６のいずれか一項に記載の絶縁ゲート型パワー半導体素子のゲート駆動回路。
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