JP3636140B2 - ゲート駆動回路 - Google Patents
ゲート駆動回路 Download PDFInfo
- Publication number
- JP3636140B2 JP3636140B2 JP2002027249A JP2002027249A JP3636140B2 JP 3636140 B2 JP3636140 B2 JP 3636140B2 JP 2002027249 A JP2002027249 A JP 2002027249A JP 2002027249 A JP2002027249 A JP 2002027249A JP 3636140 B2 JP3636140 B2 JP 3636140B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- electrode
- control signal
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Power Conversion In General (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴやＩＧＢＴのゲートを駆動するゲート駆動回路に関するものである。
【０００２】
【従来の技術】
図３は、従来のゲート駆動回路を示す回路図である。
パワーＭＯＳＦＥＴ（以下、単にＭＯＳＦＥＴという）１のゲートを電圧駆動するためのモノリシックＩＣがある。モノリシックＩＣは、図３に示すように、例えば５個のＮＰＮ型トランジスタ１１，１２，１３，１４，１５を備えている。
【０００３】
トランジスタ１１は、図示しない制御部から与えられた制御信号ＳＣを増幅するものである。トランジスタ１２は、トランジスタ１１で増幅された制御信号に基づき、電源端子Ｔ１から与えられた電源電圧とＭＯＳＦＥＴ１のゲートとの間を開閉するものである。
トランジスタ１３は、制御信号ＳＣとは位相を反転させた制御信号ＳＣ／を生成するものである。トランジスタ１４は、制御信号ＳＣ／を増幅するものである。トランジスタ１５は、トランジスタ１４で増幅された制御信号ＳＣ／に基づきグランド端子ＧＮＤとＭＯＳＦＥＴ１のゲートとの間をオン、オフするものである。
ＮＰＮ型トランジスタ１１と、トランジスタ１１にダーリントン接続されたＮＰＮ型トランジスタ１２とを備えている。
【０００４】
このようなモノリシックＩＣにおいて、制御部が制御信号ＳＣを高レベル（以下、“Ｈ”という）にすると、制御信号ＳＣをベースに入力するトランジスタ１１，１３がオンする。コレクタが電源電圧に接続されたトランジスタ１１は、制御信号ＳＣを増幅してトランジスタ１２のベースに与え、トランジスタ１２がオンして電源電圧とＭＯＳＦＥＴ１のゲートとを接続する。これにより、ＭＯＳＦＥＴ１のゲートが“Ｈ”に駆動されてＭＯＳＦＥＴ１がオンする。
トランジスタ１３がオンしている期間には、トランジスタ１３のコレクタの電圧が下がり、制御信号ＳＣ／がローレベル（以下、“Ｌ”という）になっている。トランジスタ１３のコレクタにベースが接続されたトランジスタ１４は、オフしており、トランジスタ１５がオフしている。
【０００５】
制御部が制御信号ＳＣを“Ｌ”にすると、制御信号ＳＣをベースに入力するトランジスタ１１，１３がオフする。トランジスタ１１がオフすることにより、トランジスタ１２がオフし、ＭＯＳＦＥＴ１のゲートが電源電圧から切り離される。
これに対し、トランジスタ１３がオフしたことにより、トランジスタ１３のコレクタの電圧が電流源１６によって上昇し、制御信号ＳＣ／が“Ｈ”になる。ＭＯＳＦＥＴ１のゲートにコレクタが接続されたトランジスタ１４が、制御信号ＳＣ／を増幅してトランジスタ１５のベースに与える。増幅された制御信号ＳＣ／が与えられたトランジスタ１５がオンして、ＭＯＳＦＥＴ１のゲートをグランドに接続する。これにより、ＭＯＳＦＥＴ１のゲートが“Ｌ”になり、ＭＯＳＦＥＴ１がオフする。
【０００６】
【発明が解決しようとする課題】
しかし、従来のモノリシックＩＣには、次のような課題があった。
即ち、駆動対象のＭＯＳＦＥＴ１のゲートとソースと間には、寄生容量２０があるとともに、配線パターンによるインダクタンス２１等が接続されていると見なされる場合がある。この場合、ＭＯＳＦＥＴ１がターンオフすると、インダクタンス２１が誘導電圧を発生し、寄生容量２０を介してＭＯＳＦＥＴ１のゲート、ソース間に電流が流れる。この電流により、ＭＯＳＦＥＴ１のゲートの電圧が降下し、トランジスタ１４のコレクタの電位がエミッタの電位よりも下がり、トランジスタ１４に寄生するトランジスタ２３が動作するようになる。
【０００７】
図４は、寄生トランジスタ２３の説明図である。
半導体基板上にＮＰＮ型トランジスタ１４を形成する場合、例えばＰ型基板２４の表面に、コレクタとなる不純物濃度の高いｎ＋の埋め込み層２５を形成し、基板２４上に不純部濃度の薄いｎ−型のエピタキシャル層２６を形成し、素子分離を行った後、エピタキシャル層２６内に、Ｐ型のベース２７、ｎ＋型のエミッタ２８、及びコレクタを取り出すプラグ２９を形成する。寄生トランジスタ２３は、トランジスタ１４のベース２７をエミッタ、トランジスタ１４のコレクタとなる埋込み層２５をベース、グランドとなる基板２４をコレクタとするＰＮＰ型トランジスタである。
【０００８】
寄生トランジスタ２３が動作すると、トランジスタ１４の制御信号ＳＣ／をグランドに流す。よって、トランジスタ１４はオフし、トランジスタ１５のベースにベース電流が供給されなくなる。よって、本来、オンするはずのトランジスタ１５がオフする。そして、ＭＯＳＦＥＴ１のゲート電圧が、グランド電圧よりもさらに低下すると、トランジスタ１４，１５のコレクタ層をエミッタとするＮＰＮ型の寄生トランジスタ３０がオンしてしまう。この寄生トランジスタ３０のコレクタは、同一チップ上のエピタキシャル層２６であり、他のＰＮＰ型トランジスタのベース電流や、他のＮＰＮ型トランジスタのコレクタ電流などを導いてしまうため、誤動作を起こすおそれがあった。
【０００９】
本発明は、このような従来の問題点に鑑みてなされたもので、誤動作を防止することが可能なゲート駆動回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の観点に係るゲート駆動回路は、駆動対象トランジスタのゲートと第１の電圧源との間を開閉する開閉回路と、半導体基板上に形成され、第１電極と第２電極と制御電極とを有し、該制御電極に与えられた制御信号を増幅し該第２電極から出力するドライブ用バイポーラトランジスタと、前記ゲートと前記第１電極との間に接続され、前記ドライブ用バイポーラトランジスタに寄生する寄生トランジスタがオンすることを妨げ、前記制御信号が該ドライブ用バイポーラトランジスタの制御電極から第２の電圧源に流れることを防止する整流素子と、前記半導体基板上に形成され、前記第２電極に接続された制御電極と前記ゲートに接続された第３電極と前記第２の電圧源に接続された第４電極とを有し、前記増幅された制御信号に基づき該ゲートと該第２の電圧源との間を前記開閉回路とは相補的に開閉するスイッチングバイポーラトランジスタと、を備えることを特徴とする。
【００１１】
このような構成を採用したことにより、開閉回路が駆動対象トランジスタのゲートと第１の電圧源との間を開閉し、スイッチングバイポーラトランジスタが第２の電圧源とゲートとの間を、開閉回路とは相補的に開閉する。ここで、開閉回路がゲートと第１の電圧源との間の開閉を切替える際にも、整流素子が寄生トランジスタをオンさせることを妨げるので、スイッチングバイポーラトランジスタが第２の電圧源とゲートとの間を確実に開閉できる。これにより、誤動作が防止される。
【００１２】
なお、前記開閉回路は、前記半導体基板上に形成されていてもよい。
また、前記ドライブ用バイポーラトランジスタ周囲は、前記半導体基板上に形成されたプラグで囲まれていてもよい。
【００１３】
また、前記スイッチングバイポーラトランジスタの及び前記整流素子の周囲は、前記半導体基板上のエピタキシャル成長層で囲まれるとともに、該エピタキシャル成長層は所定電圧でバイアスされていてもよい。
また、前記スイッチングバイポーラトランジスタの周囲は、前記半導体基板に形成されたプラグで囲まれていてもよい。
また、前記第１の電圧源は、電源電圧であり、前記第２の電圧源はグランド電圧であってもよい。
【００１４】
【発明の実施の形態】
図１は、本発明の実施形態に係るゲート駆動回路を示す構成図である。
ＭＯＳＦＥＴ１のゲート駆動回路は、共通の半導体基板上に形成された第１の開閉回路４０、第２の開閉回路５０及び制御信号変成回路６０を、備えている。
【００１５】
第１の開閉回路４０は、電源電圧ＶｃｃとＭＯＳＦＥＴ１のゲートとの間を開閉する回路であり、ダーリントン接続された２個のＮＰＮ型トランジスタ４１，４２を備えている。トランジスタ４１及び４２のコレクタは、電源電圧Ｖｃｃと接続され、トランジスタ４１のベースには、図示しない制御部から制御信号ＳＣが与えられる。トランジスタ４１のエミッタは、トランジスタ４２のベースに接続されている。トランジスタ４２のエミッタが、ＭＯＳＦＥＴ１のゲートに接続されている。
【００１６】
第２の開閉回路５０は、グランドとＭＯＳＦＥＴ１のゲートとの間を、第１の開閉回路４０とは相補的に開閉するものであり、ダーリントン接続された２個のＮＰＮ型トランジスタ５１，５２と、ダイオード５３とを備えている。トランジスタ５１のコレクタは、ダイオード５３のカソードと接続されている。ダイオード５３のアノードとトランジスタ５２のコレクタとが、ＭＯＳＦＥＴ１のゲートに接続されている。トランジスタ５１のエミッタは、トランジスタ５２のベースに接続されている。トランジスタ５２のエミッタが、グランドに接続されている。
【００１７】
トランジスタ５１には、前述した図３の寄生トランジスタ２３が寄生するが、トランジスタ５１は、その寄生トランジスタ２３の増幅率を低下させるために、その周辺がプラグで囲まれている。また、レイアウト上、ダイオード５３及びトランジスタ５２と他の素子との距離は、大きくしてある。また、トランジスタ５２の周囲をエピタキシャル層で囲んで適当な電圧でバイアスしている。
【００１８】
制御信号変成回路６０は、制御信号ＳＣを変成する回路であり、電源電圧Ｖｃｃに一端が接続された定電流源６１と、定電流源６１の他端にコレクタが接続されたＮＰＮ型トランジスタ６２とを、備えている。トランジスタ６２のベースには制御信号ＳＣが与えられる。トランジスタ６２のエミッタが、グランドに接続されている。トランジスタ６２のコレクタが、制御信号ＳＣの位相を反転した制御信号ＳＣ／を出力する端子となり、第２の開閉回路５０中のトランジスタ５１のベースに接続されている。
【００１９】
駆動対象のＭＯＳＦＥＴ１のゲートとソース間には、寄生容量２０が存在し、ＭＯＳＦＥＴ１のソースには、配線等によるインダクタンス２１が接続されているものとする。
【００２０】
次に本実施の形態に係るゲート駆動回路の動作を説明する。
制御部が制御信号ＳＣを高レベル（以下、“Ｈ”という）にすると、制御信号ＳＣをベースに入力するトランジスタ４１，６２がオンする。コレクタが電源電圧Ｖｃｃに接続されたトランジスタ４１は、制御信号ＳＣを増幅してトランジスタ４２のベースに与え、トランジスタ４２がオンして電源電圧ＶｃｃとＭＯＳＦＥＴ１のゲートとを接続する。これにより、ＭＯＳＦＥＴ１のゲートが“Ｈ”に駆動されてＭＯＳＦＥＴ１がオンする。
【００２１】
トランジスタ６２がオンしている期間には、トランジスタ６２のコレクタの電圧が下がり、制御信号ＳＣ／がローレベル（以下、“Ｌ”という）になっている。トランジスタ６２のコレクタにベースが接続されたトランジスタ５１は、オフしており、トランジスタ５２がオフしている。
【００２２】
制御部が制御信号ＳＣを“Ｌ”にすると、制御信号ＳＣをベースに入力するトランジスタ４１，６２がオフする。
トランジスタ４１がオフすることにより、トランジスタ４２がオフし、ＭＯＳＦＥＴ１のゲートが電源電圧Ｖｃｃから切り離される。
【００２３】
これに対し、トランジスタ６２がオフしたことにより、トランジスタ６２のコレクタの電圧が定電流源６１によって上昇し、制御信号ＳＣ／が“Ｈ”になる。ＭＯＳＦＥＴ１のゲートにダイオード５３を介してコレクタが接続されたトランジスタ５１が、制御信号ＳＣ／を増幅してトランジスタ５２のベースに与える。増幅された制御信号ＳＣ／が与えられたトランジスタ５２がオンし、ＭＯＳＦＥＴ１のゲートをグランドに接続する。これにより、ＭＯＳＦＥＴ１のゲートが“Ｌ”に駆動されて、ＭＯＳＦＥＴ１がオフする。
【００２４】
なお、ＭＯＳＦＥＴ１がターンオフすると、インダクタンス２１が誘導電圧を発生し、寄生容量２０を介してＭＯＳＦＥＴ１のゲート、ソース間に電流が流れる。この電流により、ＭＯＳＦＥＴ１のゲートの電圧が降下する。しかしながら、ダイオード５３が、ＭＯＳＦＥＴ１のゲートとトランジスタ５１のコレクタとの間に接続されているので、寄生トランジスタ２３がオンすることを妨げている。よって、トランジスタ５１のベースに与えられた制御信号ＳＣ／がグランドに流れることが防止され、これがトランジスタ５２のベース電流になる。トランジスタ５２のコレクタは、エミッタよりも低くなるので、逆増幅率動作（逆トランジスタ動作）となり、トランジスタ５２のコレクタ−エミッタ間には、ベース電流の増幅率倍まで、電流が流れる。
【００２５】
図２は、図１のゲート駆動回路の効果を説明する図である。
トランジスタ５２の逆増幅率動作をしている時（ＴＥＲＭ１）には、ＭＯＳＦＥＴ１のゲート電圧Ｖがトランジスタ５２の飽和電圧ＶＣＥ（ＳＡＴ）までしか下がらない。このため、図３に示す寄生トランジスタ３０は動作しない。さらに、寄生トランジスタ３０の電流増幅率もレイアウト上の工夫で下げられているため、他のＰＮＰ型トランジスタの誤動作が防止される。
【００２６】
以上説明したように、本実施の形態によれば、トランジスタ５１のコレクタとＭＯＳＦＥＴ１のゲートとの間にダイオード５３を接続するようにしたので、トランジスタ５１のベース電流がグランドに流れなくなる。
【００２７】
また、トランジスタ５１をプラグで囲うことにより、寄生トランジスタ２３のの増幅率が下がり、トランジスタ５１のベース電流が一層グランドに流れ難くなる。従って、トランジスタ５１のベース電流を、そのままトランジスタ５２のベースに供給することができる。よって、トランジスタ５２を確実にオンさせることができる。
【００２８】
また、トランジスタ５２の周囲をエピタキシャル層で囲んでバイアスすることにより、寄生トランジスタ３０の電流増幅率が下がるので、誤動作する危険性をさらに低くできる。
【００２９】
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施の形態に限られるものではない。例えば、ＮＰＮ型トランジスタをＰＮＰ型トランジスタに変更して適切に接続したゲート駆動回路にも、本発明は適用できる。また、駆動対象トランジスタをＩＧＢＴとしたゲート駆動回路にも適用可能である。
【００３０】
【発明の効果】
以上詳細に説明したように、本発明によれば、誤動作を防止することが可能性なゲート駆動回路を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るゲート駆動回路を示す構成図である。
【図２】図１のゲート駆動回路の効果を説明する図である。
【図３】従来のゲート駆動回路を示す回路図である。
【図４】従来のゲート駆動回路の課題の説明図である。
【符号の説明】
１ ＭＯＳＦＥＴ
４０ 第１の開閉回路
４１，４２，５１，５２，６２ ＮＰＮ型トランジスタ
５０ 第２の開閉回路
５３ ダイオード
６０ 制御信号変成回路
２３，３０ 寄生トランジスタ
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴやＩＧＢＴのゲートを駆動するゲート駆動回路に関するものである。
【０００２】
【従来の技術】
図３は、従来のゲート駆動回路を示す回路図である。
パワーＭＯＳＦＥＴ（以下、単にＭＯＳＦＥＴという）１のゲートを電圧駆動するためのモノリシックＩＣがある。モノリシックＩＣは、図３に示すように、例えば５個のＮＰＮ型トランジスタ１１，１２，１３，１４，１５を備えている。
【０００３】
トランジスタ１１は、図示しない制御部から与えられた制御信号ＳＣを増幅するものである。トランジスタ１２は、トランジスタ１１で増幅された制御信号に基づき、電源端子Ｔ１から与えられた電源電圧とＭＯＳＦＥＴ１のゲートとの間を開閉するものである。
トランジスタ１３は、制御信号ＳＣとは位相を反転させた制御信号ＳＣ／を生成するものである。トランジスタ１４は、制御信号ＳＣ／を増幅するものである。トランジスタ１５は、トランジスタ１４で増幅された制御信号ＳＣ／に基づきグランド端子ＧＮＤとＭＯＳＦＥＴ１のゲートとの間をオン、オフするものである。
ＮＰＮ型トランジスタ１１と、トランジスタ１１にダーリントン接続されたＮＰＮ型トランジスタ１２とを備えている。
【０００４】
このようなモノリシックＩＣにおいて、制御部が制御信号ＳＣを高レベル（以下、“Ｈ”という）にすると、制御信号ＳＣをベースに入力するトランジスタ１１，１３がオンする。コレクタが電源電圧に接続されたトランジスタ１１は、制御信号ＳＣを増幅してトランジスタ１２のベースに与え、トランジスタ１２がオンして電源電圧とＭＯＳＦＥＴ１のゲートとを接続する。これにより、ＭＯＳＦＥＴ１のゲートが“Ｈ”に駆動されてＭＯＳＦＥＴ１がオンする。
トランジスタ１３がオンしている期間には、トランジスタ１３のコレクタの電圧が下がり、制御信号ＳＣ／がローレベル（以下、“Ｌ”という）になっている。トランジスタ１３のコレクタにベースが接続されたトランジスタ１４は、オフしており、トランジスタ１５がオフしている。
【０００５】
制御部が制御信号ＳＣを“Ｌ”にすると、制御信号ＳＣをベースに入力するトランジスタ１１，１３がオフする。トランジスタ１１がオフすることにより、トランジスタ１２がオフし、ＭＯＳＦＥＴ１のゲートが電源電圧から切り離される。
これに対し、トランジスタ１３がオフしたことにより、トランジスタ１３のコレクタの電圧が電流源１６によって上昇し、制御信号ＳＣ／が“Ｈ”になる。ＭＯＳＦＥＴ１のゲートにコレクタが接続されたトランジスタ１４が、制御信号ＳＣ／を増幅してトランジスタ１５のベースに与える。増幅された制御信号ＳＣ／が与えられたトランジスタ１５がオンして、ＭＯＳＦＥＴ１のゲートをグランドに接続する。これにより、ＭＯＳＦＥＴ１のゲートが“Ｌ”になり、ＭＯＳＦＥＴ１がオフする。
【０００６】
【発明が解決しようとする課題】
しかし、従来のモノリシックＩＣには、次のような課題があった。
即ち、駆動対象のＭＯＳＦＥＴ１のゲートとソースと間には、寄生容量２０があるとともに、配線パターンによるインダクタンス２１等が接続されていると見なされる場合がある。この場合、ＭＯＳＦＥＴ１がターンオフすると、インダクタンス２１が誘導電圧を発生し、寄生容量２０を介してＭＯＳＦＥＴ１のゲート、ソース間に電流が流れる。この電流により、ＭＯＳＦＥＴ１のゲートの電圧が降下し、トランジスタ１４のコレクタの電位がエミッタの電位よりも下がり、トランジスタ１４に寄生するトランジスタ２３が動作するようになる。
【０００７】
図４は、寄生トランジスタ２３の説明図である。
半導体基板上にＮＰＮ型トランジスタ１４を形成する場合、例えばＰ型基板２４の表面に、コレクタとなる不純物濃度の高いｎ＋の埋め込み層２５を形成し、基板２４上に不純部濃度の薄いｎ−型のエピタキシャル層２６を形成し、素子分離を行った後、エピタキシャル層２６内に、Ｐ型のベース２７、ｎ＋型のエミッタ２８、及びコレクタを取り出すプラグ２９を形成する。寄生トランジスタ２３は、トランジスタ１４のベース２７をエミッタ、トランジスタ１４のコレクタとなる埋込み層２５をベース、グランドとなる基板２４をコレクタとするＰＮＰ型トランジスタである。
【０００８】
寄生トランジスタ２３が動作すると、トランジスタ１４の制御信号ＳＣ／をグランドに流す。よって、トランジスタ１４はオフし、トランジスタ１５のベースにベース電流が供給されなくなる。よって、本来、オンするはずのトランジスタ１５がオフする。そして、ＭＯＳＦＥＴ１のゲート電圧が、グランド電圧よりもさらに低下すると、トランジスタ１４，１５のコレクタ層をエミッタとするＮＰＮ型の寄生トランジスタ３０がオンしてしまう。この寄生トランジスタ３０のコレクタは、同一チップ上のエピタキシャル層２６であり、他のＰＮＰ型トランジスタのベース電流や、他のＮＰＮ型トランジスタのコレクタ電流などを導いてしまうため、誤動作を起こすおそれがあった。
【０００９】
本発明は、このような従来の問題点に鑑みてなされたもので、誤動作を防止することが可能なゲート駆動回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の観点に係るゲート駆動回路は、駆動対象トランジスタのゲートと第１の電圧源との間を開閉する開閉回路と、半導体基板上に形成され、第１電極と第２電極と制御電極とを有し、該制御電極に与えられた制御信号を増幅し該第２電極から出力するドライブ用バイポーラトランジスタと、前記ゲートと前記第１電極との間に接続され、前記ドライブ用バイポーラトランジスタに寄生する寄生トランジスタがオンすることを妨げ、前記制御信号が該ドライブ用バイポーラトランジスタの制御電極から第２の電圧源に流れることを防止する整流素子と、前記半導体基板上に形成され、前記第２電極に接続された制御電極と前記ゲートに接続された第３電極と前記第２の電圧源に接続された第４電極とを有し、前記増幅された制御信号に基づき該ゲートと該第２の電圧源との間を前記開閉回路とは相補的に開閉するスイッチングバイポーラトランジスタと、を備えることを特徴とする。
【００１１】
このような構成を採用したことにより、開閉回路が駆動対象トランジスタのゲートと第１の電圧源との間を開閉し、スイッチングバイポーラトランジスタが第２の電圧源とゲートとの間を、開閉回路とは相補的に開閉する。ここで、開閉回路がゲートと第１の電圧源との間の開閉を切替える際にも、整流素子が寄生トランジスタをオンさせることを妨げるので、スイッチングバイポーラトランジスタが第２の電圧源とゲートとの間を確実に開閉できる。これにより、誤動作が防止される。
【００１２】
なお、前記開閉回路は、前記半導体基板上に形成されていてもよい。
また、前記ドライブ用バイポーラトランジスタ周囲は、前記半導体基板上に形成されたプラグで囲まれていてもよい。
【００１３】
また、前記スイッチングバイポーラトランジスタの及び前記整流素子の周囲は、前記半導体基板上のエピタキシャル成長層で囲まれるとともに、該エピタキシャル成長層は所定電圧でバイアスされていてもよい。
また、前記スイッチングバイポーラトランジスタの周囲は、前記半導体基板に形成されたプラグで囲まれていてもよい。
また、前記第１の電圧源は、電源電圧であり、前記第２の電圧源はグランド電圧であってもよい。
【００１４】
【発明の実施の形態】
図１は、本発明の実施形態に係るゲート駆動回路を示す構成図である。
ＭＯＳＦＥＴ１のゲート駆動回路は、共通の半導体基板上に形成された第１の開閉回路４０、第２の開閉回路５０及び制御信号変成回路６０を、備えている。
【００１５】
第１の開閉回路４０は、電源電圧ＶｃｃとＭＯＳＦＥＴ１のゲートとの間を開閉する回路であり、ダーリントン接続された２個のＮＰＮ型トランジスタ４１，４２を備えている。トランジスタ４１及び４２のコレクタは、電源電圧Ｖｃｃと接続され、トランジスタ４１のベースには、図示しない制御部から制御信号ＳＣが与えられる。トランジスタ４１のエミッタは、トランジスタ４２のベースに接続されている。トランジスタ４２のエミッタが、ＭＯＳＦＥＴ１のゲートに接続されている。
【００１６】
第２の開閉回路５０は、グランドとＭＯＳＦＥＴ１のゲートとの間を、第１の開閉回路４０とは相補的に開閉するものであり、ダーリントン接続された２個のＮＰＮ型トランジスタ５１，５２と、ダイオード５３とを備えている。トランジスタ５１のコレクタは、ダイオード５３のカソードと接続されている。ダイオード５３のアノードとトランジスタ５２のコレクタとが、ＭＯＳＦＥＴ１のゲートに接続されている。トランジスタ５１のエミッタは、トランジスタ５２のベースに接続されている。トランジスタ５２のエミッタが、グランドに接続されている。
【００１７】
トランジスタ５１には、前述した図３の寄生トランジスタ２３が寄生するが、トランジスタ５１は、その寄生トランジスタ２３の増幅率を低下させるために、その周辺がプラグで囲まれている。また、レイアウト上、ダイオード５３及びトランジスタ５２と他の素子との距離は、大きくしてある。また、トランジスタ５２の周囲をエピタキシャル層で囲んで適当な電圧でバイアスしている。
【００１８】
制御信号変成回路６０は、制御信号ＳＣを変成する回路であり、電源電圧Ｖｃｃに一端が接続された定電流源６１と、定電流源６１の他端にコレクタが接続されたＮＰＮ型トランジスタ６２とを、備えている。トランジスタ６２のベースには制御信号ＳＣが与えられる。トランジスタ６２のエミッタが、グランドに接続されている。トランジスタ６２のコレクタが、制御信号ＳＣの位相を反転した制御信号ＳＣ／を出力する端子となり、第２の開閉回路５０中のトランジスタ５１のベースに接続されている。
【００１９】
駆動対象のＭＯＳＦＥＴ１のゲートとソース間には、寄生容量２０が存在し、ＭＯＳＦＥＴ１のソースには、配線等によるインダクタンス２１が接続されているものとする。
【００２０】
次に本実施の形態に係るゲート駆動回路の動作を説明する。
制御部が制御信号ＳＣを高レベル（以下、“Ｈ”という）にすると、制御信号ＳＣをベースに入力するトランジスタ４１，６２がオンする。コレクタが電源電圧Ｖｃｃに接続されたトランジスタ４１は、制御信号ＳＣを増幅してトランジスタ４２のベースに与え、トランジスタ４２がオンして電源電圧ＶｃｃとＭＯＳＦＥＴ１のゲートとを接続する。これにより、ＭＯＳＦＥＴ１のゲートが“Ｈ”に駆動されてＭＯＳＦＥＴ１がオンする。
【００２１】
トランジスタ６２がオンしている期間には、トランジスタ６２のコレクタの電圧が下がり、制御信号ＳＣ／がローレベル（以下、“Ｌ”という）になっている。トランジスタ６２のコレクタにベースが接続されたトランジスタ５１は、オフしており、トランジスタ５２がオフしている。
【００２２】
制御部が制御信号ＳＣを“Ｌ”にすると、制御信号ＳＣをベースに入力するトランジスタ４１，６２がオフする。
トランジスタ４１がオフすることにより、トランジスタ４２がオフし、ＭＯＳＦＥＴ１のゲートが電源電圧Ｖｃｃから切り離される。
【００２３】
これに対し、トランジスタ６２がオフしたことにより、トランジスタ６２のコレクタの電圧が定電流源６１によって上昇し、制御信号ＳＣ／が“Ｈ”になる。ＭＯＳＦＥＴ１のゲートにダイオード５３を介してコレクタが接続されたトランジスタ５１が、制御信号ＳＣ／を増幅してトランジスタ５２のベースに与える。増幅された制御信号ＳＣ／が与えられたトランジスタ５２がオンし、ＭＯＳＦＥＴ１のゲートをグランドに接続する。これにより、ＭＯＳＦＥＴ１のゲートが“Ｌ”に駆動されて、ＭＯＳＦＥＴ１がオフする。
【００２４】
なお、ＭＯＳＦＥＴ１がターンオフすると、インダクタンス２１が誘導電圧を発生し、寄生容量２０を介してＭＯＳＦＥＴ１のゲート、ソース間に電流が流れる。この電流により、ＭＯＳＦＥＴ１のゲートの電圧が降下する。しかしながら、ダイオード５３が、ＭＯＳＦＥＴ１のゲートとトランジスタ５１のコレクタとの間に接続されているので、寄生トランジスタ２３がオンすることを妨げている。よって、トランジスタ５１のベースに与えられた制御信号ＳＣ／がグランドに流れることが防止され、これがトランジスタ５２のベース電流になる。トランジスタ５２のコレクタは、エミッタよりも低くなるので、逆増幅率動作（逆トランジスタ動作）となり、トランジスタ５２のコレクタ−エミッタ間には、ベース電流の増幅率倍まで、電流が流れる。
【００２５】
図２は、図１のゲート駆動回路の効果を説明する図である。
トランジスタ５２の逆増幅率動作をしている時（ＴＥＲＭ１）には、ＭＯＳＦＥＴ１のゲート電圧Ｖがトランジスタ５２の飽和電圧ＶＣＥ（ＳＡＴ）までしか下がらない。このため、図３に示す寄生トランジスタ３０は動作しない。さらに、寄生トランジスタ３０の電流増幅率もレイアウト上の工夫で下げられているため、他のＰＮＰ型トランジスタの誤動作が防止される。
【００２６】
以上説明したように、本実施の形態によれば、トランジスタ５１のコレクタとＭＯＳＦＥＴ１のゲートとの間にダイオード５３を接続するようにしたので、トランジスタ５１のベース電流がグランドに流れなくなる。
【００２７】
また、トランジスタ５１をプラグで囲うことにより、寄生トランジスタ２３のの増幅率が下がり、トランジスタ５１のベース電流が一層グランドに流れ難くなる。従って、トランジスタ５１のベース電流を、そのままトランジスタ５２のベースに供給することができる。よって、トランジスタ５２を確実にオンさせることができる。
【００２８】
また、トランジスタ５２の周囲をエピタキシャル層で囲んでバイアスすることにより、寄生トランジスタ３０の電流増幅率が下がるので、誤動作する危険性をさらに低くできる。
【００２９】
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施の形態に限られるものではない。例えば、ＮＰＮ型トランジスタをＰＮＰ型トランジスタに変更して適切に接続したゲート駆動回路にも、本発明は適用できる。また、駆動対象トランジスタをＩＧＢＴとしたゲート駆動回路にも適用可能である。
【００３０】
【発明の効果】
以上詳細に説明したように、本発明によれば、誤動作を防止することが可能性なゲート駆動回路を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るゲート駆動回路を示す構成図である。
【図２】図１のゲート駆動回路の効果を説明する図である。
【図３】従来のゲート駆動回路を示す回路図である。
【図４】従来のゲート駆動回路の課題の説明図である。
【符号の説明】
１ ＭＯＳＦＥＴ
４０ 第１の開閉回路
４１，４２，５１，５２，６２ ＮＰＮ型トランジスタ
５０ 第２の開閉回路
５３ ダイオード
６０ 制御信号変成回路
２３，３０ 寄生トランジスタ
Claims (6)
- 駆動対象トランジスタのゲートと第１の電圧源との間を開閉する開閉回路と、
半導体基板上に形成され、第１電極と第２電極と制御電極とを有し、該制御電極に与えられた制御信号を増幅し該第２電極から出力するドライブ用バイポーラトランジスタと、
前記ゲートと前記第１電極との間に接続され、前記ドライブ用バイポーラトランジスタに寄生する寄生トランジスタがオンすることを妨げ、前記制御信号が該ドライブ用バイポーラトランジスタの制御電極から第２の電圧源に流れることを防止する整流素子と、
前記半導体基板上に形成され、前記第２電極に接続された制御電極と前記ゲートに接続された第３電極と前記第２の電圧源に接続された第４電極とを有し、前記増幅された制御信号に基づき該ゲートと該第２の電圧源との間を前記開閉回路とは相補的に開閉するスイッチングバイポーラトランジスタと、
を備えることを特徴とするゲート駆動回路。 - 前記開閉回路は、前記半導体基板上に形成されていることを特徴とする請求項１に記載のゲート駆動回路。
- 前記ドライブ用バイポーラトランジスタの周囲は、前記半導体基板上に形成されたプラグで囲まれていることを特徴とする請求項１または２に記載のゲート駆動回路。
- 前記スイッチングバイポーラトランジスタ及び前記整流素子の周囲は、前記半導体基板上のエピタキシャル成長層で囲まれるとともに、該エピタキシャル成長層は所定電圧でバイアスされていることを特徴とする請求項１乃至３のいずれか１項に記載のゲート駆動回路。
- 前記スイッチングバイポーラトランジスタの周囲は、前記半導体基板に形成されたプラグで囲まれていることを特徴とする請求項１乃至４のいずれか１項に記載のゲート駆動回路。
- 前記第１の電圧源は、電源電圧であり、前記第２の電圧源はグランド電圧であることを特徴とする請求項１乃至５のいずれか１項に記載のゲート駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002027249A JP3636140B2 (ja) | 2002-02-04 | 2002-02-04 | ゲート駆動回路 |
| TW92102379A TWI222751B (en) | 2002-02-04 | 2003-02-06 | Gate drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002027249A JP3636140B2 (ja) | 2002-02-04 | 2002-02-04 | ゲート駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003229749A JP2003229749A (ja) | 2003-08-15 |
| JP3636140B2 true JP3636140B2 (ja) | 2005-04-06 |
Family
ID=27748821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002027249A Expired - Fee Related JP3636140B2 (ja) | 2002-02-04 | 2002-02-04 | ゲート駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3636140B2 (ja) |
| TW (1) | TWI222751B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006311507A (ja) | 2005-03-28 | 2006-11-09 | Matsushita Electric Ind Co Ltd | 電源スイッチ回路 |
| JP5500283B2 (ja) * | 2013-02-28 | 2014-05-21 | 株式会社デンソー | スイッチング素子の駆動回路およびその製造方法 |
| US9966947B2 (en) * | 2014-07-03 | 2018-05-08 | Mitsubishi Electric Corporation | Gate driving circuit for insulated gate-type power semiconductor element |
| CN111313883B (zh) * | 2020-02-26 | 2022-01-25 | 中国电子科技集团公司第五十八研究所 | 一种基于双极器件的功率驱动电路 |
-
2002
- 2002-02-04 JP JP2002027249A patent/JP3636140B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-06 TW TW92102379A patent/TWI222751B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW200402149A (en) | 2004-02-01 |
| TWI222751B (en) | 2004-10-21 |
| JP2003229749A (ja) | 2003-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08102539A (ja) | パワーｍｏｓｆｅｔ | |
| US20080128828A1 (en) | Semiconductor device | |
| US7671638B2 (en) | Negative N-epi biasing sensing and high side gate driver output spurious turn-on prevention due to N-epi P-sub diode conduction during N-epi negative transient voltage | |
| JP3680544B2 (ja) | 高耐圧パワーｉｃの出力段回路 | |
| US5631588A (en) | Power output stage with limited current absorption during high-impedance phase | |
| US5903034A (en) | Semiconductor circuit device having an insulated gate type transistor | |
| US6972475B2 (en) | Semiconductor device | |
| US5495123A (en) | Structure to protect against below ground current injection | |
| US6225673B1 (en) | Integrated circuit which minimizes parasitic action in a switching transistor pair | |
| JP4128700B2 (ja) | 誘導性負荷駆動回路 | |
| JP3636140B2 (ja) | ゲート駆動回路 | |
| US8013475B2 (en) | Reverse voltage protected integrated circuit arrangement for multiple supply lines | |
| JP4437655B2 (ja) | 半導体装置及び半導体装置の駆動回路 | |
| US6320448B1 (en) | Bridge circuit for switching high currents | |
| JP3444263B2 (ja) | 制御回路内蔵絶縁ゲート半導体装置 | |
| JP2001044291A (ja) | 半導体装置のための保護装置 | |
| JP4023276B2 (ja) | 駆動回路 | |
| JP4590888B2 (ja) | 半導体出力回路 | |
| US7463468B2 (en) | Reverse circulation protection circuit | |
| JP2013165381A (ja) | ゲート駆動回路 | |
| JP3698323B2 (ja) | パワースイッチ回路 | |
| JP3199857B2 (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| JP2005191896A (ja) | 出力ドライブ回路を備える半導体集積回路 | |
| US20240223182A1 (en) | Mixed material power devices and driver circuits | |
| JPH10107168A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041111 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041214 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041227 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 4 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080118 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130114 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140114 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |