JP4590888B2 - 半導体出力回路 - Google Patents
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Description
この場合、絶縁ゲート型トランジスタを形成するセル領域の中央側部分は、寄生容量による第1端子、第2端子、ゲート端子相互間の結合が支配的となってオン状態に移行し、第2の抵抗により電位が下げられるセル領域の外周側部分は、絶縁ゲート型トランジスタの第2端子とゲート端子との間に接続された容量性を有する素子による結合が支配的となってオン状態に移行すると考えられる。
以下、本発明の第1の実施形態について図1ないし図7を参照しながら説明する。
図1は、半導体集積回路装置(IC)内の出力回路(半導体出力回路)の構成を示しており、図10と同一構成部分には同一符号を付している。このIC11は、例えば車両(自動車)の電子制御ユニット(ECU:Electronic Control Unit)で用いられる制御用ICあるいは車両用のインテリジェントパワーICであって、当該出力回路の他にCPUやメモリなどのデジタル回路、種々のアナログ回路、電源回路なども搭載している。
本発明の特徴的構成である保護回路13の存在意義を明らかにするため、まず初めに保護回路13を設けない回路構成の作用を説明し、続いて保護回路13を設けた回路構成の作用を説明する。
(1)保護回路13を設けない場合
MOSトランジスタ12のゲート・ソース間に接続された抵抗5は、ゲート電位をグランド電位に固定するように作用するため、駆動回路6がオフ駆動している時のみならず、駆動回路6がハイインピーダンス出力となっている時であっても、MOSトランジスタ12はオフ状態を維持する。しかしながら、MOSトランジスタ12には寄生容量(ソース・ゲート間容量、ドレイン・ゲート間容量、ソース・ドレイン間容量)が存在するため、端子2に静電気放電による急峻な立ち上がり特性を持つ電圧が印加されると、寄生容量を介した結合により、セル領域24の中央側部分のゲート電位が上昇し当該部分がオンとなる。一方、ゲートコンタクト26に近いセル領域24の外周側部分は、抵抗5による電位固定作用によりゲート電位は上昇せず当該部分はオフとなる。図2ないし図4に記載した二点鎖線は、オンとオフとの境界を概念的に示している。
これに対し、保護回路13を付加すると、端子2に対し静電気放電が生じた時に、保護回路13を構成する抵抗14、ダイオード9およびトランジスタ7のコレクタ・ベース間容量(接合容量)を通して一時的に電流が流れ、MOSトランジスタ12のゲート電位を上昇させる。その結果、セル領域24の外周側部分もオン状態に移行する。
図8は、第1の実施形態に若干の変更を加えた第2の実施形態に係るIC27の出力回路(半導体出力回路)の構成図である。保護回路28は、ダイオード9、トランジスタ7および抵抗14がこの順に直列回路を構成している。その作用および効果は、第1の実施形態と同様である。
図9は、本発明の第3の実施形態に係るIC29の出力回路(半導体出力回路)の構成図である。MOSトランジスタ12のドレイン(端子2)とゲートとの間には、上述の保護回路28が接続されている。MOSトランジスタ12のゲートには、抵抗14を介して駆動回路6が接続されている。また、MOSトランジスタ12のゲートとソースとの間には、抵抗14と抵抗5とが直列に接続されている。
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
LDMOSトランジスタを用いたが、アップドレイン型のMOSトランジスタ、VDMOSトランジスタ(縦型)等に適用してもよい。また、MOSトランジスタ12と負荷の接続関係として、MOSトランジスタのドレインに負荷を接続する場合(ロウサイド接続)について述べたが、ソースに負荷を接続する場合(ハイサイド接続)に適用してもよい。さらに、MOSトランジスタ12のドレインと負荷またはソースと負荷が直接接続される場合のみならず、他の素子(例えば電流検出用の抵抗)を介して接続される場合であってもよい。
ダイオード9は、逆流の虞がない場合には省略してもよい。
トランジスタ7のベース・エミッタ間を短絡してもよい。
抵抗14は、電流に応じて薄膜抵抗や印刷抵抗などを用いてもよい。
Claims (5)
- 半導体基板上に単一セルが複数集合したセル領域として形成され、その第1端子または第2端子に負荷が接続され、ゲート端子に駆動回路が接続され、ゲート端子と第1端子との間の制御電圧に応じて通電状態が制御されるNチャネル型絶縁ゲート型トランジスタと、
前記第2端子と前記ゲート端子との間に接続された容量性を有する素子と、
前記第2端子と前記ゲート端子との間に、この容量性を有する素子に直列に接続された第1の抵抗と、
前記ゲート端子と前記第1端子との間に接続された第2の抵抗とを備え、
前記第1の抵抗は、前記第2端子に対し正の静電気放電が生じた時に前記セル領域の全体が均一にオン状態となるような抵抗値に設定されていることを特徴とする半導体出力回路。 - 前記絶縁ゲート型トランジスタのゲートに、前記第1の抵抗を介して前記駆動回路が接続されており、
前記ゲート端子と前記第1端子との間に、前記第1の抵抗と前記第2の抵抗とが直列に接続されていることを特徴とする請求項1記載の半導体出力回路。 - 前記容量性を有する素子は、ベース・エミッタ間が直接にまたは第3の抵抗を介して接続されたバイポーラトランジスタであることを特徴とする請求項1または2記載の半導体出力回路。
- 前記バイポーラトランジスタに直列接続された逆流防止用のダイオードを備えていることを特徴とする請求項3記載の半導体出力回路。
- 前記絶縁ゲート型トランジスタは、LDMOSFETであることを特徴とする請求項1ないし4の何れかに記載の半導体出力回路。
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