JP2011228372A - 半導体集積回路装置 - Google Patents

Abstract

【課題】半導体集積回路装置のＥＳＤ耐量を向上する。
【解決手段】半導体集積回路装置７０には、電源回路１、内部回路２、電流源３、２入力ＮＡＮＤ回路４、コンデンサＣ１、ダイオードＤ１、出力トランジスタＭＤＴ１、端子Ｐｉｎ、端子Ｐｖｃｃ、端子Ｐｖｏ、及び端子Ｐｖｓｓが設けられる。電流源３、コンデンサＣ１、及び２入力ＮＡＮＤ回路４は、端子ＰＶｏに（＋）ＥＳＤが印加されたとき、２入力ＮＡＮＤ回路４の出力側のノードＮ３の信号レベルを“Ｈｉｇｈ”レベルにして、出力トランジスタＭＤＴ１をオンさせてＥＳＤの電荷を低電位側電源Ｖｓｓ側に逃がす。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関する。

パワーエレクトロニクス用などの半導体集積回路装置には、パワーＭＯＳトランジスタやＩＧＢＴ（insulated gate Bipolar transistor）が多用される。半導体集積回路装置では、静電気や誘電性負荷などによるサージ電圧から、内部回路を保護するためにＥＳＤ（electrostatic discharge）保護回路が設けられる。ＥＳＤ保護回路は、ダイオードや抵抗などから構成される（例えば、特許文献１参照。）。

端子に印加されるＥＳＤは、１ｎｓから１０ｎｓと高速である。このため、特許文献１などに記載されるＥＳＤ保護回路は、例えばＥＳＤが印加される出力端子から離間して配置された場合、応答速度が遅くなりＥＳＤの電荷を迅速に吸収できないという問題点がある。ＥＳＤの電荷を迅速に吸収できないと出力トランジスタや内部素子の劣化や破壊が発生する。その結果、所定のＥＳＤ耐量が得られないという問題点が発生する。

特開２００８−２１８８２５号公報

本発明は、ＥＳＤ耐量が向上した半導体集積回路装置を提供することにある。

本発明の一態様の半導体集積回路装置は、電源端子から第１の高電位側電源が供給され、前記第１の高電位側電源により動作を開始して第２の高電位側電源を出力する電源回路と、第１の端子側から出力信号を出力端子に出力する出力トランジスタと、前記第１の高電位側電源と前記出力端子の間に設けられるダイオードと、前記第２の高電位側電源と低電位側電源の間に設けられ、縦続接続される電流源及びコンデンサと、前記電流源と前記コンデンサの間から出力される信号が入力され、前記出力トランジスタのオン・オフ動作を制御する制御信号が入力され、論理演算された信号を前記出力トランジスタの制御端子に出力する論理回路とを具備し、前記論理回路は前記出力端子にＥＳＤが印加されたときに、イネーブル状態の信号を前記出力トランジスタの制御端子に出力して前記出力トランジスタをオンさせることを特徴とする。

更に、本発明の他態様の半導体集積回路装置は、電源端子から第１の高電位側電源が供給され、前記第１の高電位側電源により動作を開始して第２の高電位側電源を出力する電源回路と、ソースが低電位側電源に接続され、ドレイン側から出力信号を出力端子に出力するＮｃｈ ＤＭＯＳトランジスタと、カソードが前記第１の高電位側電源に接続され、アノードが前記出力端子に接続されるダイオードと、前記第２の高電位側電源と前記低電位側電源の間に設けられ、縦続接続される電流源及びコンデンサと、前記第２の高電位側電源と前記低電位側電源の間に設けられ、前記電流源と前記コンデンサの間から出力される信号が入力され、前記出力トランジスタのオン・オフ動作を制御する制御信号が入力され、論理演算された信号を前記出力トランジスタの制御端子に出力する２入力ＮＡＮＤ回路とを具備し、前記２入力ＮＡＮＤ回路は前記出力端子にプラスのＥＳＤが印加されたときに、イネーブル状態の信号を前記Ｎｃｈ ＤＭＯＳトランジスタの制御端子に出力して前記Ｎｃｈ ＤＭＯＳトランジスタをオンさせることを特徴とする。

本発明によれば、ＥＳＤ耐量が向上した半導体集積回路装置を提供することができる。

本発明の実施例１に係る半導体集積回路装置を示す回路図。 本発明の実施例１に係る比較例の半導体集積回路装置を示す回路図。 本発明の実施例１に係る半導体集積回路装置の出力端子に（＋）ＥＳＤが印加された場合のＥＳＤ保護動作を示す図。 本発明の実施例１に係る半導体集積回路装置の出力端子に（−）ＥＳＤが印加された場合のＥＳＤ保護動作を示す図。 本発明の実施例１に係る比較例の半導体集積回路装置の出力端子に（＋）ＥＳＤが印加された場合のＥＳＤ保護動作を示す図。 本発明の実施例１に係る比較例の半導体集積回路装置の出力端子に（−）ＥＳＤが印加された場合のＥＳＤ保護動作を示す図。 本発明の実施例１に係るＥＳＤ耐量を示す図、図７（ａ）は本実施例の特性を示す図、図７（ｂ）は比較例の特性を示す図。 本発明の実施例２に係る半導体集積回路装置を示す回路図。 本発明の実施例３に係る半導体集積回路装置を示す回路図。 本発明の実施例４に係る半導体集積回路装置を示す回路図。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る半導体集積回路装置について、図面を参照して説明する。図１は半導体集積回路装置を示す回路図、図２は比較例の半導体集積回路装置を示す回路図である。本実施例では、出力端子に（＋）ＥＳＤが印加されたとき、出力トランジスタがオンしてＥＳＤの電荷を低電位側電源（接地電位）側に迅速に逃がす。

図１に示すように、半導体集積回路装置７０には、電源回路１、内部回路２、電流源３、２入力ＮＡＮＤ回路４、コンデンサＣ１、ダイオードＤ１、出力トランジスタＭＤＴ１、端子Ｐｉｎ、端子Ｐｖｃｃ、端子Ｐｖｏ、及び端子Ｐｖｓｓが設けられる。半導体集積回路装置７０は、例えば大電流出力のフォトカプラーである。なお、大電流出力のフォトカプラーばかりでなくオープンドレイン型の出力トランジスタ或いはオープンコレクタ型の出力トランジスタが設けられる種々の民生機器や産業用機器にも適用できる。

ここで、電流源３、コンデンサＣ１、及び２入力ＮＡＮＤ回路４は、出力端子としての端子ＰＶｏに（＋）ＥＳＤ（プラスのＥＳＤ）が印加されたとき、２入力ＮＡＮＤ回路４の出力側のノードＮ３の信号レベルを“Ｈｉｇｈ”レベル（イネーブル状態）にして、出力トランジスタＭＤＴ１をオンさせてＥＳＤの電荷を低電位側電源（接地電位）Ｖｓｓ側に迅速に逃がすために設けられたものである。詳細は後述する。

ダイオードＤ１は、高電位側電源（第１の高電位側電源）Ｖｃｃと端子ＰＶｏの間に設けられる保護ダイオードである。ダイオードＤ１は、カソードが高電位側電源（第１の高電位側電源）Ｖｃｃに接続され、アノードが出力端子としての端子ＰＶｏに接続される。高電位側電源（第１の高電位側電源）Ｖｃｃは、電源端子としての端子ＰＶｃｃに接続される。

出力トランジスタＭＤＴ１は、ドレイン（第１の端子）が端子ＰＶｏに接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、２入力ＮＡＮＤ回路４から出力される信号がゲート（制御端子）に入力される。出力トランジスタＭＤＴ１は、ドレイン側から出力信号Ｓｏｕｔを出力端子としての端子ＰＶｏに出力するオープンドレイン型のＮｃｈ ＤＭＯＳトランジスタである。低電位側電源（接地電位）Ｖｓｓは、接地端子としての端子ＰＶｓｓに接続される。なお、出力トランジスタＭＤＴ１には、カソードがドレインに接続され、アノードがソースに接続されるダイオードＤＮ１が内蔵される。

電源回路１は、高電位側電源（第１の高電位側電源）Ｖｃｃと低電位側電源（接地電位）Ｖｓｓの間に設けられ、端子ＰＶｃｃから高電位側電源（第１の高電位側電源）Ｖｃｃが供給されると動作を開始して高電位側電源（第２の高電位側電源）Ｖｄｄを生成する。高電位側電源（第２の高電位側電源）Ｖｄｄは、内部回路２、電流源３、及び２入力ＮＡＮＤ回路４に供給されるものであり、電圧が高電位側電源（第１の高電位側電源）Ｖｃｃよりも低く設定される。

内部回路２は、高電位側電源（第２の高電位側電源）Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、入力端子としての端子Ｐｉｎから入力信号Ｓｉｎが入力され、演算処理された制御信号を２入力ＮＡＮＤ回路４のノードＮ２に出力する。この制御信号に基づいて、通常動作のときに出力トランジスタＭＤＴ１がオン・オフ動作する。

電流源３は、一端が高電位側電源（第２の高電位側電源）Ｖｄｄに接続され、他端がノードＮ１に接続される。電流源３は、例えばカレントミラー回路から構成される。コンデンサＣ１は、一端がノードＮ１に接続され、他端が低電位側電源（接地電位）Ｖｓｓの間に接続される。半導体集積回路装置７０が通常動作のとき（ＥＳＤ印加がない場合）、カレントミラー回路から構成される電流源３は動作するので、ノードＮ１は、例えば高電位側電源（第２の高電位側電源）Ｖｄｄから閾値電圧分下がった電位である“Ｈｉｇｈ”レベルとなる。

２入力ＮＡＮＤ回路４は、高電位側電源（第２の高電位側電源）Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられる。２入力ＮＡＮＤ回路４は、ノードＮ１とノードＮ２の信号が入力され、ノードＮ１とノードＮ２の信号を論理演算して、論理演算処理された信号をノードＮ３から出力トランジスタＭＤＴ１のゲートに出力する。２入力ＮＡＮＤ回路４には、Ｎｃｈ ＭＯＳトランジスタＭＮＴ１、Ｎｃｈ ＭＯＳトランジスタＭＮＴ２、Ｐｃｈ ＭＯＳトランジスタＭＰＴ１、及びＰｃｈ ＭＯＳトランジスタＭＰＴ２が設けられる。

Ｐｃｈ ＭＯＳトランジスタＭＰＴ１は、ソースが高電位側電源（第２の高電位側電源）Ｖｄｄに接続され、ゲートがノードＮ１に接続され、ドレインがノードＮ３に接続される。Ｐｃｈ ＭＯＳトランジスタＭＰＴ２は、ソースが高電位側電源（第２の高電位側電源）Ｖｄｄに接続され、ゲートがノードＮ２に接続され、ドレインがノードＮ３に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮＴ１は、ドレインがノードＮ３に接続され、ゲートがノードＮ２に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮＴ２は、ドレインがＮｃｈ ＭＯＳトランジスタＭＮＴ１のソースに接続され、ゲートがノードＮ１に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。

ここで、ノードＮ１の信号が“Ｌｏｗ”レベル／ノードＮ２の信号が“Ｌｏｗ”レベルのときにノードＮ３の信号が“Ｈｉｇｈ”レベル（イネーブル状態）となる。ノードＮ１の信号が“Ｌｏｗ”レベル／ノードＮ２の信号が“Ｈｉｇｈ”レベルのときにノードＮ３の信号が“Ｈｉｇｈ”レベル（イネーブル状態）となる。ノードＮ１の信号が“Ｈｉｇｈ”レベル／ノードＮ２の信号が“Ｌｏｗ”レベルのときにノードＮ３の信号が“Ｈｉｇｈ”レベル（イネーブル状態）となる。ノードＮ３の信号が“Ｈｉｇｈ”レベル（イネーブル状態）のときに、出力トランジスタＭＤＴ１がオンする。

ノードＮ１の信号が“Ｈｉｇｈ”レベル／ノードＮ２の信号が“Ｈｉｇｈ”レベルのときにノードＮ３の信号が“Ｌｏｗ”レベル（ディセーブル状態）となる。ノードＮ３の信号が“Ｌｏｗ”レベル（ディセーブル状態）のときに、出力トランジスタがオフする。

図２に示すように、比較例の半導体集積回路装置８０には、電源回路１、内部回路２、インバータ５、ＥＳＤ保護回路６、ダイオードＤ１、出力トランジスタＭＤＴ１、端子Ｐｉｎ、端子Ｐｖｃｃ、端子Ｐｖｏ、及び端子Ｐｖｓｓが設けられる。比較例の半導体集積回路装置８０は、例えば大電流出力のフォトカプラーである。比較例の半導体集積回路装置８０では、本実施例の半導体集積回路装置７０と同様の構成は説明を省略し、異なる部分のみ説明する。

出力トランジスタＭＤＴ１は、ドレイン（第１の端子）が端子ＰＶｏに接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、インバータ５から出力される信号がゲート（制御端子）に入力される。

インバータ５は、高電位側電源（第２の高電位側電源）Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、内部回路２から出力される出力トランジスタＭＤＴ１の制御信号であるノードＮ２の信号が入力され、反転された信号を出力側のノードＮ１２から出力トランジスタＭＤＴ１のゲートに出力する。

ＥＳＤ保護回路６は、端子ＰＶｏと低電位側電源（接地電位）Ｖｓｓの間に設けられ、端子ＰＶｏに（＋）ＥＳＤが印加されたときに、出力トランジスタＭＤＴ１及び内部素子を保護する。ＥＳＤ保護回路６は、アクティブクランプ回路として動作する。ＥＳＤ保護回路６には、ダイオードＤＳ１乃至ＤＳ５、抵抗Ｒ１、及びＮＰＮトランジスタＱ１が設けられる。ＥＳＤ保護回路６は、出力トランジスタＭＤＴ１や内部素子をＥＳＤから保護するために比較的大きな占有面積を要する。

ダイオードＤＳ１乃至ＤＳ５は、ノードＮ１３とノードＮ１４の間に設けられ、カソードがノードＮ１３の方向に配置され、アノードがノードＮ１４の方向に配置され、縦続接続されるツェナーダイオードである。抵抗Ｒ１は、一端がノードＮ１４に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ＮＰＮトランジスタＱ１は、コレクタがノードＮ１３（端子ＰＶｏ）に接続され、ベースがノードＮ１４に接続され、エミッタが低電位側電源（接地電位）Ｖｓｓに接続される。

ここで、端子ＰＶｏに印加されるＥＳＤは、１ｎｓ〜１０ｎｓと高速である。比較例の半導体集積回路装置８０では、例えば出力トランジスタＭＤＴ１の低抵抗化を最優先させた場合、ＥＳＤ保護回路６が端子ＰＶｏと離間配置される。この場合、ＥＳＤ保護回路６の応答速度が遅くなる。この結果、ＥＳＤ保護回路６による電荷の吸収が不十分となり、ＥＳＤ耐量を向上させることができなくなる。

次に、半導体集積回路装置のＥＳＤ保護動作について図３乃至７を参照して説明する。

図３は半導体集積回路装置の出力端子に（＋）ＥＳＤが印加された場合のＥＳＤ保護動作を示す図である。

図３に示すように、出力端子である端子ＰＶｏに（＋）ＥＳＤが印加されると、保護ダイオードとしてのダイオードＤ１が順方向なので高電位側電源（第１の高電位側電源）Ｖｃｃの電位が上昇する（ステップ１、破線矢印で表示）。次に、電源回路１から出力される高電位側電源（第２の高電位側電源）Ｖｄｄの電位が瞬時に上昇する（ステップ２、破線矢印で表示）。

続いて、高電位側電源（第２の高電位側電源）Ｖｄｄの電位が瞬時に上昇するが、カレントミラー回路から構成される電流源３はＥＳＤ印加に対する応答速度が遅いので、電流源３は動作しない。このため、コンデンサＣ１とＰｃｈ ＭＯＳトランジスタＭＰＴ１のゲート容量Ｃ２とＮｃｈ ＭＯＳトランジスタＭＮＴ２のゲート容量Ｃ３で電荷が分配され、コンデンサＣ１がＰｃｈ ＭＯＳトランジスタＭＰＴ１のゲート容量Ｃ２とＮｃｈ ＭＯＳトランジスタＭＮＴ２のゲート容量Ｃ３より十分大きい場合、ノードＮ１の電位が“Ｌｏｗ”レベルとなりＰｃｈ ＭＯＳトランジスタＭＰＴ１がオンする（ステップ３、破線矢印で表示）。

なお、ＥＳＤ印加されてＥＳＤの電荷が放電される所定時間経過後では、電流源３が動作を開始し、電流源３から出力される電流によりノードＮ１の電位は“Ｈｉｇｈ”レベルとなる。

そして、Ｐｃｈ ＭＯＳトランジスタＭＰＴ１がオンして２入力ＮＡＮＤ回路４の出力側のノードＮ３の信号レベルが“Ｈｉｇｈ”レベル（イネーブル状態）となる（ステップ４、破線矢印で表示）。

次に、“Ｈｉｇｈ”レベル（イネーブル状態）のノードＮ３の信号が出力トランジスタＭＤＴ１のゲートに入力され、出力トランジスタＭＤＴ１がオンして、ＥＳＤのプラス電荷を低電位側電源（接地電位）Ｖｓｓ側に迅速に逃す（ステップ５、破線矢印で表示）。

ここで、ステップ１乃至５の動作は、比較例の半導体集積回路装置８０よりも迅速に行われる。なお、端子ＰＶｏに（＋）ＥＳＤが印加されたとき、ノードＮ１が“Ｌｏｗ”レベルとなり、出力トランジスタＭＤＴ１の制御信号であるノードＮ２の信号レベルによらず出力トランジスタＭＤＴ１はオンする。また、出力トランジスタＭＤＴ１の制御信号であるノードＮ２が“Ｌｏｗ”レベルのとき、ノードＮ１の信号レベルによらず出力トランジスタＭＤＴ１はオンする。

図４は半導体集積回路装置の出力端子に（−）ＥＳＤが印加された場合のＥＳＤ保護動作を示す図である。

図４に示すように、出力端子である端子ＰＶｏに（−）ＥＳＤが印加されると、出力トランジスタＭＤＴ１の内蔵ダイオードであるダイオードＤＮ１が順方向なのでダイオードＤＮ１を介して電荷が低電位側電源（接地電位）Ｖｓｓ側に迅速に流れる。

図５は比較例の半導体集積回路装置の出力端子に（＋）ＥＳＤが印加された場合のＥＳＤ保護動作を示す図である。

図５に示すように、出力端子である端子ＰＶｏに（＋）ＥＳＤが印加されると、ノードＮ１３の電位が上昇する（ステップ１、破線矢印で表示）。

次に、縦続接続されるダイオードＤＳ１乃至５が動作してノードＮ１４の電位が上昇してＮＰＮトランジスタＱ１がオンする（ステップ２、破線矢印で表示）。

続いて、ＮＰＮトランジスタＱ１がオンして、ＥＳＤのプラス電荷を低電位側電源（接地電位）Ｖｓｓ側に逃す（ステップ３、破線矢印で表示）。

ここで、ステップ１乃至３の動作は、本実施例の半導体集積回路装置７０より遅い。なお、端子ＰＶｏに（＋）ＥＳＤが印加されたとき、電荷の一部はダイオードＤ１、高電位側電源（第１の高電位側電源）Ｖｃｃ、電源回路１、高電位側電源（第２の高電位側電源）Ｖｄｄに至る。このとき、内部回路２から出力される出力トランジスタＭＤＴ１の制御信号であるノードＮ２の電位は不安定となり、出力トランジスタＭＤＴ１がオンするとはかぎらない。つまり、端子ＰＶｏに（＋）ＥＳＤが印加されたとき、制御信号である所定のノードＮ２の信号に基づいて出力トランジスタＭＤＴ１がオン・オフ動作するとは限らなくなる。

図６は比較例の半導体集積回路装置の出力端子に（−）ＥＳＤが印加された場合のＥＳＤ保護動作を示す図である。

図６に示すように、出力端子である端子ＰＶｏに（−）ＥＳＤが印加されると、縦続接続されるダイオードＤＳ１乃至ＤＳ５が順方向なのでダイオードＤＳ１乃至ＤＳ５及び抵抗Ｒ１を介して電荷が低電位側電源（接地電位）Ｖｓｓ側に迅速に流れる。

図７はＥＳＤ耐量を示す図、図７（ａ）は本実施例の特性を示す図、図７（ｂ）は比較例の特性を示す図である。ここで、ＭＭ（machine model 機械帯電モデル）では、測定条件が２００ｐＦ、無負荷条件を用い、ＥＳＤ耐量の規格は±２００Ｖである。

図７（ｂ）に示すように、比較例の半導体集積回路装置８０では、端子ＰＶｏに（−）ＥＳＤが印加されたときのＥＳＤ耐量は−４００Ｖである。端子ＰＶｏに（＋）ＥＳＤが印加されたとき、ＥＳＤ保護回路６の応答速度が遅く、出力トランジスタＤＭＴ１の動作が不安定なのでＥＳＤ耐量は、最小値＋２００Ｖ、最大値＋２８０Ｖ、平均値＋２４７Ｖとバラツキが大きい。また、最小値がＥＳＤ耐量の規格値と同じ値を有し、平均値も（−）ＥＳＤの印加に比較して低い値である。

これに対して、図７（ａ）に示すように、本実施例の半導体集積回路装置７０では、端子ＰＶｏに（−）ＥＳＤが印加されたときのＥＳＤ耐量は−４００Ｖ（比較例と同じ）である。端子ＰＶｏに（＋）ＥＳＤが印加されたとき、出力トランジスタＤＭＴ１が迅速に動作して電荷を低電位側電源（接地電位）Ｖｓｓ側に流すので比較例と比べＥＳＤ耐量が向上する。例えば、コンデンサＣ１の容量が０．３ｐＦの場合、ＥＳＤ耐量が＋３４５Ｖ（比較例の×１．３９）となる。コンデンサＣ１の容量が０．６ｐＦの場合、ＥＳＤ耐量が＋３５５Ｖ（比較例の×１．４３）となる。なお、コンデンサＣ１の容量値を０．６ｐＦ以上大きくしてもＥＳＤ耐量は大きくならない。

上述したように、本実施例の半導体集積回路装置では、電源回路１、内部回路２、電流源３、２入力ＮＡＮＤ回路４、コンデンサＣ１、ダイオードＤ１、出力トランジスタＭＤＴ１、端子Ｐｉｎ、端子Ｐｖｃｃ、端子Ｐｖｏ、及び端子Ｐｖｓｓが設けられる。電流源３、コンデンサＣ１、及び２入力ＮＡＮＤ回路４は、端子ＰＶｏに（＋）ＥＳＤが印加されたとき、２入力ＮＡＮＤ回路４の出力側のノードＮ３の信号レベルを“Ｈｉｇｈ”レベルにして、出力トランジスタＭＤＴ１をオンさせてＥＳＤの電荷を低電位側電源Ｖｓｓ側に逃がす。

このため、半導体集積回路装置７０のＥＳＤ耐量を向上できる。また、アクティブクランプ回路などのＥＳＤ保護回路を設けた場合と比較し、半導体集積回路装置７０のチップ面積を削減することができる。

なお、本実施例では、出力トランジスタにＤＭＯＳトランジスタを用いているが、代わりにトレンチパワーＭＯＳトランジスタやＩＧＢＴ（insulated gate Bipolar transistor）などを用いてもよい。また、論理回路として２入力ＮＡＮＤ回路４を用いているが、代わりに、例えばインバータと２入力ＮＯＲ回路を配置した論理回路などを用いてもよい。

次に、本発明の実施例２に係る半導体集積回路装置について、図面を参照して説明する。図８は半導体集積回路装置を示す回路図である。本実施例では、２入力ＮＡＮＤ回路の出力側と出力トランジスタのゲートの間にインバータを設けている。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図８に示すように、半導体集積回路装置７１には、電源回路１、内部回路２、電流源３、２入力ＮＡＮＤ回路４、インバータ７、インバータ８、コンデンサＣ１、ダイオードＤ１、出力トランジスタＭＤＴ１、端子Ｐｉｎ、端子Ｐｖｃｃ、端子Ｐｖｏ、及び端子Ｐｖｓｓが設けられる。半導体集積回路装置７１は、例えば大電流出力のフォトカプラーである。

ここで、電流源３、コンデンサＣ１、２入力ＮＡＮＤ回路４、インバータ７、及びインバータ８は、出力端子としての端子ＰＶｏに（＋）ＥＳＤ（プラスのＥＳＤ）が印加されたとき、インバータ８の出力側のノードＮ２２の信号レベルを“Ｈｉｇｈ”レベル（イネーブル状態）にして、出力トランジスタＭＤＴ１をオンさせてＥＳＤの電荷を低電位側電源（接地電位）Ｖｓｓ側に迅速に逃がすために設けられたものである。

インバータ７は、高電位側電源（第２の高電位側電源）Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、ノードＮ３の信号が入力され反転信号を出力側のノードＮ２１から出力する。インバータ７には、Ｐｃｈ ＭＯＳトランジスタＭＰＴ３とＮｃｈ ＭＯＳトランジスタＭＮＴ３が設けられる。

Ｐｃｈ ＭＯＳトランジスタＭＰＴ３は、ソースが高電位側電源（第２の高電位側電源）Ｖｄｄに接続され、ゲートがノードＮ３に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮＴ３は、ドレインがＰｃｈ ＭＯＳトランジスタＭＰＴ３のドレインに接続され、ゲートがノードＮ３に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。

インバータ８は、高電位側電源（第２の高電位側電源）Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられ、ノードＮ２１の信号が入力され反転信号を出力側のノードＮ２２から出力する。インバータ８には、Ｐｃｈ ＭＯＳトランジスタＭＰＴ４とＮｃｈ ＭＯＳトランジスタＭＮＴ４が設けられる。

Ｐｃｈ ＭＯＳトランジスタＭＰＴ４は、ソースが高電位側電源（第２の高電位側電源）Ｖｄｄに接続され、ゲートがノードＮ２１に接続される。Ｎｃｈ ＭＯＳトランジスタＭＮＴ４は、ドレインがＰｃｈ ＭＯＳトランジスタＭＰＴ４のドレインに接続され、ゲートがノードＮ２１に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続される。

ここで、２入力ＮＡＮＤ回路４と出力トランジスタＭＤＴ１の間に、縦続接続されるインバータ７及び８を設けているので、２入力ＮＡＮＤ回路４を構成するトランジスタのサイズを実施例１よりも縮小することができる。

上述したように、本実施例の半導体集積回路装置では、電源回路１、内部回路２、電流源３、２入力ＮＡＮＤ回路４、インバータ７、インバータ８、コンデンサＣ１、ダイオードＤ１、出力トランジスタＭＤＴ１、端子Ｐｉｎ、端子Ｐｖｃｃ、端子Ｐｖｏ、及び端子Ｐｖｓｓが設けられる。電流源３、コンデンサＣ１、２入力ＮＡＮＤ回路４、インバータ７、及びインバータ８は、端子ＰＶｏに（＋）ＥＳＤが印加されたとき、インバータ８の出力側のノードＮ２２の信号レベルを“Ｈｉｇｈ”レベルにして、出力トランジスタＭＤＴ１をオンさせてＥＳＤの電荷を低電位側電源（接地電位）Ｖｓｓ側に迅速に逃がす。２入力ＮＡＮＤ回路４と出力トランジスタＭＤＴ１の間に、縦続接続されるインバータ７及び８を設けているので、２入力ＮＡＮＤ回路４を構成するトランジスタのサイズを実施例１よりも縮小することができる。

このため、実施例１の効果の他に、実施例１よりも半導体集積回路装置７１のチップ面積を削減することができる。

なお、本実施例では、２入力ＮＡＮＤ回路の後段にインバータ２段を配置しているが必ずしもこれに限定されるものではない。例えば、インバータを４段以上の偶数段構成にしてもよい。

次に、本発明の実施例３に係る半導体集積回路装置について、図面を参照して説明する。図９は半導体集積回路装置を示す回路図である。本実施例では、出力トランジスタにＮＰＮトランジスタを用いている。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図９に示すように、半導体集積回路装置７２には、電源回路１、内部回路２、電流源３、２入力ＮＡＮＤ回路４、コンデンサＣ１、ダイオードＤ１、出力トランジスタＱ２、抵抗Ｒ２、端子Ｐｉｎ、端子Ｐｖｃｃ、端子Ｐｖｏ、及び端子Ｐｖｓｓが設けられる。半導体集積回路装置７２は、例えば大電流出力のフォトカプラーである。

ここで、電流源３、コンデンサＣ１、及び２入力ＮＡＮＤ回路４は、出力端子としての端子ＰＶｏに（＋）ＥＳＤ（プラスのＥＳＤ）が印加されたとき、２入力ＮＡＮＤ回路４の出力側のノードＮ３の信号レベルを“Ｈｉｇｈ”レベル（イネーブル状態）にして、出力トランジスタＱ２をオンさせてＥＳＤの電荷を低電位側電源（接地電位）Ｖｓｓ側に迅速に逃がすために設けられたものである。

抵抗Ｒ２は、一端がノードＮ３に接続され、他端が出力トランジスタＱ２のベースに接続される。

出力トランジスタＱ２は、コレクタ（第１の端子）が端子ＰＶｏに接続され、エミッタ（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、２入力ＮＡＮＤ回路９から出力される信号が抵抗Ｒ２を介してベース（制御端子）に入力される。出力トランジスタＱ２は、コレクタ側から出力信号Ｓｏｕｔを出力端子としての端子ＰＶｏに出力するオープンコレクタ型のＮＰＮトランジスタである。

上述したように、本実施例の半導体集積回路装置では、電源回路１、内部回路２、電流源３、２入力ＮＡＮＤ回路４、コンデンサＣ１、ダイオードＤ１、出力トランジスタＱ２、抵抗Ｒ２、端子Ｐｉｎ、端子Ｐｖｃｃ、端子Ｐｖｏ、及び端子Ｐｖｓｓが設けられる。電流源３、コンデンサＣ１、及び２入力ＮＡＮＤ回路４は、端子ＰＶｏに（＋）ＥＳＤが印加されたとき、２入力ＮＡＮＤ回路４の出力側のノードＮ３の信号レベルを“Ｈｉｇｈ”レベルにして、出力トランジスタＱ２をオンさせてＥＳＤの電荷を低電位側電源（接地電位）Ｖｓｓ側に迅速に逃がす。

このため、半導体集積回路装置７２のＥＳＤ耐量を向上できる。また、アクティブクランプ回路などのＥＳＤ保護回路を設けた場合と比較し、半導体集積回路装置７２のチップ面積を削減することができる。

次に、本発明の実施例４に係る半導体集積回路装置について、図面を参照して説明する。図１０は半導体集積回路装置を示す回路図である。本実施例では、出力トランジスタのベースの前段にＢＪＴから構成されるＮＡＮＤ回路を設けている。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図１０に示すように、半導体集積回路装置７３には、電源回路１、内部回路２、電流源３、２入力ＮＡＮＤ回路９、コンデンサＣ１、ダイオードＤ１、抵抗Ｒ２、出力トランジスタＱ２、端子Ｐｉｎ、端子Ｐｖｃｃ、端子Ｐｖｏ、及び端子Ｐｖｓｓが設けられる。半導体集積回路装置７３は、例えば大電流出力のフォトカプラーである。

ここで、電流源３、コンデンサＣ１、及び２入力ＮＡＮＤ回路９は、出力端子としての端子ＰＶｏに（＋）ＥＳＤ（プラスのＥＳＤ）が印加されたとき、２入力ＮＡＮＤ回路９の出力側のノードＮ３１の信号レベルを“Ｈｉｇｈ”レベル（イネーブル状態）にして、出力トランジスタＱ２をオンさせてＥＳＤの電荷を低電位側電源（接地電位）Ｖｓｓ側に迅速に逃がすために設けられたものである。

２入力ＮＡＮＤ回路９は、高電位側電源（第２の高電位側電源）Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に設けられる。２入力ＮＡＮＤ回路９は、ＢＪＴ（bipolar junction transistor）から構成される。２入力ＮＡＮＤ回路９は、ノードＮ１とノードＮ２の信号が入力され、ノードＮ１とノードＮ２の信号を論理演算して、論理演算処理された信号をノードＮ３１から抵抗Ｒ２を介して出力トランジスタＱ２のゲートに出力する。２入力ＮＡＮＤ回路９には、抵抗Ｒ３乃至Ｒ５、ＮＰＮトランジスタＱ３、及びＮＰＮトランジスタＱ４が設けられる。

抵抗Ｒ３は、一端がノードＮ２に接続される。抵抗Ｒ４は、一端がノードＮ１に接続される。抵抗Ｒ５は、一端が高電位側電源（第２の高電位側電源）Ｖｄｄに接続され、他端がノードＮ３１に接続される。

ＮＰＮトランジスタＱ３は、コレクタがノードＮ３１に接続され、ベースが抵抗Ｒ３の他端に接続される。ＮＰＮトランジスタＱ４は、コレクタがＮＰＮトランジスタＱ３のエミッタに接続され、ベースが抵抗Ｒ４の他端に接続され、エミッタが低電位側電源（接地電位）Ｖｓｓに接続される。

抵抗Ｒ２は、一端がノードＮ３１に接続され、他端が出力トランジスタＱ２のベースに接続される。

出力トランジスタＱ２は、コレクタ（第１の端子）が端子ＰＶｏに接続され、エミッタ（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、２入力ＮＡＮＤ回路９から出力される信号が抵抗Ｒ２を介してベース（制御端子）に入力される。出力トランジスタＱ２は、コレクタ側から出力信号Ｓｏｕｔを出力端子としての端子ＰＶｏに出力するＮＰＮトランジスタである。

上述したように、本実施例の半導体集積回路装置では、電源回路１、内部回路２、電流源３、２入力ＮＡＮＤ回路９、コンデンサＣ１、ダイオードＤ１、抵抗Ｒ２、出力トランジスタＱ２、端子Ｐｉｎ、端子Ｐｖｃｃ、端子Ｐｖｏ、及び端子Ｐｖｓｓが設けられる。電流源３、コンデンサＣ１、及び２入力ＮＡＮＤ回路９は、端子ＰＶｏに（＋）ＥＳＤが印加されたとき、２入力ＮＡＮＤ回路９の出力側のノードＮ３１の信号レベルを“Ｈｉｇｈ”レベルにして、出力トランジスタＱ２をオンさせてＥＳＤの電荷を低電位側電源（接地電位）Ｖｓｓ側に迅速に逃がす。

このため、半導体集積回路装置７３のＥＳＤ耐量を向上できる。また、アクティブクランプ回路などのＥＳＤ保護回路を設けた場合と比較し、半導体集積回路装置７３のチップ面積を削減することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

実施例１及び２では、出力トランジスタにオープンドレイン構造のＮｃｈ ＤＭＯＳトランジスタを用いているが、代わりに出力トランジスタにオープンドレイン構造のＰｃｈ ＤＭＯＳトランジスタを適用してもよい。実施例３及び４では、出力トランジスタにオープンコレクタ構造のＮＰＮトランジスタを用いているが、代わりに出力トランジスタにオープンコレクタ構造のＰＮＰトランジスタを適用してもよい。また、オープンドレイン或いはオープンコレクタ構造の出力トランジスタの代わりに、ハイサイド側出力トランジスタとローサイド側出力トランジスタからなるプッシュプル構成の出力トランジスタを適用してもよい。

1 電源回路
２ 内部回路
３ 電流源
４、９ ２入力ＮＡＮＤ回路
５、７、８ インバータ
６ ＥＳＤ保護回路
７０〜７３、８０ 半導体集積回路装置
Ｃ１ コンデンサ
Ｄ１、ＤＮ１、ＤＳ１〜ＤＳ５ ダイオード
ＭＤＴ１、Ｑ２ 出力トランジスタ
Ｑ１、Ｑ３、Ｑ４ ＮＰＮトランジスタ
ＭＮＴ１〜ＭＮＴ４、ＭＮＴ１１ Ｎｃｈ ＭＯＳトランジスタ
ＭＰＴ１〜ＭＰＴ４、ＭＰＴ１１ Ｐｃｈ ＭＯＳトランジスタ
Ｎ１〜Ｎ４、Ｎ１２〜Ｎ１４、Ｎ２１、Ｎ２２、Ｎ３１ ノード
Ｐｉｎ、ＰＶｃｃ、ＰＶｏ、ＰＶｓｓ 端子
Ｒ１〜Ｒ５ 抵抗
Ｓｉｎ 入力信号
Ｓｏｕｔ 出力信号
Ｖｃｃ、Ｖｄｄ 高電位側電源
Ｖｓｓ 低電位側電源（接地電位）

Claims (5)

1. 電源端子から第１の高電位側電源が供給され、前記第１の高電位側電源により動作を開始して第２の高電位側電源を出力する電源回路と、
   第１の端子側から出力信号を出力端子に出力する出力トランジスタと、
   前記第１の高電位側電源と前記出力端子の間に設けられるダイオードと、
   前記第２の高電位側電源と低電位側電源の間に設けられ、縦続接続される電流源及びコンデンサと、
   前記電流源と前記コンデンサの間から出力される信号が入力され、前記出力トランジスタのオン・オフ動作を制御する制御信号が入力され、論理演算された信号を前記出力トランジスタの制御端子に出力する論理回路と、
   を具備し、前記論理回路は前記出力端子にＥＳＤが印加されたときに、イネーブル状態の信号を前記出力トランジスタの制御端子に出力して前記出力トランジスタをオンさせることを特徴とする半導体集積回路装置。
2. 前記論理回路は２入力ＮＡＮＤ回路、２入力ＮＡＮＤ回路及び前記２入力ＮＡＮＤ回路の出力側に接続されるインバータ、或いはインバータ及び２入力ＮＯＲ回路から構成されることを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記出力トランジスタは、オープンドレイン構成のＮｃｈ ＭＯＳトランジスタ或いはオープンコレクタ構成のＮＰＮトランジスタであることを特徴とする請求項１又は２に記載の半導体集積回路装置。
4. 前記電流源は、カレントミラー回路から構成されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
5. 電源端子から第１の高電位側電源が供給され、前記第１の高電位側電源により動作を開始して第２の高電位側電源を出力する電源回路と、
   ソースが低電位側電源に接続され、ドレイン側から出力信号を出力端子に出力するＮｃｈ ＤＭＯＳトランジスタと、
   カソードが前記第１の高電位側電源に接続され、アノードが前記出力端子に接続されるダイオードと、
   前記第２の高電位側電源と前記低電位側電源の間に設けられ、縦続接続される電流源及びコンデンサと、
   前記第２の高電位側電源と前記低電位側電源の間に設けられ、前記電流源と前記コンデンサの間から出力される信号が入力され、前記出力トランジスタのオン・オフ動作を制御する制御信号が入力され、論理演算された信号を前記出力トランジスタの制御端子に出力する２入力ＮＡＮＤ回路と、
   を具備し、前記２入力ＮＡＮＤ回路は前記出力端子にプラスのＥＳＤが印加されたときに、イネーブル状態の信号を前記Ｎｃｈ ＤＭＯＳトランジスタの制御端子に出力して前記Ｎｃｈ ＤＭＯＳトランジスタをオンさせることを特徴とする半導体集積回路装置。

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