JP2016072349A - 半導体装置 - Google Patents
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Abstract
Description
図1は、実施形態1に基づく半導体装置1の全体を説明する図である。
図2に示されるようにI/Oセル500は、保護ダイオードD1,D2と、PチャネルMOSトランジスタ502と、NチャネルMOSトランジスタ506と、ドライバ504,508と、抵抗510と、入出力回路520とを含む。
入出力回路520は、ドライバ504,508を駆動する出力論理521と、パッドSPからの抵抗510を介する入力信号を処理する入力回路522と、信号レベルを昇圧/降圧するレベルシフタ523とを含む。
図3に示されるように、電源セル600は、パワークランプ回路(保護回路)を構成するNチャネルMOSトランジスタ604と、インバータ603と、抵抗素子602,609と、容量素子610と、PチャネルMOSトランジスタ606,607,608と、NチャネルMOSトランジスタ611とを含む。ダイオード601は、NチャネルMOSトランジスタ604の寄生ダイオードである。
定常状態において、インバータ603の出力ノードN2は「L」レベルに設定されている。従って、NチャネルMOSトランジスタ604はオフしている。また、PチャネルMOSトランジスタ608はオンしている。出力ノードN2は「L」レベルであるためNチャネルMOSトランジスタ611はオフしており、カレントミラー回路は非活性化されている。
図5(A)は、保護回路の構成を説明する図である。当該図に示されるように、パワークランプ回路(保護回路)は、NチャネルMOSトランジスタ604#と、インバータ603#と、抵抗素子602#,609#と、容量素子610#とを含む。ダイオード601#は、NチャネルMOSトランジスタ604#の寄生ダイオードである。また、電源線VMおよびGMには、それぞれ電源パッドVP#,GP#が接続されている。
定常状態において、インバータ603#の出力ノードN2は「L」レベルに設定されている。従って、NチャネルMOSトランジスタ604#はオフしている。
図5(B)は、RC時定数の変化を説明する図である。
変形すると、t=−loge(V/VCCQ)*RCとなる。そして、RC=−t/loge(V/VCCQ)となる。 ここで、RC時定数回路に接続するインバータ603#の閾値を0.5*VCCQ(V/VCCQ=0.5)とし、必要な時間tを0.5μsとする。
したがって、当該図に示されるように、容量素子610#および抵抗素子609#の占める面積割合がかなり高くなる。
また、ソース電極およびドレイン電極の間にはゲート電極が設けられる。
図9は、実施形態1の変形例に基づく電源セル600Aの回路構成を説明する図である。
実施形態2においては、ESD放電特性をさらに向上させる方式について説明する。
図10(A)は、電源セル600Bの回路構成を説明する図である。
PチャネルMOSトランジスタ608のゲートは、ノードN3と接続される。また、NチャネルMOSトランジスタ611は、ノードN3と接続される。
PチャネルMOSトランジスタ608およびNチャネルMOSトランジスタ611のゲートに関して、インバータ603の出力ではなく、インバータ620の出力を受ける点で異なる。
図10(B)は、ESD電流が流入された場合の各ノードおよび電源線VMの遷移を説明する図である。
図11は、実施形態2の変形例に基づく電源セルの回路構成を説明する図である。
図11(A)に示されるように、電源セル600Cは、電源セル600Bと比較して、インバータ620の代わりに、PチャネルMOSトランジスタ630を設けた点が異なる。その他の構成については同様である。
図11(B)に示されるように、電源セル600Dは、電源セル600Bと比較して、抵抗素子621を削除した点が異なる。その他の構成については同様である。
図12は、実施形態3に基づく電源セルの回路構成を説明する図である。
図12(A)に示されるように、電源セル700は、電源セル600と比較して、カレントミラー回路をNチャネルMOSトランジスタで形成している点が異なる。
NチャネルMOSトランジスタ707は、NチャネルMOSトランジスタ706とカレントミラー回路を形成するように接地線GMとノードN4との間に設けられ、そのゲートはノードN3と接続される。
定常状態において、ノードN4は、「L」レベルに設定されている。インバータ712を介するノードN5は「H」レベルに設定されている。したがって、NチャネルMOSトランジスタ708はオンしている。また、ノードN5は「H」レベルに設定されているためインバータ603の出力ノードN2は「L」レベルに設定されている。従って、NチャネルMOSトランジスタ604はオフしている。
Claims (11)
- 電源配線と、
接地配線と、
前記電源配線と前記接地配線との間に設けられる静電気放電に対する保護回路とを備え、
前記保護回路は、
前記電源配線と前記接地配線との間に接続された第1のトランジスタと、
前記電源配線と前記接地配線との間に前記第1のトランジスタと直列に接続された第1の抵抗素子と、
前記第1のトランジスタと前記第1の抵抗素子との間の第1の接続ノードがゲートと接続された前記第1のトランジスタとカレントミラー回路を形成するように、前記第1のトランジスタと並列に前記電源配線と前記接地配線との間に接続された第2のトランジスタと、
前記電源配線と前記接地配線との間に前記第2のトランジスタと直列に接続された第1の容量素子と、
前記第2のトランジスタと前記第1の容量素子との間の第2の接続ノードが入力として接続された第1のインバータと、
前記電源配線と、前記接地配線との間に接続され、ゲートが前記第1のインバータの出力を受ける保護トランジスタとを含み、
前記第2のトランジスタのゲート幅は、前記第1のトランジスタのゲート幅よりも小さい、半導体装置。 - 前記保護回路は、前記電源配線と前記接地配線との間に前記第1の抵抗素子と直列に接続され、前記第1のインバータの出力に従って前記カレントミラー回路を動作させる第3のトランジスタをさらに含む、請求項1記載の半導体装置。
- 前記保護回路は、前記電源配線と前記第2の接続ノードとの間に前記第2のトランジスタと並列に接続され、前記第3のトランジスタと相補的に動作する第4のトランジスタをさらに含む、請求項2記載の半導体装置。
- 前記保護回路は、前記第3のトランジスタのゲートが出力と接続され、前記第2の接続ノードが入力と接続された第2のインバータをさらに含む、請求項3記載の半導体装置。
- 前記保護回路は、前記第3のトランジスタのゲートと前記接地配線との間に接続された第2の抵抗素子をさらに含む、請求項4記載の半導体装置。
- 前記保護回路は、前記電源配線と前記第3のトランジスタのゲートとの間に接続され、ゲートが前記第2の接続ノードと接続された第5のトランジスタと、
前記第3のトランジスタのゲートと前記接地配線との間に接続された第2の抵抗素子とをさらに含む、請求項3記載の半導体装置。 - 前記第1の抵抗素子は、ポリシリコン抵抗である、請求項1記載の半導体装置。
- 前記電源配線および前記接地配線の少なくとも一方は、パッドと接続される、請求項1記載の半導体装置。
- 前記電源配線および前記接地配線との間に前記保護回路と並列に接続された入出力回路をさらに備える、請求項1記載の半導体装置。
- 前記保護回路は、前記第1のインバータと並列に設けられ、前記第2の接続ノードを入力として、前記保護トランジスタのバックゲートを制御するための第3のインバータをさらに含む、請求項1〜9のいずれか一項に記載の半導体装置。
- 電源配線と、
接地配線と、
前記電源配線と前記接地配線との間に設けられる静電気放電に対する保護回路とを備え、
前記保護回路は、
前記電源配線と前記接地配線との間に接続された第1のトランジスタと、
前記電源配線と前記接地配線との間に前記第1のトランジスタと直列に接続された第1の抵抗素子と、
前記第1のトランジスタと前記第1の抵抗素子との間の第1の接続ノードがゲートと接続された前記第1のトランジスタとカレントミラー回路を形成するように、前記第1のトランジスタと並列に前記電源配線と前記接地配線との間に接続された第2のトランジスタと、
前記電源配線と前記接地配線との間に前記第2のトランジスタと直列に接続された第1の容量素子と、
前記第2のトランジスタと前記第1の容量素子との間の第2の接続ノードが入力として接続された第1のインバータと、
前記電源配線と、前記接地配線との間に接続され、ゲートが前記第1のインバータの出力を受ける保護トランジスタとを含み、
前記第2のトランジスタのゲート長は、前記第1のトランジスタのゲート長よりも長い、半導体装置。
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