JP6081385B2

JP6081385B2 - ドライバ回路、および、インピーダンス調整回路

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Publication number: JP6081385B2
Application number: JP2014015550A
Authority: JP
Inventors: 雄介釣井; 亮太寺内; 琢磨青山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-01-30
Filing date: 2014-01-30
Publication date: 2017-02-15
Anticipated expiration: 2034-01-30
Also published as: JP2015142323A; US9548609B2; US20150214731A1

Description

ドライバ回路、および、インピーダンス調整回路に関する。

MOSトランジスタを含む半導体集積回路では、静電気放電ESD(ＥｌｅｃｔｒｏｓｔａｔｉｃＤｉｓｃｈａｒｇｅ)によって、回路の誤作動や破損を招くことが知られている。

半導体集積回路のESDモデルとしては、以下の３つのタイプが存在する。
（１）HBM（Human Body Model): 人体帯電モデル
（２）MM (Machine Model):マシンモデル
（３）CDM（Charged Device Model）:デバイス帯電モデル
HBM,MMについては、外部から静電気を帯電した物体からのESD損傷に対するモデルである。CDMについては、デバイスに帯電したESD損傷に対するモデルである。

半導体集積回路の微細化や高機能化と同時に、常にESD対策は施され、ESD保護回路が開発されてきた。しかし、チップ面積縮小と同時にESD保護回路の素子回路の縮小は常に要求され、放電経路も複雑化しているため、現在も半導体デバイスへのESD耐性の確保については、完全に解決できない問題として残っている。

特開２００８−２１９４６３特開２００９−１７７５９４特開２０１０−２３２６０６

回路面積を縮小しつつ、インピーダンス調整回路に対するＥＳＤ耐性を向上することが可能なドライバ回路を提供する。

実施形態に従ったドライバ回路は、データ信号に応じて、第１の信号ノードおよび第２の信号ノードから差動信号を出力する差動出力回路を備える。ドライバ回路は、前記差動出力回路の前記第１の信号ノードと第１の出力パッドとの間に接続され、インピーダンスが調整可能な第１のインピーダンス調整回路を備える。ドライバ回路は、前記差動出力回路の前記第２の信号ノードと第２の出力パッドとの間に接続され、インピーダンスが調整可能な第２のインピーダンス調整回路を備える。ドライバ回路は、電源端子と前記第１の出力パッドとの間に接続され、前記差動出力回路を保護する第１の保護回路を備える。ドライバ回路は、接地端子と前記第１の出力パッドとの間に接続され、前記差動出力回路を保護する第２の保護回路を備える。ドライバ回路は、前記電源端子と前記第２の出力パッドとの間に接続され、前記差動出力回路を保護する第３の保護回路を備える。ドライバ回路は、前記接地端子と前記第２の出力パッドとの間に接続され、前記差動出力回路を保護する第４の保護回路を備える。ドライバ回路は、前記電源端子と前記接地端子との間に接続され、前記電源端子と前記接地端子との間の電位差が予め設定された規定値以上になると、抵抗値が低くなるＥＳＤ保護回路を備える。

前記第１のインピーダンス調整回路は、一端が前記第１の信号ノードに接続された第１の抵抗を有する。第１のインピーダンス調整回路は、一端が前記第１の抵抗の他端に接続された第１のＭＯＳトランジスタを有する。第１のインピーダンス調整回路は、一端が前記第１の信号ノードに接続された第２の抵抗を有する。第１のインピーダンス調整回路は、一端が前記第２の抵抗の他端に接続された第２のＭＯＳトランジスタを有する。第１のインピーダンス調整回路は、一端が前記第１のＭＯＳトランジスタの他端および前記第２のＭＯＳトランジスタの他端に接続され、他端が前記第１の出力パッドに接続された第３の抵抗を有する。第１のインピーダンス調整回路は、カソードが前記電源端子に接続され、アノードが前記第１の信号ノードに接続された第１のダイオードを有する。第１のインピーダンス調整回路は、カソードが前記電源端子に接続され、アノードが前記第３の抵抗の一端に接続された第２のダイオードを有する。

図１は、第１の実施形態に係るドライバ回路１００の構成の一例を示す回路図である。図２は、図１に示すドライバ回路１００の第１のインピーダンス調整回路ＩＣ１、第１、第２の保護回路ＰＣ１、ＰＣ２（第１、第２の保護ダイオードＰＤ１、ＰＤ２）、および、ＥＳＤ保護回路ＥＣに注目した回路構成の一例を示す回路図である。

以下、実施形態について図面に基づいて説明する。なお、以下の実施形態では、インピーダンス調整回路を送信器のドライバ回路に適用した場合について説明するが、受信器にも同様に適用可能である。

第１の実施形態

図１は、第１の実施形態に係るドライバ回路１００の構成の一例を示す回路図である。
図１に示すように、ドライバ回路１００は、電源端子ＴＶＤＤと、接地端子ＴＶＳＳと、第１の出力パッドＴ１と、第２の出力パッドＴ２と、差動出力回路１０と、第１のインピーダンス調整回路ＩＣ１と、第２のインピーダンス調整回路ＩＣ２と、第１の保護回路ＰＣ１と、第２の保護回路ＰＣ２と、第３の保護回路ＰＣ３と、第４の保護回路ＰＣ４と、ＥＳＤ保護回路ＥＣと、を備える。なお、このドライバ回路１００は、例えば、送信器に適用され、送信データを含むデータ信号ＳＤに基づいて、所定の出力信号（送信信号）を第１、第２の出力パッドＴ１、Ｔ２から出力する。

電源端子ＴＶＤＤは、電源電圧ＶＤＤが供給される。

接地端子ＴＶＳＳは、接地に接続され、接地電圧ＶＳＳになっている。

第１の出力パッドＴ１には、第１の伝送路Ａ１の一端が接続されている。

第２の出力パッドＴ２には、第２の伝送路Ａ２の一端が接続されている。

第１の伝送路Ａ１の他端と第２の伝送路Ａ２の他端との間に、終端抵抗Ｚ０が接続される。

差動出力回路１０は、データ信号ＳＤに応じて、第１の信号ノードＮ１および第２の信号ノードＮ２から差動信号を出力する。

この差動出力回路１０は、例えば、図１に示すように、第１のスイッチ素子ＳＷ１と、第２のスイッチ素子ＳＷ２と、第３のスイッチ素子ＳＷ３と、第４のスイッチ素子ＳＷ４と、を有する。

第１のスイッチ素子ＳＷ１は、一端が電圧端子ＬＶに接続され、他端が第１の信号ノードＮ１に接続されている。なお、電圧端子ＬＶには、電源端子ＴＶＤＤの電源電圧ＶＤＤよりも低い電圧ＶＴＴが供給される。

第２のスイッチ素子ＳＷ２は、一端が第１の信号ノードＮ１に接続され、他端が接地端子ＴＶＳＳに接続されている。

第３のスイッチ素子ＳＷ３は、一端が電圧端子ＬＶに接続され、他端が第２の信号ノードＮ２に接続されている。

第４のスイッチ素子ＳＷ４は、一端が第２の信号ノードＮ２に接続され、他端が接地端子ＴＶＳＳに接続されている。

なお、これらの第１から第４のスイッチ素子ＳＷ１〜ＳＷ４は、ＭＯＳトランジスタである。

ここで、差動出力回路１０は、データ信号ＳＤに応じて、第１のスイッチ素子ＳＷ１および第４のスイッチ素子ＳＷ４がオンし且つ第２のスイッチ素子ＳＷ２および第３のスイッチ素子ＳＷ３がオフした状態と、第１のスイッチ素子ＳＷ１および第４のスイッチ素子ＳＷ４がオフし且つ第２のスイッチ素子ＳＷ２および第３のスイッチ素子ＳＷ３がオンした状態と、を切り換える。

すなわち、差動出力回路１０は、データ信号ＳＤに応じて、第１、第２のスイッチ素子ＳＷ１、ＳＷ２を相補的にオン／オフするとともに、第３、第４のスイッチ素子ＳＷ３、ＳＷ４を相補的にオン／オフする。

この差動出力回路１０の動作により、第１の信号ノードＮ１および第２の信号ノードＮ２から差動信号が出力されることとなる。

また、第１のインピーダンス調整回路ＩＣ１は、差動出力回路１０の第１の信号ノードＮ１と第１の出力パッドＴ１との間に接続されている。この第１のインピーダンス調整回路ＩＣ１は、インピーダンスが調整可能になっている。

また、第２のインピーダンス調整回路ＩＣ２は、差動出力回路１０の第２の信号ノードＮ２と第２の出力パッドＴ２との間に接続されている。この第２のインピーダンス調整回路ＩＣ２は、インピーダンスが調整可能になっている。

第１の保護回路ＰＣ１は、電源端子ＴＶＤＤと第１の出力パッドＴ１との間に接続されている。そして、第１の保護回路ＰＣ１は、差動出力回路１０を、例えば、ＥＳＤから保護する。

この第１の保護回路ＰＣ１は、例えば、図１に示すように、カソードが電源端子ＴＶＤＤに接続され、アノードが第１の出力パッドＴ１に接続された第１の保護ダイオードＰＤ１を含む。

また、第２の保護回路ＰＣ２は、接地端子ＴＶＳＳと第１の出力パッドＴ１との間に接続されている。そして、第２の保護回路ＰＣ２は、差動出力回路１０を、例えば、ＥＳＤから保護する。

この第２の保護回路ＰＣ２は、カソードが第１の出力パッドＴ１に接続され、アノードが接地端子ＴＶＳＳに接続された第２の保護ダイオードＰＤ２を含む。

また、第３の保護回路ＰＣ３は、電源端子ＴＶＤＤと第２の出力パッドＴ２との間に接続されている。そして、第３の保護回路ＰＣ３は、差動出力回路１０を、例えば、ＥＳＤから保護する。

この第３の保護回路ＰＣ３は、カソードが電源端子ＴＶＤＤに接続され、アノードが第２の出力パッドＴ２に接続された第３の保護ダイオードＰＤ３を含む。

また、第４の保護回路ＰＣ４は、接地端子ＴＶＳＳと第２の出力パッドＴ２との間に接続されている。そして、第４の保護回路ＰＣ４は、差動出力回路１０を、例えば、ＥＳＤから保護する。

この第４の保護回路ＰＣ４は、カソードが第２の出力パッドＴ２に接続され、アノードが接地端子ＴＶＳＳに接続された第４の保護ダイオードＰＤ４を含む。

また、ＥＳＤ保護回路ＥＣは、電源端子ＴＶＤＤと接地端子ＴＶＳＳとの間に接続されている。このＥＳＤ保護回路ＥＣは、電源端子ＴＶＤＤと接地端子ＴＶＳＳとの間の電位差が予め設定された規定値以上になると、抵抗値が低くなる。

ここで、図１に示す第１、第２のインピーダンス調整回路ＩＣ１、ＩＣ２の具体例について説明する。なお、簡単のため、一例として、図１に示す第１のインピーダンス調整回路ＩＣ１の回路構成について説明する。

図２は、図１に示すドライバ回路１００の第１のインピーダンス調整回路ＩＣ１、第１、第２の保護回路ＰＣ１、ＰＣ２（第１、第２の保護ダイオードＰＤ１、ＰＤ２）、および、ＥＳＤ保護回路ＥＣに注目した回路構成の一例を示す回路図である。

図２に示すように、第１のインピーダンス調整回路ＩＣ１は、例えば、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、第３の抵抗Ｒ３と、第４の抵抗Ｒ４と、第１のＭＯＳトランジスタＭ１と、第２のＭＯＳトランジスタＭ２と、第１のダイオードＤ１と、第２のダイオードＤ２と、を有する。

第１の抵抗Ｒ１は、一端が第１の信号ノードＮ１に接続されている。

第１のＭＯＳトランジスタＭ１は、一端が第１の抵抗Ｒ１の他端に接続されている。

第２の抵抗Ｒ２は、一端が第１の信号ノードＮ１に接続されている。

第２のＭＯＳトランジスタＭ２は、一端が第２の抵抗Ｒ２の他端に接続されている。

第１のＭＯＳトランジスタＭ１および第２のＭＯＳトランジスタＭ２は、例えば、図１に示すように、ｎＭＯＳトランジスタである。

第３の抵抗Ｒ３は、一端が第１のＭＯＳトランジスタＭ１の他端および第２のＭＯＳトランジスタＭ２の他端に接続され、他端が第１の出力パッドＴ１に接続されている。

第４の抵抗Ｒ４は、一端が第１の信号ノードＮ１に接続され、他端が第１の出力パッドＴ１に接続されている。この第４の抵抗Ｒ４は、インピーダンス調整用の抵抗として機能する。この第４の抵抗Ｒ４の抵抗値を回路設計の段階で調整することにより、インピーダンス調整回路ＩＣ１のインピーダンスを調整することができる。

第１のダイオードＤ１は、カソードが電源端子ＴＶＤＤに接続され、アノードが第１の信号ノードＮ１に接続されている。

第２のダイオードＤ２は、カソードが電源端子ＴＶＤＤに接続され、アノードが第３の抵抗Ｒ３の一端に接続されている。

第１のＭＯＳトランジスタＭ１のゲートおよび第２のＭＯＳトランジスタＭ２のゲートには、それぞれ電圧Ｖ１、Ｖ２が供給される。

この電圧Ｖ１、Ｖ２により、第１、第２のＭＯＳトランジスタＭ１、Ｍ２がオンまたはオフ状態に設定される。例えば、電圧Ｖ１が第１のＭＯＳトランジスタＭ１の閾値電圧よりも高く設定され、電圧Ｖ２が第２のＭＯＳトランジスタＭ１の閾値電圧よりも低く設定された場合、第１のＭＯＳトランジスタＭ１がオンし、第２のＭＯＳトランジスタＭ２がオフする。これにより、第１のインピーダンス調整回路ＩＣ１のインピーダンスは、第１、第３、第４の抵抗Ｒ１、Ｒ３、Ｒ４の合成抵抗で決まる値となる。

このようにして、第１のインピーダンス調整回路ＩＣ１のインピーダンスが、所定の値にトリミングされる。

なお、第１の信号ノードＮ１と第３の抵抗Ｒ３の一端との間で直列に接続される抵抗とＭＯＳトランジスタの組の数を増やすことにより、インピーダンスの調整をより細かくすることができる。ここで、第３の抵抗Ｒ３と第２のダイオードＤ２は、第１、第２のＭＯＳトランジスタＭ１、Ｍ２に対して、保護回路として機能する。

これにより、第１、第２のＭＯＳトランジスタＭ１、Ｍ２を、ＣＤＭ（ＣｈａｒｇｅｄＤｅｖｉｃｅＭｏｄｅｌ）のサージ電圧から保護できる。

また、第１の抵抗Ｒ１の抵抗値および第２の抵抗Ｒ２の抵抗値は、第３の抵抗Ｒ３の抵抗値よりも、大きくなるように設定されている。

これにより、上記構成においては、第１、第２のＭＯＳトランジスタＭ１、Ｍ２を第１、第２の抵抗Ｒ１、Ｒ２よりも電源側に配置した場合と比較して、第１、第２のＭＯＳトランジスタＭ１、Ｍ２の各ドレイン、ソース電圧が、例えば、０．１Ｖ程度低い値となる。

したがって、第１、第２のＭＯＳトランジスタＭ１、Ｍ２がより小さいサイズで、同等のオン抵抗を得ることができる。

すなわち、上記構成によれば、第１、第２のＭＯＳトランジスタＭ１、Ｍ２のサイズを縮小することができる。

そして、第１、第２のＭＯＳトランジスタＭ１、Ｍ２のサイズを縮小することにより、ＭＯＳトランジスタの寄生容量によるドライバ回路１００の帯域低下を抑制できる。すなわち、ドライバ回路１００は、より高周波数の帯域にも対応できるものである。

なお、既述のように、第２のインピーダンス調整回路ＩＣ２、第３、第４の保護回路ＰＣ３、ＰＣ４、および、ＥＳＤ保護回路ＥＣに注目した回路構成も、図２に示す回路構成と同様になる。すなわち、第２のインピーダンス調整回路ＩＣ２は、第１のインピーダンス調整回路ＩＣ１と同様の回路構成を有する。

次に、以上のような構成を有するドライバ回路１００における、ＣＤＭのサージ電圧が印加された場合の動作の一例について、図２を用いて説明する。

例えば、ＣＤＭのサージ電圧が第１の出力パッドＴ１に印加されると、放電電流が第１の保護ダイオードＰＤ１から電源端子ＴＶＤＤ側に流れる。より高いサージ電圧が出力パッドに印加されるこのＣＤＭの条件下では、第１の保護ダイオードＰＤ１に加えて、追加の保護回路が必要になる。第３の抵抗Ｒ３と第２のダイオードＤ２は、第１、第２のＭＯＳトランジスタＭ１、Ｍ２に対して、local clamp として働き、追加の保護回路として機能する。すなわち、該放電電流の一部は、第３の抵抗Ｒ３および第２のダイオードＤ２を介して、電源端子ＴＶＤＤ側に流れる。

そして、既述のように、ＥＳＤ保護回路ＥＣは、電源端子ＴＶＤＤと接地端子ＴＶＳＳとの間の電位差が予め設定された規定値以上になると、抵抗値が低くなる。これにより、該放電電流が接地端子ＴＶＳＳに流れることとなる。

これにより、ドライバ回路１００を構成する第１のインピーダンス調整回路ＩＣ１の第１、第２のＭＯＳトランジスタＭ１、Ｍ２をＥＳＤから保護することができる。

以上のように、本実施形態に係るドライバ回路によれば、回路面積を縮小しつつ、インピーダンス調整回路に対するＥＳＤ耐性を向上することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００ドライバ回路
ＴＶＤＤ電源端子
ＴＶＳＳ接地端子
Ｔ１第１の出力パッド
Ｔ２第２の出力パッド
１０差動出力回路
ＩＣ１第１のインピーダンス調整回路
ＩＣ２第２のインピーダンス調整回路
ＰＣ１第１の保護回路
ＰＣ２第２の保護回路
ＰＣ３第３の保護回路
ＰＣ４第４の保護回路
ＥＣＥＳＤ保護回路

Claims

データ信号に応じて、第１の信号ノードおよび第２の信号ノードから差動信号を出力する差動出力回路と、
前記差動出力回路の前記第１の信号ノードと第１の出力パッドとの間に接続され、インピーダンスが調整可能な第１のインピーダンス調整回路と、
前記差動出力回路の前記第２の信号ノードと第２の出力パッドとの間に接続され、インピーダンスが調整可能な第２のインピーダンス調整回路と、
電源端子と前記第１の出力パッドとの間に接続され、前記差動出力回路を保護する第１の保護回路と、
接地端子と前記第１の出力パッドとの間に接続され、前記差動出力回路を保護する第２の保護回路と、
前記電源端子と前記第２の出力パッドとの間に接続され、前記差動出力回路を保護する第３の保護回路と、
前記接地端子と前記第２の出力パッドとの間に接続され、前記差動出力回路を保護する第４の保護回路と、
前記電源端子と前記接地端子との間に接続され、前記電源端子と前記接地端子との間の電位差が予め設定された規定値以上になると、抵抗値が低くなるＥＳＤ保護回路と、を備え、
前記第１のインピーダンス調整回路は、
一端が前記第１の信号ノードに接続された第１の抵抗と、
一端が前記第１の抵抗の他端に接続された第１のＭＯＳトランジスタと、
一端が前記第１の信号ノードに接続された第２の抵抗と、
一端が前記第２の抵抗の他端に接続された第２のＭＯＳトランジスタと、
一端が前記第１のＭＯＳトランジスタの他端および前記第２のＭＯＳトランジスタの他端に接続され、他端が前記第１の出力パッドに接続された第３の抵抗と、
カソードが前記電源端子に接続され、アノードが前記第１の信号ノードに接続された第１のダイオードと、
カソードが前記電源端子に接続され、アノードが前記第３の抵抗の一端に接続された第２のダイオードと、を有する
ドライバ回路。
前記第１のインピーダンス調整回路は、一端が前記第１の信号ノードに接続され、他端が前記第１の出力パッドに接続された第４の抵抗をさらに有する
請求項１に記載のドライバ回路。
前記第１の抵抗の抵抗値および前記第２の抵抗の抵抗値は、前記第３の抵抗の抵抗値よりも、大きくなるように設定されている
請求項１または２に記載のドライバ回路。
前記第１のＭＯＳトランジスタのゲートおよび第２のＭＯＳトランジスタのゲートには、それぞれ電圧が供給される
請求項１から３のいずれか一項に記載のドライバ回路。
前記第１の保護回路は、カソードが前記電源端子に接続され、アノードが前記第１の出力パッドに接続された第１の保護ダイオードを含み、
前記第２の保護回路は、カソードが前記第１の出力パッドに接続され、アノードが前記接地端子に接続された第２の保護ダイオードを含み、
前記第３の保護回路は、カソードが前記電源端子に接続され、アノードが前記第２の出力パッドに接続された第３の保護ダイオードを含み、
前記第４の保護回路は、カソードが前記第２の出力パッドに接続され、アノードが前記接地端子に接続された第４の保護ダイオードを含む
請求項１から４のいずれか一項に記載のドライバ回路。
前記差動出力回路は、
一端が電圧端子に接続され、他端が前記第１の信号ノードに接続された第１のスイッチ素子と、
一端が前記第１の信号ノードに接続され、他端が前記接地端子に接続された第２のスイッチ素子と、
一端が前記電圧端子に接続され、他端が前記第２の信号ノードに接続された第３のスイッチ素子と、
一端が前記第２の信号ノードに接続され、他端が前記接地端子に接続された第４のスイッチ素子と、を有し、
前記差動出力回路は、
前記データ信号に応じて、前記第１のスイッチ素子および第４のスイッチ素子がオンし且つ前記第２のスイッチ素子および前記第３のスイッチ素子がオフした状態と、前記第１のスイッチ素子および第４のスイッチ素子がオフし且つ前記第２のスイッチ素子および前記第３のスイッチ素子がオンした状態と、を切り換える
請求項１から５のいずれか一項に記載のドライバ回路。
信号が供給される信号ノードと、出力パッドとの間のインピーダンスを調整可能なインピーダンス調整回路であって、
一端が前記信号ノードに接続された第１の抵抗と、
一端が前記第１の抵抗の他端に接続された第１のＭＯＳトランジスタと、
一端が前記信号ノードに接続された第２の抵抗と、
一端が前記第２の抵抗の他端に接続された第２のＭＯＳトランジスタと、
一端が前記第１のＭＯＳトランジスタの他端および前記第２のＭＯＳトランジスタの他端に接続され、他端が前記出力パッドに接続された第３の抵抗と、
カソードが前記電源端子に接続され、アノードが前記信号ノードに接続された第１のダイオードと、
カソードが前記電源端子に接続され、アノードが前記第３の抵抗の一端に接続された第２のダイオードと、を備える
インピーダンス調整回路。