JP6665083B2

JP6665083B2 - 振幅リミッタにおける容量性負荷の誘導性隔離

Info

Publication number: JP6665083B2
Application number: JP2016505496A
Authority: JP
Inventors: シータフトロバート; ボデムアレクサンデル
Original assignee: 日本テキサス・インスツルメンツ合同会社; テキサスインスツルメンツインコーポレイテッド
Priority date: 2013-03-19
Filing date: 2014-03-19
Publication date: 2020-03-13
Anticipated expiration: 2034-03-19
Also published as: EP2995001A2; US20140285931A1; US10541527B2; EP2995001A4; WO2014153400A3; WO2014153400A2; JP2016517233A; CN105103445A

Description

本願は、信号振幅制限回路及びそれに関連する方法に関連する。

多くの回路は、その回路への入力信号に対する過電圧状態により損傷を受けることがある。そのため、このような過電圧状態から保護するために過電圧回路要素が含まれ得る。過電圧保護回路要素には、入力ノード上の過電圧状態を検出した際にオンに切り替わる種々のトランジスタの利用を含むものがある。シンクするためにこのようなトランジスタに要求され得る電流の量により、こういったトランジスタを比較的大きくすることが必要とされ得る。トランジスタが大きいと、そのトランジスタにより生じる寄生容量が大きくなる。大きな寄生容量は回路要素の帯域幅を制限し得、これは、高速データ信号にとって特に問題である。

実装の幾つかは、インダクタ、及び第１及び第２のトランジスタを含む振幅リミッタ回路に向けられる。インダクタは、入力ノードに接続される第１の端子を有する。第１のトランジスタは、インダクタの第２の端子に接続され、接地にも接続される。第２のトランジスタは、入力ノードに、及び第１のトランジスタのゲートに接続される。入力ノード上に過電圧状態が形成されると、第２のトランジスタが導通され、それにより第１のトランジスタがオンになり、これは、入力ノードから、インダクタを介し、第１のトランジスタを介し、接地までの過電圧電流経路を形成させる。振幅リミッタのインダクタは、第１のトランジスタにより生じ得る如何なる寄生容量からも入力信号を隔離する。

他の実装が、ホスト、及び入力信号の振幅を制限するため及び振幅制限された信号をホストに提供するための振幅リミッタに向けられる。振幅リミッタは、入力ノードに接続される第１の端子を有するインダクタを含む。振幅リミッタは更に、インダクタの第２の端子に接続される第１のトランジスタを含む。第１のトランジスタは接地にも接続される。第２のトランジスタは、入力ノードに及び第１のトランジスタのゲートに接続される。入力ノード上に過電圧状態が形成されるとき、第２のトランジスタが導通され、それにより第１のトランジスタがオンになり、これは、入力ノードから、インダクタを介し、第１のトランジスタを介し、接地までの過電圧電流経路を形成させる。

本開示の原理に従い、また、振幅リミッタ回路を含むシステムを示す。

図１の振幅リミッタの一例を示す。

図２の振幅リミッタ回路のより詳細な実装を示す。

本明細書に記載される例は、入力信号の振幅を制限する振幅リミッタに向けられる。図１は、トランスミッタ１００が信号１０５をレシーバ１１０に送信するシステムを図示する。トランスミッタ１００及びレシーバ１１０は、同じデバイスの一部であり得、或いは、異なるデバイスに実装されてもよい。幾つかの実装において、トランスミッタ１００及びレシーバ１１０は、共通のシリコン基板に組み込まれ得るが、他の実装において共通のシリコン基板に組み込まれない場合もある。

図示するように、レシーバ１１０は、ホスト１３０に結合される振幅リミッタ１２０を含む。ホスト１３０は、意図される機能性を備えたレシーバを提供し、ここでは、信号１０５をレシーバに提供するためのトランスミッタのため以外、トランスミッタ１００及びレシーバ１１０により実装される機能性についてなんら制約は成されない。信号１０５は、シングルエンド信号又は差動信号であり得る。

振幅リミッタ１２０は、トランスミッタ１００から入力信号１０５を受け取り、入力信号の振幅を特定の閾値まで制限する。幾つかの実装において、振幅リミッタ１２０は入力信号を例えば２Ｖ未満にするべく制限するが、他の過電圧閾値も可能である。入力信号１０５の電圧振幅が所定の過電圧閾値を下回るようにすることによって、所定の過電圧閾値外の、入力信号１０５の電圧振幅の如何なる企図される偏差も振幅リミッタ１２０により制限され得る。振幅リミッタ１２０は、信号１０７により図示するように、振幅制限された入力信号１０５をホスト１３０に提供する。

図２は振幅リミッタ１２０の一例を示す。幾つかの実装において、振幅リミッタ１２０は、シングルエンド信号の振幅を制限する。図２の実装は差動入力信号１０５に関し、図２は、正の差動入力信号の振幅を制限する振幅リミッタ１２０を示す。負の差動入力信号の振幅を制限するために、対応する振幅リミッタ１２０も提供され得る。

図示するように、振幅リミッタ１２０は、インダクタＬ１、レジスタＲ１、及びシャント回路１４５を含む。入力信号１０５は入力ノード１４０において提供され、入力ノード１４０はまた、出力信号１０７をホスト１３０に提供する。つまり、入力ノードは、振幅制限されるべきトランスミッタからの信号１０５を受け取り、また、振幅制限された信号１０７自体でもある。インダクタＬ１は、入力ノード１４０に接続される第１の端子１５０を含む。インダクタＬ１の第２の端子１５２が、インピーダンスマッチングレジスタＲ１に及びシャント回路１４５に接続する。シャント回路１４５は、低インピーダンスノード１４６（例えば、接地）に接続する。シャント回路１４５はまた、入力信号１０５の電圧レベルを監視するように入力ノード１４０に接続する。

シャント回路１４５が、入力ノード１４０上の電圧が過電圧閾値を超え始めていることを検出すると、シャント回路１４５は、入力ノード１４０から、インダクタＬ１を介し、シャント回路１４５を介し、低インピーダンスノード１４６までの過電圧電流経路１６０を形成させる。入力ノード１４０上の電圧が過電圧閾値を超え始めていない場合、過電圧状態がなく、過電圧電流経路１６０は形成されず、入力ノード１４０からシャント回路１４５を介してシャントされる電流はない。入力ノード１４０から低インピーダンスノード１４６への電流をシャントすることにより及び下記で更に詳細に説明するように、入力ノード上の電圧が過電圧閾値を超えないようにされる。

シャント回路１４５により生じる寄生容量は、インダクタＬ１により本質的に隔離される。インダクタのインピーダンスは、増大するインピーダンスとともに増大する。そのため、比較的高いインピーダンスで、インダクタＬ１及びシャント回路１４５の寄生容量の直列結合の同等のインピーダンスは、インダクタＬ１により本質的に支配される。このように、シャント回路１４５の寄生容量の、入力信号１０５の帯域幅に対する影響は小さい。

図３は、振幅リミッタ１２０の例示の回路の実装を示す。他の回路アーキテクチャも可能である。図３の例示の回路は、インダクタＬ１、トランジスタＭ１及びＭ２、及びレジスタＲ１〜Ｒ４を含む。図２のシャント回路１４５の一例を、トランジスタＭ１及びＭ２及びレジスタＲ２〜Ｒ４を含むように図３に図示する。図３の例において、トランジスタＭ１はＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタであり、トランジスタＭ２はＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタであるが、他の種類のトランジスタ及びドーピングの方式も実装され得る。

上述のように、入力信号１０５は入力ノード１４０において提供され、入力ノード１４０はまた、出力信号１０７をホスト１３０に提供する。つまり、入力ノードは、振幅制限されるべきトランスミッタからの信号１０５を受け取り、また、振幅制限された信号１０７自体でもある。インダクタＬ１の第１の端子１５０は入力ノード１４０に接続される。インダクタＬ１の第２の端子１５２は、トランジスタＭ１のドレインＤ１に接続する。トランジスタＭ１のソースＳ１は、低インピーダンスノードに接続され、これは、図２（及び図３）の例において接地である。インダクタＬ１の第２の端子１５２は、図示するようにレジスタＲ１にも接続する。レジスタＲ１は、終端抵抗が用いられないか又は不適切に選択された終端抵抗が用いられた場合に起こり得る反射を一層良好に減衰するようにトランスミッタ１００とインピーダンスマッチするように入力終端抵抗として機能するように選択される。

レジスタＲ３及びＲ４は分圧器を形成し、ノード１７２上の分圧された電圧がトランジスタＭ２のゲートＧ２に提供される。トランジスタＭ２のソースＳ２は入力ノード１４０に接続する。トランジスタＭ２のドレインＤ２は、レジスタＲ２（これは接地に接続する）に、及び更にトランジスタＭ１のゲートＧ１に接続する。トランジスタＭ２のドレインＤ２、トランジスタＭ１のゲートＧ１、及びレジスタＲ２の間の接続点がノード１７５として示される。幾つかの実装において、トランジスタＭ２のソースＳ２は、入力ノード１４０ではなく、インダクタの第２の端子１５２に接続し得る。

レジスタＲ３及びＲ４によって形成された分圧器からのノード１７２上の電圧は、振幅リミッタ１１０のための過電圧点（即ち、入力信号１０５の電圧振幅が、ホスト１３０のための最大定格を超える点）を判定するための基準電圧（ＶＲＥＦ）である。トランジスタＭ２のゲートＧ２に提供されるノード１７２上の基準電圧に対する入力ノード１４０上の電圧が、トランジスタＭ２のためのゲート・ソース閾値電圧を超えるとき、トランジスタＭ２がオンとなる。そうではなく、ノード１７２における電圧に対して入力ノード１４０上の電圧がトランジスタＭ２の閾値電圧を下回る場合、トランジスタＭ２はオフのままである。入力ノード１４０上の電圧が過電圧状態でない通常システムオペレーションの間、トランジスタＭ２はオフである。トランジスタＭ２がオフであると、ノード１７５上の電圧は低くなり得、それによりトランジスタＭ１もオフにされる。そのため、通常システムオペレーション（過電圧状態なし）の間、トランジスタＭ１及びＭ２両方がオフであり、いずれかのトランジスタを介して電流が導通されない。

しかし、入力ノード１４０上の電圧が、過電圧限界（トランジスタＭ２の閾値電圧に対し）を上回って増大し始めるとすぐ、トランジスタＭ２のソースＳ２及びゲートＧ２間の電圧は、トランジスタＭ２をオンにさせるように充分に高くされ得る。トランジスタＭ２がオンであると、入力ノード１４０からトランジスタＭ２及びレジスタＲ２を介して接地までの、電流経路１５７が形成される。その結果、トランジスタＭ１をオンにする程度に充分に大きい非ゼロ電圧がノード１７５上に形成される。トランジスタＭ１がオンになると、図３において過電圧電流経路１６０が形成される。入力ノード１４０からインダクタＬ１及びトランジスタＭ１を介して接地までの、過電圧電流経路１６０が形成される。インダクタＬ１及びトランジスタＭ１の電圧降下は、入力ノード１４０上の電圧として組み合わさる。そのため、入力ノード１４０上の入力電圧は２つの要因により影響を受ける。第１の要因は、トランスミッタ１００により生成される入力信号１０５上の電圧である。第２の要因は、インダクタＬ１及びトランジスタＭ１の組み合わされた電圧である。インダクタＬ１及びトランジスタＭ１からの組み合わされた電圧は、トランスミッタにより生じる任意の競合を支配し、それにより、入力ノード１４０上の電圧が、インダクタＬ１及びトランジスタＭ１の組み合わされた電圧に制限される。インダクタＬ１及びトランジスタＭ１のための構成要素選択は、その結果の電圧が組み合わさってターゲット過電圧閾値を形成するように成される。

概して、インダクタのインピーダンスは周波数と共に増大する。インダクタＬ１は２つの目的を果たす。第１に、インダクタＬ１はインダクタがない場合よりシステムに対する優れた帯域幅特性を確実にする。一層高い周波数では、レジスタＲ１と直列であるインダクタのインピーダンスは増大する。レジスタＲ１は入力終端レジスタであり、インダクタＬ１の周波数依存インピーダンスに起因して、有効入力終端抵抗は、入力信号１０５上の増大する周波数と共に増加する。

第２に、インダクタＬ１のインピーダンスが周波数と共に増加するため、高周波数におけるインダクタＬ１の比較的高いインピーダンス（トランジスタＭ１からの寄生容量に比して）は効率的に、トランジスタＭ１により生じる如何なる寄生容量からも入力信号１０５を隔離する。インダクタＬ１と、寄生容量により生じるトランジスタＭ１との直列結合が、インダクタＬ１のインピーダンスに起因して比較的高いインピーダンスを有する。このように、通常システムオペレーション（過電圧状態なし）の間、振幅リミッタのトランジスタＭ１（これは、過電圧状態の間電流をシンクするために比較的大きい）からの寄生容量が有する、入力信号１０５の帯域幅に対する影響は、インダクタが用いられない場合よりもずっと小さい。

図３においてＶＣＭで示される電圧は、差動信号対の正及び負の信号間の同相電圧を指す。

図３の例示の回路は２つのみのトランジスタを含む。しかし、他の例において２つより多いトランジスタが可能である。

図４は振幅リミッタ１１０の別の実装を示す。図４の実装は、多くの点において図３の実装と同様である。原理の差は、トランジスタＭ３及びＭ４を含んでいる点である。トランジスタＭ３は好ましくはＰＭＯＳデバイスであり、トランジスタＭ４は好ましくはＮＭＯＳデバイスであるが、トランジスタＭ３及びＭ４は他の実装において異なっていてもよい。トランジスタＭ３のソース及びドレインが、分圧器レジスタＲ３及びＲ４と直列に接続される。トランジスタＭ４は、図示するようにノード１７５及び接地に接続する。トランジスタＭ３及びＭ４は、過電圧保護をディセーブルするように機能し、これは、そうでない場合振幅リミッタ１１０によって提供される。両方のトランジスタは同じ制御信号ＤＩＳＡＢＬＥにより制御されるが、個別のディセーブル信号も用いられ得る。ＤＩＳＡＢＬＥ信号はホスト１３０によって制御され得る。

振幅リミッタ１１０をアクティブにするため、ＤＩＳＡＢＬＥ信号が論理低レベルにされる。ＤＩＳＡＢＬＥが低であると、トランジスタＭ３がオンであり、トランジスタＭ４がオフである。Ｍ３がオンであると、分圧器は、上述のように、ノード１７２上の分圧された電圧をトランジスタＭ２のゲートに提供する。ＤＩＳＡＢＬＥ信号のための低状態に起因してオフであるトランジスタＭ４は、回路のオペレーションに対する如何なる効果も有さないようにされる。

振幅リミッタ１１０の振幅制限機能性をディセーブルするため、ＤＩＳＡＢＬＥ信号が（例えば、ホスト１３０により）論理高レベルにされる。ＤＩＳＡＢＬＥが高であると、トランジスタＭ３がオフであり、トランジスタＭ４がオンである。トランジスタＭ３がオフ状態にあると、正の供給電圧からレジスタＲ３を介して電流は流れず、その結果、ノード１７５上の電圧が高にされる。ノード１７２上の電圧を高レベルにすることにより、トランジスタＭ２は、入力ノード１４０上の過電圧状態に関わらずオンとならない。トランジスタＭ４がオン状態にある（及びそのソースが接地に接続される）場合、ノード１７５が低にされ、これも、トランジスタＭ１がオンにならないようにする。このように、入力ノード１４０上の過電圧状態の存在にも関わらず過電圧電流経路１６０は形成されない。

当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

Claims

入力過電圧保護を含む回路であって、
入力ノードで入力電圧信号を受信する回路要素と、
前記入力ノードに接続される第１の端子を有するインダクタと、
シャント回路であって、
前記入力ノードに接続される監視ノードと、
前記インダクタの第２の端子に接続され、前記入力ノードで受信される前記入力電圧信号に基づく過電圧電流を制御可能に受信するシャントノードと、
低インピーダンスノードと、
前記シャントノードと前記低インピーダンスノードとの間に結合される第１のトランジスタと、
前記監視ノードと前記第１のトランジスタの制御端子との間に結合され、前記監視ノードで前記入力電圧信号を監視し、前記入力電圧信号と基準電圧との間の電圧差が所定の電圧よりも大きいことを示す過電圧状態に応答して前記入力ノードから前記シャントノードを介した前記低インピーダンスノードへの前記過電圧電流のための過電圧電流経路を形成する制御回路と、
を含む、前記シャント回路と、
を含む、回路。
請求項１に記載の回路であって、
前記シャント回路が、前記シャント回路を選択的にイネーブル、ディセーブルにする少なくとも１つのトランジスタを更に含む、回路。
請求項１に記載の回路であって、
前記制御回路が、前記監視ノードと前記第１のトレンジスタの制御端子との間に結合される第２のトランジスタを含み、前記基準電圧が前記第２のトランジスタの制御端子に印加される、回路。
請求項３に記載の回路であって、
前記シャント回路が、前記第２のトランジスタに前記基準電圧を供給する電圧生成回路を更に含む、回路。
請求項１に記載の回路であって、
前記インダクタの第２の端子に結合される入力終端インピーダンス整合抵抗を更に含む、回路。
請求項３に記載の回路であって、
前記インダクタの第２の端子に結合される入力終端インピーダンス整合抵抗を更に含む、回路。
入力過電圧保護を含む回路であって、
入力ノードで入力電圧信号を受信する回路要素と、
シャント回路であって、
前記入力ノードに接続される監視ノードと、
前記入力ノードで受信した前記入力電圧信号に基づく誘導電流を制御可能に受信するシャントノードと、
低インピーダンスノードと、
前記シャントノードと前記低インピーダンスノードとの間に結合される第１のトランジスタと、
前記監視ノードと前記第１のトランジスタの制御端子との間に結合され、過電圧状態に応答して過電圧電流経路を形成するように前記第１のトランジスタを制御する制御回路であって、
前記監視ノードと前記第１のトランジスタの制御端子との間に接続され、前記監視ノードにおける前記入力電圧信号に応答する第２のトランジスタと、
前記過電圧状態に対応する過電圧制御ポイントを確立するように前記第２のトランジスタの制御端子に接続される基準電圧回路要素であって、前記過電圧制御ポイントが前記過電圧状態に応答して前記過電圧電流経路を形成するように前記第１のトランジスタを制御する、前記基準電圧回路要素と、
を含む、前記制御回路と、
を含み、前記制御回路が、前記監視ノードで前記入力電圧信号を監視し、前記過電圧状態に応答して前記入力ノードから前記シャントノードと前記シャント回路とを介した前記低インピーダンスノードへの前記誘導電流のための前記過電圧電流経路を形成する、前記シャント回路と、
を含む、回路。
入力ノードを介して受信される入力電圧信号のための入力過電圧保護を提供するのに適したシャント回路であって、
前記入力ノードに接続される監視ノードと、
前記入力ノードで受信された前記入力電圧信号に基づく誘導電流を制御可能に受信するシャントノードと、
低インピーダンスノードと、
第１のトランジスタであって、前記シャントノードに接続される第１の端子と、前記低インピーダンスノードに接続される第２の端子と、制御端子とを含む、前記第１のトランジスタと、
前記監視ノードと前記第１のトランジスタの制御端子との間に接続される制御回路要素であって、前記監視ノードにおける前記入力電圧信号を監視し、前記入力電圧信号と基準電圧との間の電圧差が所定の電圧よりも大きいことを示す過電圧状態に応答して前記入力ノードから前記シャントノードと前記第１のトランジスタとを介した前記低インピーダンスノードへの前記誘導電流のための過電圧電流経路を形成するように前記第１のトンラジスタを制御する、前記制御回路要素と、
を含む、シャント回路。
請求項８に記載のシャント回路であって、
前記シャントノードがインダクタを介して前記入力ノードに結合される、シャント回路。
請求項９に記載のシャント回路であって、
前記インダクタを介して前記入力ノードに結合される入力終端インピーダンス整合抵抗を更に含む、シャント回路。
入力ノードを介して受信される入力電圧信号のための入力過電圧保護を提供するのに適したシャント回路であって、
前記入力ノードに接続される監視ノードと、
前記入力ノードで受信された前記入力電圧信号に基づく誘導電流を制御可能に受信するシャントノードと、
低インピーダンスノードと、
第１のトランジスタであって、前記シャントノードに接続される第１の端子と、前記低インピーダンスノードに接続される第２の端子と、制御端子とを含む、前記第１のトランジスタと、
前記監視ノードと前記第１のトランジスタの制御端子との間に接続される制御回路要素であって、前記監視ノードにおける前記入力電圧信号を監視し、過電圧状態に応答して前記入力ノードから前記シャントノードと前記第１のトランジスタとを介した前記低インピーダンスノードへの前記誘導電流のための過電圧電流経路を形成するように前記第１のトンラジスタを制御する、前記制御回路要素と、
を含み、
前記制御回路要素が、
前記監視ノードと前記第１のトランジスタの制御端子との間に接続され、前記監視ノードにおける前記入力電圧信号に応答する第２のトランジスタと、
前記過電圧状態に対応する過電圧制御ポイントを確立するように前記第２のトランジスタの制御端子に接続される基準電圧回路要素であって、前記過電圧制御ポイントが前記過電圧状態に応答して前記過電圧電流経路を形成するように前記第１のトランジスタを制御する、前記基準電圧回路要素と、
を含む、シャント回路。
請求項１１に記載のシャント回路であって、
前記第１のトランジスタの制御端子と前記第２のトランジスタの制御端子とにそれぞれ接続される第３及び第４のトランジスタであって、前記シャント回路を選択的にディスエーブルするように構成される、前記第３及び第４のトランジスタを更に含む、シャント回路。
システムであって、
入力ノードで入力電圧信号を受信するように構成される回路と、
前記入力ノードに接続されるインダクタと、
前記入力電圧信号を監視して前記入力電圧信号の過電圧状態を検出するシャント回路と、
を含み、
前記シャント回路が、
前記入力ノードに接続される監視ノードと、
前記インダクタを介して前記入力ノードに結合されるシャントノードと、
低インピーダンスノードと、
前記シャントノードと前記低インピーダンスノードとの間に接続される第１のトランジスタと、
前記監視ノードと前記第１のトランジスタの制御端子との間に結合され、前記入力電圧信号と基準電圧との間の電圧差が所定の電圧よりも大きいことを示す過電圧状態に応答して前記入力ノードから前記インダクタと前記シャントノードと前記第１のトランジスタとを介した前記低インピーダンスノードへの過電圧電流経路を形成するように前記第１のトランジスタを制御する、制御回路と、
を含む、システム。
請求項１３に記載のシステムであって、
前記インダクタを介して前記入力ノードに結合される入力終端インピーダンス整合抵抗を更に含む、システム。
システムであって、
入力ノードで入力電圧信号を受信するように構成される回路と、
前記入力ノードに接続されるインダクタと、
前記入力電圧信号を監視して過電圧状態を検出するシャント回路と、
を含み、
前記シャント回路が、
前記入力ノードに接続される監視ノードと、
前記インダクタを介して前記入力ノードに結合されるシャントノードと、
低インピーダンスノードと、
前記シャントノードと前記低インピーダンスノードとの間に接続される第１のトランジスタと、
前記監視ノードと前記第１のトランジスタの制御端子との間に結合され、過電圧状態に応答して前記入力ノードから前記インダクタと前記シャントノードと前記第１のトランジスタとを介した前記低インピーダンスノードへの過電圧電流経路を形成するように前記第１のトランジスタを制御する、制御回路と、
を含み、
前記制御回路が、
前記監視ノードと前記第１のトランジスタの制御端子との間に接続され、前記監視ノードにおける前記入力電圧信号に応答する、第２のトランジスタと、
前記過電圧状態に対応する過電圧制御ポイントを確立するように前記第２のトランジスタの制御端子に接続される基準電圧回路要素であって、前記過電圧制御ポイントが前記過電圧状態に応答して前記過電圧電流経路を形成するように前記第１のトランジスタを制御する、前記基準電圧回路要素と、
を含む、システム。
請求項１５に記載のシステムであって、
前記第１のトランジスタの制御端子と前記第２のトランジスタの制御端子とにそれぞれ接続される第３及び第４のトランジスタであって、前記シャント回路を選択的にディスエーブルする、前記第３及び第４のトランジスタを更に含む、システム。