JP2009164829A - 半導体装置 - Google Patents
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Abstract
【解決手段】入出力パッド(101)と、電源電圧が供給される電源電圧ノード(VDE)と、基準電位が供給される基準電位ノード(GND)と、アノードが前記入出力パッドに接続され、カソードが第1のノードに接続される第1のダイオード(131)と、前記入出力パッド及び前記電源電圧ノードに接続され、前記入出力パッドに前記電源電圧より低い電圧が入力されると、前記第1のノードが前記電源電圧になるように制御する電位制御回路(103)と、前記入出力パッドに静電気が入力されると静電気オン信号を出力するトリガ回路(109)と、前記静電気オン信号が出力されると、前記第1のノード及び前記基準電位ノード間に静電気放電電流を流す静電気放電サージパス回路(108)とを有する。
【選択図】図1
Description
・ESD保護回路に使用するトランジスタのみイオン注入打ち分け(I/Oサイズ増、開発期間増)
・バラスト抵抗(シリサイドブロック802)の付加(プロセス工程増、I/Oサイズ増)
図1は、本発明の第1の実施形態によるトレラントI/Oの半導体装置の構成例を示す回路図である。トレラントI/Oでは、入出力パッド101に入力される電圧は、電源電圧ノードVDEの電圧以下及び以上の電圧である。例えば、電源電圧ノードVDEの電圧が3.3Vであり、入出力パッド101には5V電源の信号が入力される。半導体装置は、入出力パッド101、I/O回路102及びESD保護回路104〜106を有する。ESD保護回路104〜106は、入出力パッド101に高電圧の静電気が入力されたときの半導体装置の誤動作又は損傷等を防止するための回路である。
図2は、本発明の第2の実施形態によるトレラントI/Oの半導体装置の構成例を示す回路図である。本実施形態(図2)は、第1の実施形態(図1)に対して、電圧降下回路107の構成が異なる。以下、本実施形態が第1の実施形態と異なる点を説明する。電圧降下回路107は、抵抗201,202及びnチャネルMOS電界効果トランジスタ143を有する。すなわち、電圧降下回路107は、図1のダイオード141及び142の代わりに、抵抗201及び202を有する。抵抗201は、ノードBP及びノードN1間に接続される。抵抗202は、ノードN1及びグランド電位ノードGND間に接続される。抵抗201及び202により、ノードBPの電圧を降下させた電圧をノードN1に印加させることができる。
図3は、本発明の第3の実施形態によるトレラントI/Oの半導体装置の構成例を示す回路図である。本実施形態(図3)は、第1の実施形態(図1)に対して、トランジスタ143を削除したものです。以下、本実施形態が第1の実施形態と異なる点を説明する。トランジスタ144のドレインは、ノードN1に接続される。電圧降下回路107は、ダイオード141及び142から構成される。ESDサージパス回路108は、ダイオード141,142及びトランジスタ144から構成される。入出力パッド101に静電気が入力されると、ノードBPが電源電圧ノードVDEより高電位になり、第1の実施形態と同様に、トランジスタ144がオンする。その際、ノードBPからダイオード141,142及びトランジスタ144を介してグランド電位ノードGNDにESDサージ電流が流れ、半導体装置を静電気から保護することができる。ESDサージパスにおいて、ダイオード141及び142は電圧降下回路として機能する。
図4は、本発明の第4の実施形態によるトレラントI/Oの半導体装置の構成例を示す回路図である。本実施形態(図4)は、第1の実施形態(図1)に対して、トリガ回路109の構成が異なる。以下、本実施形態が第1の実施形態と異なる点を説明する。
入出力パッドと、
電源電圧が供給される電源電圧ノードと、
基準電位が供給される基準電位ノードと、
アノードが前記入出力パッドに接続され、カソードが第1のノードに接続される第1のダイオードと、
前記入出力パッド及び前記電源電圧ノードに接続され、前記入出力パッドに前記電源電圧より低い電圧が入力されると、前記第1のノードが前記電源電圧になるように制御する電位制御回路と、
前記入出力パッドに静電気が入力されると静電気オン信号を出力するトリガ回路と、
前記静電気オン信号が出力されると、前記第1のノード及び前記基準電位ノード間に静電気放電電流を流す静電気放電サージパス回路と
を有することを特徴とする半導体装置。
(付記2)
さらに、ソースが前記電源電圧ノードに接続され、ドレインが前記入出力パッドに接続され、バックゲートが前記第1のノードに接続される第1の電界効果トランジスタを有することを特徴とする付記1記載の半導体装置。
(付記3)
さらに、ゲートが前記電源電圧ノードに接続され、ドレインが前記入出力パッドに接続される第2の電界効果トランジスタと、
ドレインが前記第2の電界効果トランジスタのソースに接続され、ソースが前記基準電位ノードに接続される第3の電界効果トランジスタとを有することを特徴とする付記2記載の半導体装置。
(付記4)
さらに、前記第1のノードの電圧を降下させて前記トリガ回路に電圧を出力する電圧降下回路を有し、
前記トリガ回路は、前記電圧降下回路が出力する電圧に応じて前記静電気オン信号を出力することを特徴とする付記1記載の半導体装置。
(付記5)
前記静電気放電サージパス回路は、
前記第1のノードの電圧を降下させる電圧降下回路と、
ゲートが前記トリガ回路の出力に接続され、ドレインが前記電圧降下回路に接続され、ソースが前記基準電位ノードに接続される電界効果トランジスタとを有することを特徴とする付記1記載の半導体装置。
(付記6)
前記電圧降下回路は、アノード側が前記第1のノードに接続され、カソード側が前記トリガ回路に接続される第2のダイオードを有することを特徴とする付記4記載の半導体装置。
(付記7)
前記電圧降下回路は、前記電源電圧ノード及び前記基準電位ノード間に直列に接続される複数の抵抗を有し、前記複数の抵抗の相互接続点は、前記トリガ回路に接続されることを特徴とする付記4記載の半導体装置。
(付記8)
前記トリガ回路は、前記第1のノード及び前記基準電位ノード間に直列に接続される抵抗及び容量を有することを特徴とする付記1記載の半導体装置。
(付記9)
さらに、アノードが前記基準電位ノードに接続され、カソードが前記入出力パッドに接続される第2のダイオードを有することを特徴とする付記1記載の半導体装置。
102 I/O回路
103 電位制御回路
104〜106 ESD保護回路
107 電圧降下回路
108 ESDサージパス回路
109 トリガ回路
110 出力バッファ
Claims (5)
- 入出力パッドと、
電源電圧が供給される電源電圧ノードと、
基準電位が供給される基準電位ノードと、
アノードが前記入出力パッドに接続され、カソードが第1のノードに接続される第1のダイオードと、
前記入出力パッド及び前記電源電圧ノードに接続され、前記入出力パッドに前記電源電圧より低い電圧が入力されると、前記第1のノードが前記電源電圧になるように制御する電位制御回路と、
前記入出力パッドに静電気が入力されると静電気オン信号を出力するトリガ回路と、
前記静電気オン信号が出力されると、前記第1のノード及び前記基準電位ノード間に静電気放電電流を流す静電気放電サージパス回路と、
を有することを特徴とする半導体装置。 - さらに、ソースが前記電源電圧ノードに接続され、ドレインが前記入出力パッドに接続され、バックゲートが前記第1のノードに接続される第1の電界効果トランジスタを有することを特徴とする請求項1記載の半導体装置。
- さらに、ゲートが前記電源電圧ノードに接続され、ドレインが前記入出力パッドに接続される第2の電界効果トランジスタと、
ドレインが前記第2の電界効果トランジスタのソースに接続され、ソースが前記基準電位ノードに接続される第3の電界効果トランジスタとを有することを特徴とする請求項2記載の半導体装置。 - さらに、前記第1のノードの電圧を降下させて前記トリガ回路に電圧を出力する電圧降下回路を有し、
前記トリガ回路は、前記電圧降下回路が出力する電圧に応じて前記静電気オン信号を出力することを特徴とする請求項1記載の半導体装置。 - 前記静電気放電サージパス回路は、
前記第1のノードの電圧を降下させる電圧降下回路と、
ゲートが前記トリガ回路の出力に接続され、ドレインが前記電圧降下回路に接続され、ソースが前記基準電位ノードに接続される電界効果トランジスタとを有することを特徴とする請求項1記載の半導体装置。
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JP2007341032A JP5082841B2 (ja) | 2007-12-28 | 2007-12-28 | 半導体装置 |
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JP2007341032A JP5082841B2 (ja) | 2007-12-28 | 2007-12-28 | 半導体装置 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014075435A (ja) * | 2012-10-03 | 2014-04-24 | Fujitsu Semiconductor Ltd | 保護回路 |
US9812437B2 (en) | 2014-02-26 | 2017-11-07 | Seiko Epson Corporation | Semiconductor integrated circuit device, and electronic appliance using the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0766710A (ja) * | 1993-08-26 | 1995-03-10 | Hitachi Ltd | 入出力バッファ回路 |
JPH10242400A (ja) * | 1997-02-18 | 1998-09-11 | Motorola Inc | 静電気放電の保護のための回路 |
JP2007142423A (ja) * | 2005-11-15 | 2007-06-07 | Magnachip Semiconductor Ltd | Esd保護回路 |
-
2007
- 2007-12-28 JP JP2007341032A patent/JP5082841B2/ja active Active
Patent Citations (3)
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