JPH10242400A - 静電気放電の保護のための回路 - Google Patents
静電気放電の保護のための回路Info
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Abstract
(57)【要約】
【課題】 簡単な回路構成で種々の集積回路に対し的確
な静電気放電（ＥＳＤ）保護を可能にする。 【解決手段】 静電気放電（ＥＳＤ）回路１２は入力／
出力ドライバ回路１０に対し強固な保護を提供する。寄
生バイポーラトランジスタ２０２によって放電経路が提
供される。寄生バイポーラ装置はＭＯＳＦＥＴ２０４お
よび一連のダイオード２００の組合せによってトリガさ
れる。ＭＯＳＦＥＴのトリガポイントは前記一連のダイ
オードにおけるダイオードの数を変えることによりプロ
グラム可能である。
な静電気放電（ＥＳＤ）保護を可能にする。 【解決手段】 静電気放電（ＥＳＤ）回路１２は入力／
出力ドライバ回路１０に対し強固な保護を提供する。寄
生バイポーラトランジスタ２０２によって放電経路が提
供される。寄生バイポーラ装置はＭＯＳＦＥＴ２０４お
よび一連のダイオード２００の組合せによってトリガさ
れる。ＭＯＳＦＥＴのトリガポイントは前記一連のダイ
オードにおけるダイオードの数を変えることによりプロ
グラム可能である。
Description
【０００１】
【発明の属する技術分野】本発明は一般的には電子集積
回路に関し、かつより特定的には集積回路のための静電
気放電保護回路に関する。
回路に関し、かつより特定的には集積回路のための静電
気放電保護回路に関する。
【０００２】
【従来の技術】半導体産業において、静電気放電保護
（ＥＳＤ）回路を使用することが知られている。ＥＳＤ
回路は集積された半導体装置が日常的な製造後の取扱い
の間に静電気によって破壊されないことを保証する。し
かしながら、半導体産業における今日のおよび予知でき
る方向は知られたＥＳＤ回路の有効性に悪影響を与えつ
つある。
（ＥＳＤ）回路を使用することが知られている。ＥＳＤ
回路は集積された半導体装置が日常的な製造後の取扱い
の間に静電気によって破壊されないことを保証する。し
かしながら、半導体産業における今日のおよび予知でき
る方向は知られたＥＳＤ回路の有効性に悪影響を与えつ
つある。
【０００３】
【発明が解決しようとする課題】例えば、高ドープエピ
タキシャル（ｅｐｉ）基板は金属酸化物半導体（ＭＯ
Ｓ）電界効果トランジスタ（ＦＥＴ）および厚膜フィー
ルド酸化物（ＴＦＯ）装置が電流シャント装置として作
用するのを妨げる。通常の使用では、高ドープ基板が望
まれる。そのような基板は「ラッチアップ（ｌａｔｃｈ
−ｕｐ）」の望ましくない発生を低減する。ラッチアッ
プの間に、相補ＭＯＳＦＥＴによって形成される２つの
寄生バイポーラトランジスタがフィードバックループを
生成する。フィードバックループにおいては、第１の寄
生バイポーラ装置のベースはまた第２の装置のコレクタ
である。逆に、第２の装置のベースは第１の装置のコレ
クタである。これらのトランジスタの双方が導通してい
るとき、多量の電流が２つの電源の間に流れる可能性が
ある。２つのトランジスタの端子の内の１つに加えられ
る高い電流事象は２つの寄生トランジスタを導通させる
ようにすることができる。高ドープエピタキシャル基板
は前記基板をかつ、従って、一方の装置のベースおよび
他方の装置のコレクタを接地することにより前記フィー
ドバックループを遮断するよう作用する。
タキシャル（ｅｐｉ）基板は金属酸化物半導体（ＭＯ
Ｓ）電界効果トランジスタ（ＦＥＴ）および厚膜フィー
ルド酸化物（ＴＦＯ）装置が電流シャント装置として作
用するのを妨げる。通常の使用では、高ドープ基板が望
まれる。そのような基板は「ラッチアップ（ｌａｔｃｈ
−ｕｐ）」の望ましくない発生を低減する。ラッチアッ
プの間に、相補ＭＯＳＦＥＴによって形成される２つの
寄生バイポーラトランジスタがフィードバックループを
生成する。フィードバックループにおいては、第１の寄
生バイポーラ装置のベースはまた第２の装置のコレクタ
である。逆に、第２の装置のベースは第１の装置のコレ
クタである。これらのトランジスタの双方が導通してい
るとき、多量の電流が２つの電源の間に流れる可能性が
ある。２つのトランジスタの端子の内の１つに加えられ
る高い電流事象は２つの寄生トランジスタを導通させる
ようにすることができる。高ドープエピタキシャル基板
は前記基板をかつ、従って、一方の装置のベースおよび
他方の装置のコレクタを接地することにより前記フィー
ドバックループを遮断するよう作用する。
【０００４】シート低効率（ｒｈｏ）を低減するために
サリサイド（ｓａｌｉｃｉｄｅ）接合層を使用すること
はまた知られたＥＳＤ回路の有効性を低減する。この場
合、いくつかのＭＯＳＦＥＴ、または単一のＭＯＳＦＥ
Ｔを形成するいくつかのフィンガはＥＳＤ保護を提供す
るための寄生バイポーラ装置として作用する。そのよう
なＥＳＤ装置は寄生バイポーラトランジスタの「スナッ
プバック（ｓｎａｐ−ｂａｃｋ）」電流−電圧特性に依
存する。その場合、あるコレクタ−エミッタ電圧、Ｖｔ
１、でバイポーラトランジスタを通って電流が流れ始め
る。その後、前記コレクタ−エミッタ電圧は電流が増大
するに応じて低減し、Ｖｔ１から「スナップバックする
（ｓｎａｐｐｉｎｇ−ｂａｃｋ）」ことになる。後に、
この傾向が反転し、電流が上昇するに応じてコレクタ−
エミッタ電圧が上昇するようにさせる。結局、バイポー
ラトランジスタは他の特定のコレクタ−エミッタ電圧、
Ｖｔ２、で働かなくなる。前記サリサイド層の低い抵抗
は最終的なブレイクダウン電圧、Ｖｔ２、が前記初期電
圧、Ｖｔ１、よりも低くなるようにさせる。そのような
関係は第１のＭＯＳＦＥＴまたはＭＯＳＦＥＴの第１の
フィンガが第２のＭＯＳＦＥＴがターンオンする電圧よ
りも低い電圧でブレイクダウンするようにさせる。その
結果、ＭＯＳＦＥＴ群によって提供される保護は単一の
ＭＯＳＦＥＴによって提供される保護より大きくないこ
とになる。
サリサイド（ｓａｌｉｃｉｄｅ）接合層を使用すること
はまた知られたＥＳＤ回路の有効性を低減する。この場
合、いくつかのＭＯＳＦＥＴ、または単一のＭＯＳＦＥ
Ｔを形成するいくつかのフィンガはＥＳＤ保護を提供す
るための寄生バイポーラ装置として作用する。そのよう
なＥＳＤ装置は寄生バイポーラトランジスタの「スナッ
プバック（ｓｎａｐ−ｂａｃｋ）」電流−電圧特性に依
存する。その場合、あるコレクタ−エミッタ電圧、Ｖｔ
１、でバイポーラトランジスタを通って電流が流れ始め
る。その後、前記コレクタ−エミッタ電圧は電流が増大
するに応じて低減し、Ｖｔ１から「スナップバックする
（ｓｎａｐｐｉｎｇ−ｂａｃｋ）」ことになる。後に、
この傾向が反転し、電流が上昇するに応じてコレクタ−
エミッタ電圧が上昇するようにさせる。結局、バイポー
ラトランジスタは他の特定のコレクタ−エミッタ電圧、
Ｖｔ２、で働かなくなる。前記サリサイド層の低い抵抗
は最終的なブレイクダウン電圧、Ｖｔ２、が前記初期電
圧、Ｖｔ１、よりも低くなるようにさせる。そのような
関係は第１のＭＯＳＦＥＴまたはＭＯＳＦＥＴの第１の
フィンガが第２のＭＯＳＦＥＴがターンオンする電圧よ
りも低い電圧でブレイクダウンするようにさせる。その
結果、ＭＯＳＦＥＴ群によって提供される保護は単一の
ＭＯＳＦＥＴによって提供される保護より大きくないこ
とになる。
【０００５】いくつかの知られたＥＳＤ回路は集積回路
の電圧導体（ｖｏｌｔａｇｅ ｒａｉｌｓ）の間の固有
の容量に依存して一方の電圧導体に加えられた過剰なエ
ネルギを他方にシャントする。この戦略は保護を提供す
るのに必要な装置の合計数を最小にする。しかしなが
ら、この戦略はまた集積回路の容量が低下するに応じて
失敗する。その結果、特定の集積回路のために設計され
た１つのＥＳＤ回路は他の回路のためには十分でない可
能性がある。さらに、ダイの縮小は半導体産業における
支配的な傾向の１つである。特定の集積回路のために設
計されたＥＳＤ回路は同じ回路に対していったん該回路
の形状が低減されあるいは「縮小される」と十分なもの
でなくなる可能性がある。
の電圧導体（ｖｏｌｔａｇｅ ｒａｉｌｓ）の間の固有
の容量に依存して一方の電圧導体に加えられた過剰なエ
ネルギを他方にシャントする。この戦略は保護を提供す
るのに必要な装置の合計数を最小にする。しかしなが
ら、この戦略はまた集積回路の容量が低下するに応じて
失敗する。その結果、特定の集積回路のために設計され
た１つのＥＳＤ回路は他の回路のためには十分でない可
能性がある。さらに、ダイの縮小は半導体産業における
支配的な傾向の１つである。特定の集積回路のために設
計されたＥＳＤ回路は同じ回路に対していったん該回路
の形状が低減されあるいは「縮小される」と十分なもの
でなくなる可能性がある。
【０００６】１つの知られたＥＳＤ回路は電力をシャン
トするためにダイオードストリングまたはダイオードの
つながり（ｄｉｏｄｅ ｓｔｒｉｎｇｓ）に依存する。
残念なことに、ダイオードは電流をリークする。さら
に、各ダイオードのリークはその温度と共に増大する。
半導体産業における他の傾向はできるだけ少ない電流を
消費するかつ広い用途に適した集積回路を設計しかつ製
造することである。これらの目標の双方は環境的な事項
により制限されるリークのある設計により悪影響を受け
る。
トするためにダイオードストリングまたはダイオードの
つながり（ｄｉｏｄｅ ｓｔｒｉｎｇｓ）に依存する。
残念なことに、ダイオードは電流をリークする。さら
に、各ダイオードのリークはその温度と共に増大する。
半導体産業における他の傾向はできるだけ少ない電流を
消費するかつ広い用途に適した集積回路を設計しかつ製
造することである。これらの目標の双方は環境的な事項
により制限されるリークのある設計により悪影響を受け
る。
【０００７】
【課題を解決するための手段】本発明の一態様では、静
電気放電の保護のための回路が提供され、該回路は、入
力端子（１４）、第１の端子および第２の端子を備え前
記第１の端子は前記入力端子に結合されている少なくと
も１つのダイオードを具備する一続きのダイオード（２
００）、第１の電流電極、第２の電流電極、および制御
電極を備えたトランジスタであって、該トランジスタの
第１の電流電極は前記一続きのダイオードの第２の端子
に結合され、制御電極は第１の電源電圧を受けるもの、
そして寄生バイポーラ装置（２０２）であって、該寄生
バイポーラ装置は同じ導電型であり反対導電型の本体部
に配置された第１の拡散領域および第２の拡散領域を具
備し、前記第１の拡散領域は前記入力端子に結合され、
前記第２の拡散領域は第２の電源電圧を受け、前記本体
部は前記トランジスタの第２の電流電極に結合されてい
るもの、を具備することを特徴とする。
電気放電の保護のための回路が提供され、該回路は、入
力端子（１４）、第１の端子および第２の端子を備え前
記第１の端子は前記入力端子に結合されている少なくと
も１つのダイオードを具備する一続きのダイオード（２
００）、第１の電流電極、第２の電流電極、および制御
電極を備えたトランジスタであって、該トランジスタの
第１の電流電極は前記一続きのダイオードの第２の端子
に結合され、制御電極は第１の電源電圧を受けるもの、
そして寄生バイポーラ装置（２０２）であって、該寄生
バイポーラ装置は同じ導電型であり反対導電型の本体部
に配置された第１の拡散領域および第２の拡散領域を具
備し、前記第１の拡散領域は前記入力端子に結合され、
前記第２の拡散領域は第２の電源電圧を受け、前記本体
部は前記トランジスタの第２の電流電極に結合されてい
るもの、を具備することを特徴とする。
【０００８】本発明の別の態様では、静電気放電の保護
のための回路が提供され、該回路は、入力端子（１
４）、第１の電流電極、第２の電流電極、および制御電
極を具備するトランジスタ（２０４）であって、該トラ
ンジスタの第１の電流電極は前記入力端子に結合され、
かつ該トランジスタの制御電極は第１の電源電圧を受け
るもの、そして第１の電流電極、第２の電流電極、およ
び制御電極を備えた寄生バイポーラ（２０２）装置であ
って、前記第１の電流電極は前記入力端子に結合され、
前記第２の電流電極は第２の電源電圧を受けるもの、を
具備することを特徴とする。
のための回路が提供され、該回路は、入力端子（１
４）、第１の電流電極、第２の電流電極、および制御電
極を具備するトランジスタ（２０４）であって、該トラ
ンジスタの第１の電流電極は前記入力端子に結合され、
かつ該トランジスタの制御電極は第１の電源電圧を受け
るもの、そして第１の電流電極、第２の電流電極、およ
び制御電極を備えた寄生バイポーラ（２０２）装置であ
って、前記第１の電流電極は前記入力端子に結合され、
前記第２の電流電極は第２の電源電圧を受けるもの、を
具備することを特徴とする。
【０００９】本発明のさらに別の態様では、出力ドライ
バ回路が提供され、該回路は、出力端子（１４）、第１
の電流電極、第２の電流電極、および制御電極を備えた
第１の出力トランジスタ（１６）であって、該トランジ
スタの第１の電流電極は第１の電源電圧を受け、該トラ
ンジスタの第２の電流電極は前記出力端子に結合されて
いるもの、第１の電流電極、第２の電流電極、および制
御電極を備えた第２の出力トランジスタ（２２）であっ
て、該トランジスタの第１の電流電極は第２の電源電圧
を受け、かつ該トランジスタの制御電極は第１の入力信
号を受けるもの、第１の電流電極、第２の電流電極、お
よび制御電極を備えた電圧低減トランジスタ（１８）で
あって、該トランジスタの第１の電流電極は前記第２の
出力トランジスタの第２の電流電極に結合され、第２の
電流電極は出力端子に結合され、そして該トランジスタ
の制御電極は前記第１の電源電圧を受けるもの、前記第
１の出力トランジスタの本体部に結合されたウエルポン
プ（３０）であって、該ウエルポンプは前記出力端子に
おける電位に応答して前記第１の出力トランジスタの本
体部の電位を調整するもの、前記第１の出力トランジス
タの制御電極に結合されたゲートポンプ（２８）であっ
て、該ゲートポンプは前記出力端子における電位に応答
して前記第１の出力トランジスタの制御電極の電位を調
整するもの、第１の端子および第２の端子を備えた高電
圧ブロッカ（２０）であって、該第１の端子は前記第１
の出力トランジスタの制御電極に結合され、かつその第
２の端子は第２の入力信号を受け、前記高電圧ブロッカ
はその第１の端子からその第２の端子に伝送される電位
を所定の値に制限するもの、第１の端子および第２の端
子を備えた導体クランプ（２４）であって、該第１の端
子は前記第１の電源電圧を受けかつ第２の端子は前記第
２の電源電圧を受け、前記導体クランプは静電気放電
（ＥＳＤ）事象の間に前記第１の電源と前記第２の電源
との間の放電経路を可能にするもの、第１の端子および
第２の端子を備えた第１のダイオード（２６）であっ
て、該第１の端子は前記第１の電源電圧を受けかつ該第
２の端子は前記第２の電源電圧を受けるもの、第１の端
子および第２の端子を備えた第２のダイオード（３４）
であって、該第１の端子は前記出力端子に結合され、か
つ該第２の端子は前記第２の電源電圧を受けるもの、そ
してＥＳＤ回路であって、第１の端子および第２の端子
を具備し該第１の端子は前記出力端子に結合されている
少なくとも１つのダイオードを備えた一続きのダイオー
ド（２００）、第１の電流電極、第２の電流電極、およ
び制御電極を備え、該第１の電流電極は前記一続きのダ
イオードの第２の端子に結合され、かつ該制御電極は前
記第１の電源電圧を受けるＥＳＤトランジスタ、同じ導
電型であり反対導電型の本体部に配置された第１の拡散
領域および第２の拡散領域を備えた寄生バイポーラ装置
（２０２）であって、前記第１の拡散領域は前記出力端
子に結合され、前記第２の拡散領域は前記第２の電源電
圧を受け、かつ前記本体部は前記ＥＳＤトランジスタの
第２の電流電極に結合されているもの、を具備する前記
ＥＳＤ回路、を具備することを特徴とする。
バ回路が提供され、該回路は、出力端子（１４）、第１
の電流電極、第２の電流電極、および制御電極を備えた
第１の出力トランジスタ（１６）であって、該トランジ
スタの第１の電流電極は第１の電源電圧を受け、該トラ
ンジスタの第２の電流電極は前記出力端子に結合されて
いるもの、第１の電流電極、第２の電流電極、および制
御電極を備えた第２の出力トランジスタ（２２）であっ
て、該トランジスタの第１の電流電極は第２の電源電圧
を受け、かつ該トランジスタの制御電極は第１の入力信
号を受けるもの、第１の電流電極、第２の電流電極、お
よび制御電極を備えた電圧低減トランジスタ（１８）で
あって、該トランジスタの第１の電流電極は前記第２の
出力トランジスタの第２の電流電極に結合され、第２の
電流電極は出力端子に結合され、そして該トランジスタ
の制御電極は前記第１の電源電圧を受けるもの、前記第
１の出力トランジスタの本体部に結合されたウエルポン
プ（３０）であって、該ウエルポンプは前記出力端子に
おける電位に応答して前記第１の出力トランジスタの本
体部の電位を調整するもの、前記第１の出力トランジス
タの制御電極に結合されたゲートポンプ（２８）であっ
て、該ゲートポンプは前記出力端子における電位に応答
して前記第１の出力トランジスタの制御電極の電位を調
整するもの、第１の端子および第２の端子を備えた高電
圧ブロッカ（２０）であって、該第１の端子は前記第１
の出力トランジスタの制御電極に結合され、かつその第
２の端子は第２の入力信号を受け、前記高電圧ブロッカ
はその第１の端子からその第２の端子に伝送される電位
を所定の値に制限するもの、第１の端子および第２の端
子を備えた導体クランプ（２４）であって、該第１の端
子は前記第１の電源電圧を受けかつ第２の端子は前記第
２の電源電圧を受け、前記導体クランプは静電気放電
（ＥＳＤ）事象の間に前記第１の電源と前記第２の電源
との間の放電経路を可能にするもの、第１の端子および
第２の端子を備えた第１のダイオード（２６）であっ
て、該第１の端子は前記第１の電源電圧を受けかつ該第
２の端子は前記第２の電源電圧を受けるもの、第１の端
子および第２の端子を備えた第２のダイオード（３４）
であって、該第１の端子は前記出力端子に結合され、か
つ該第２の端子は前記第２の電源電圧を受けるもの、そ
してＥＳＤ回路であって、第１の端子および第２の端子
を具備し該第１の端子は前記出力端子に結合されている
少なくとも１つのダイオードを備えた一続きのダイオー
ド（２００）、第１の電流電極、第２の電流電極、およ
び制御電極を備え、該第１の電流電極は前記一続きのダ
イオードの第２の端子に結合され、かつ該制御電極は前
記第１の電源電圧を受けるＥＳＤトランジスタ、同じ導
電型であり反対導電型の本体部に配置された第１の拡散
領域および第２の拡散領域を備えた寄生バイポーラ装置
（２０２）であって、前記第１の拡散領域は前記出力端
子に結合され、前記第２の拡散領域は前記第２の電源電
圧を受け、かつ前記本体部は前記ＥＳＤトランジスタの
第２の電流電極に結合されているもの、を具備する前記
ＥＳＤ回路、を具備することを特徴とする。
【００１０】
【発明の実施の形態】図１は、本発明に従って構成され
た入力／出力（Ｉ／Ｏ）ドライバ回路１０の部分的ブロ
ック図、部分的回路図を示す。Ｉ／Ｏドライバ回路１０
は静電気放電事象に対してかつ電気的オーバストレス
（ｅｌｅｃｔｒｉｃａｌ ｏｖｅｒｓｔｒｅｓｓ：ＥＯ
Ｓ）事象に対して保護を提供するためＥＳＤ回路１２を
含む。ＥＳＤ回路１２は図２に関して後により詳細に説
明する。
た入力／出力（Ｉ／Ｏ）ドライバ回路１０の部分的ブロ
ック図、部分的回路図を示す。Ｉ／Ｏドライバ回路１０
は静電気放電事象に対してかつ電気的オーバストレス
（ｅｌｅｃｔｒｉｃａｌ ｏｖｅｒｓｔｒｅｓｓ：ＥＯ
Ｓ）事象に対して保護を提供するためＥＳＤ回路１２を
含む。ＥＳＤ回路１２は図２に関して後により詳細に説
明する。
【００１１】ここで、ＥＳＤ回路１２は過剰なエネルギ
をシャントする寄生バイポーラトランジスタをトリガす
るためにＭＯＳＦＥＴトランジスタを使用することに注
目することが適切であろう。トリガ電流を使用すること
は寄生バイポーラトランジスタがエネルギをシャントし
始めるポイントを低下させる。寄生バイポーラトランジ
スタを使用することは真の（ｔｒｕｅ）バイポーラ装置
の必要性を除去する。真のバイポーラトランジスタはそ
の制御電極が半導体基板から分離されているものであり
かつ、従って、直接制御可能なものである。典型的に
は、バイポーラ装置を含めることは集積回路の製造コス
トを大きく増大する。寄生バイポーラトランジスタの制
御電極にトリガ電流を直接加えることは高ドープ基板に
よって引き起こされる電圧電位を局部的に克服する。通
常、基板は２つの電源の内のより低いものに結合され
る。前記トリガポイントはダイオードストリングにおけ
るダイオードの数を増大しまたは低減することにより容
易にプログラム可能である。しかしながら、過剰なエネ
ルギの大部分をシャントするのは寄生バイポーラ装置で
あって、ダイオードストリングではない。その結果、個
々のダイオードは電流リーケージおよび温度によって引
き起こされる性能の変動を最小にするため非常に小さく
作ることができる。また、ＥＳＤ回路１２は２つの電圧
導体の間の容量に依存しない。従って、ＥＳＤ回路１２
は小さな集積回路内に、大きな集積回路内に、および設
計組織にわたり使用される標準セルライブラリに導入す
ることができる。当業者は今日のおよび将来の集積回路
の処理フローに対するＥＳＤ回路１２の適切さを容易に
理解するであろう。
をシャントする寄生バイポーラトランジスタをトリガす
るためにＭＯＳＦＥＴトランジスタを使用することに注
目することが適切であろう。トリガ電流を使用すること
は寄生バイポーラトランジスタがエネルギをシャントし
始めるポイントを低下させる。寄生バイポーラトランジ
スタを使用することは真の（ｔｒｕｅ）バイポーラ装置
の必要性を除去する。真のバイポーラトランジスタはそ
の制御電極が半導体基板から分離されているものであり
かつ、従って、直接制御可能なものである。典型的に
は、バイポーラ装置を含めることは集積回路の製造コス
トを大きく増大する。寄生バイポーラトランジスタの制
御電極にトリガ電流を直接加えることは高ドープ基板に
よって引き起こされる電圧電位を局部的に克服する。通
常、基板は２つの電源の内のより低いものに結合され
る。前記トリガポイントはダイオードストリングにおけ
るダイオードの数を増大しまたは低減することにより容
易にプログラム可能である。しかしながら、過剰なエネ
ルギの大部分をシャントするのは寄生バイポーラ装置で
あって、ダイオードストリングではない。その結果、個
々のダイオードは電流リーケージおよび温度によって引
き起こされる性能の変動を最小にするため非常に小さく
作ることができる。また、ＥＳＤ回路１２は２つの電圧
導体の間の容量に依存しない。従って、ＥＳＤ回路１２
は小さな集積回路内に、大きな集積回路内に、および設
計組織にわたり使用される標準セルライブラリに導入す
ることができる。当業者は今日のおよび将来の集積回路
の処理フローに対するＥＳＤ回路１２の適切さを容易に
理解するであろう。
【００１２】図１により説明を続けると、入力／出力
（Ｉ／Ｏ）パッド１４はＩ／Ｏドライバ回路１０を導入
する集積回路の外部の他の装置に伝送される電圧レベル
を発生する。本実施形態では、Ｉ／Ｏドライバ回路１０
はＩ／Ｏパッド１４上に０または３．３ボルトを出力す
る。他の実施形態では、Ｉ／Ｏドライバ回路１０はＩ／
Ｏドライバ回路１０を導入する集積回路の外部の他の装
置から電圧レベルを受けるための回路を含むことができ
る。そのような実施形態において、前記電圧はまた０ま
たは３．３ボルトとすることができる。さらに別の実施
形態では、最大受信電圧レベルは前記最大出力電圧レベ
ルを超えることができる。例えば、Ｉ／Ｏドライバ回路
１０は０または３．３ボルトの信号を出力できるが、０
または５ボルトの信号を受信することができる。
（Ｉ／Ｏ）パッド１４はＩ／Ｏドライバ回路１０を導入
する集積回路の外部の他の装置に伝送される電圧レベル
を発生する。本実施形態では、Ｉ／Ｏドライバ回路１０
はＩ／Ｏパッド１４上に０または３．３ボルトを出力す
る。他の実施形態では、Ｉ／Ｏドライバ回路１０はＩ／
Ｏドライバ回路１０を導入する集積回路の外部の他の装
置から電圧レベルを受けるための回路を含むことができ
る。そのような実施形態において、前記電圧はまた０ま
たは３．３ボルトとすることができる。さらに別の実施
形態では、最大受信電圧レベルは前記最大出力電圧レベ
ルを超えることができる。例えば、Ｉ／Ｏドライバ回路
１０は０または３．３ボルトの信号を出力できるが、０
または５ボルトの信号を受信することができる。
【００１３】Ｉ／Ｏパッド１４はｐ型ＭＯＳＦＥＴトラ
ンジスタ１６の第１の電流電極にかつｎ型ＭＯＳＦＥＴ
トランジスタ１８の第１の電流電極に接続されている。
トランジスタ１６の第２の電流電極および制御電極は、
それぞれ、第１の電源、ＶＤＤ、におよび高電圧ブロッ
カ２０の出力端子に接続されている。高電圧ブロッカ２
０は４つの入力、プリドライバ入力Ａ（ＰＲＥＤＲＩＶ
ＥＲ ＩＮ Ａ）、ＶＤＤ、Ｉ／Ｏパッド１４、および
トランジスタ１６のウエルを受ける。高電圧ブロッカ２
０は図３に関連して後に説明する。
ンジスタ１６の第１の電流電極にかつｎ型ＭＯＳＦＥＴ
トランジスタ１８の第１の電流電極に接続されている。
トランジスタ１６の第２の電流電極および制御電極は、
それぞれ、第１の電源、ＶＤＤ、におよび高電圧ブロッ
カ２０の出力端子に接続されている。高電圧ブロッカ２
０は４つの入力、プリドライバ入力Ａ（ＰＲＥＤＲＩＶ
ＥＲ ＩＮ Ａ）、ＶＤＤ、Ｉ／Ｏパッド１４、および
トランジスタ１６のウエルを受ける。高電圧ブロッカ２
０は図３に関連して後に説明する。
【００１４】トランジスタ１８の第２の電流電極および
制御電極は、それぞれ、ｎ型ＭＯＳＦＥＴトランジスタ
２２の第１の電流電極にかつ第１の電源、ＶＤＤ、に結
合されている。トランジスタ２２の第２の電流電極およ
び制御電極は、それぞれ、第２の電源、Ｖｓｓ、におよ
び入力のプリドライバ入力Ｂ（ＰＲＥＤＲＩＶＥＲＩＮ
Ｂ）に結合されている。
制御電極は、それぞれ、ｎ型ＭＯＳＦＥＴトランジスタ
２２の第１の電流電極にかつ第１の電源、ＶＤＤ、に結
合されている。トランジスタ２２の第２の電流電極およ
び制御電極は、それぞれ、第２の電源、Ｖｓｓ、におよ
び入力のプリドライバ入力Ｂ（ＰＲＥＤＲＩＶＥＲＩＮ
Ｂ）に結合されている。
【００１５】Ｉ／Ｏドライバ回路１０はまたＶＤＤおよ
びＶｓｓの間に並列に接続された導体クランプまたはレ
ールクランプ（ｒａｉｌ ｃｌａｍｐ）２４およびダイ
オード２６を含む。導体クランプ２４は、もし十分なも
のであれば、Ｉ／Ｏドライバ回路１０を導入した集積回
路の固有の容量とすることができ、あるいはＥＳＤ事象
の間にＶＤＤとＶｓｓの間に放電経路を提供する能動回
路とすることができる。ダイオード２６はＶｓｓがほぼ
０．５ボルトＶＤＤより高い場合にそれが電流を導通す
るよう結合される。通常、ＶＤＤはＶｓｓより３．３ボ
ルト高い。ゲートポンプ２８の４つの端子はＶＤＤに、
トランジスタ１６の制御電極に、Ｉ／Ｏパッド１４に、
そしてトランジスタ１６のウエルにそれぞれ結合されて
いる。ゲートポンプ２８は図４に関して後に説明する。
ウエルポンプ３０の３つの端子は、それぞれ、ＶＤＤ
に、トランジスタ１６のウエルに、そしてＩ／Ｏパッド
１４に接続されている。ウエルポンプ３０は図５を参照
して後に説明する。ｎｐｎバイポーラトランジスタ３２
の第１の電流電極、第２の電流電極、および制御電極
は、それぞれ、ＶＤＤに、Ｉ／Ｏパッド１４に、そして
Ｖｓｓに結合されている。ダイオード３４の第１の端子
および第２の端子は、それぞれ、Ｉ／Ｏパッド１４にお
よびＶｓｓに結合されている。ダイオード３４はＶｓｓ
がＩ／Ｏパッド１４上に存在する電圧よりもほぼ０．５
ボルト高い場合にそれが電流を導通するように結合され
る。通常、Ｉ／Ｏパッド１４上に存在する電圧レベルは
Ｖｓｓより高いかまたは等しい。
びＶｓｓの間に並列に接続された導体クランプまたはレ
ールクランプ（ｒａｉｌ ｃｌａｍｐ）２４およびダイ
オード２６を含む。導体クランプ２４は、もし十分なも
のであれば、Ｉ／Ｏドライバ回路１０を導入した集積回
路の固有の容量とすることができ、あるいはＥＳＤ事象
の間にＶＤＤとＶｓｓの間に放電経路を提供する能動回
路とすることができる。ダイオード２６はＶｓｓがほぼ
０．５ボルトＶＤＤより高い場合にそれが電流を導通す
るよう結合される。通常、ＶＤＤはＶｓｓより３．３ボ
ルト高い。ゲートポンプ２８の４つの端子はＶＤＤに、
トランジスタ１６の制御電極に、Ｉ／Ｏパッド１４に、
そしてトランジスタ１６のウエルにそれぞれ結合されて
いる。ゲートポンプ２８は図４に関して後に説明する。
ウエルポンプ３０の３つの端子は、それぞれ、ＶＤＤ
に、トランジスタ１６のウエルに、そしてＩ／Ｏパッド
１４に接続されている。ウエルポンプ３０は図５を参照
して後に説明する。ｎｐｎバイポーラトランジスタ３２
の第１の電流電極、第２の電流電極、および制御電極
は、それぞれ、ＶＤＤに、Ｉ／Ｏパッド１４に、そして
Ｖｓｓに結合されている。ダイオード３４の第１の端子
および第２の端子は、それぞれ、Ｉ／Ｏパッド１４にお
よびＶｓｓに結合されている。ダイオード３４はＶｓｓ
がＩ／Ｏパッド１４上に存在する電圧よりもほぼ０．５
ボルト高い場合にそれが電流を導通するように結合され
る。通常、Ｉ／Ｏパッド１４上に存在する電圧レベルは
Ｖｓｓより高いかまたは等しい。
【００１６】Ｉ／Ｏドライバ回路１０の動作は便宜的に
２つの動作モードに関して説明することができ、すなわ
ち、（１）通常Ｉ／Ｏモード、および（２）静電気放電
保護、である。静電気放電保護機能はさらに人体モデル
（ｈｕｍａｎ ｂｏｄｙ ｍｏｄｅｌ）を試験するため
に使用される４つの方法と同様の４つの場合に分けるこ
とができ、すなわち、（１）ＶＤＤに関して正の入力電
圧、（２）Ｖｓｓに関して正の入力電圧、（３）ＶＤＤ
に関して負の入力電圧、および（４）Ｖｓｓに関して負
の入力電圧である。
２つの動作モードに関して説明することができ、すなわ
ち、（１）通常Ｉ／Ｏモード、および（２）静電気放電
保護、である。静電気放電保護機能はさらに人体モデル
（ｈｕｍａｎ ｂｏｄｙ ｍｏｄｅｌ）を試験するため
に使用される４つの方法と同様の４つの場合に分けるこ
とができ、すなわち、（１）ＶＤＤに関して正の入力電
圧、（２）Ｖｓｓに関して正の入力電圧、（３）ＶＤＤ
に関して負の入力電圧、および（４）Ｖｓｓに関して負
の入力電圧である。
【００１７】＜通常動作＞通常動作においては、Ｉ／Ｏ
ドライバ回路１０は出力のみまたは入力のみのドライバ
として使用される。特定の機能は制御信号「プリドライ
バ入力Ａ」および「プリドライバ入力Ｂ」の論理状態に
よって選択される。もしＩ／Ｏドライバ回路１０が出力
のみのバッファとして使用されるべきであれば、出力さ
れるべき（どこかほかの回路で発生された）信号はトラ
ンジスタ１６の制御電極におよびトランジスタ２２の制
御電極の双方に供給される。出力されるべき信号は高電
圧ブロッカ２０を介してトランジスタ１６の制御電極に
供給される。従って、「プリドライバ入力Ａ」および
「プリドライバ入力Ｂ」は共に所望の出力信号の電位に
ある。どのトランジスタがイネーブルされるかに応じ
て、電源ＶＤＤまたは電源ＶｓｓがＩ／Ｏパッド１４に
結合される。もしＩ／Ｏドライバ回路１０が入力のみの
バッファとして使用されれば、「プリトライバ入力Ａ」
はＶＤＤにセットされ、かつ「プリドライバ入力Ｂ」は
Ｖｓｓにセットされる。これらの電圧レベルはＩ／Ｏパ
ッド１４をハイインピーダンス状態にする。この場合、
Ｉ／Ｏドライバ回路１０の外部で発生される電圧がＩ／
Ｏパッド１４に供給されかつ回路（図示せず）によって
バッファリングされる。
ドライバ回路１０は出力のみまたは入力のみのドライバ
として使用される。特定の機能は制御信号「プリドライ
バ入力Ａ」および「プリドライバ入力Ｂ」の論理状態に
よって選択される。もしＩ／Ｏドライバ回路１０が出力
のみのバッファとして使用されるべきであれば、出力さ
れるべき（どこかほかの回路で発生された）信号はトラ
ンジスタ１６の制御電極におよびトランジスタ２２の制
御電極の双方に供給される。出力されるべき信号は高電
圧ブロッカ２０を介してトランジスタ１６の制御電極に
供給される。従って、「プリドライバ入力Ａ」および
「プリドライバ入力Ｂ」は共に所望の出力信号の電位に
ある。どのトランジスタがイネーブルされるかに応じ
て、電源ＶＤＤまたは電源ＶｓｓがＩ／Ｏパッド１４に
結合される。もしＩ／Ｏドライバ回路１０が入力のみの
バッファとして使用されれば、「プリトライバ入力Ａ」
はＶＤＤにセットされ、かつ「プリドライバ入力Ｂ」は
Ｖｓｓにセットされる。これらの電圧レベルはＩ／Ｏパ
ッド１４をハイインピーダンス状態にする。この場合、
Ｉ／Ｏドライバ回路１０の外部で発生される電圧がＩ／
Ｏパッド１４に供給されかつ回路（図示せず）によって
バッファリングされる。
【００１８】上に述べたように、Ｉ／Ｏドライバ回路１
０は５ボルトに耐えられる。もし５ボルトの信号がＩ／
Ｏパッド１４に加えられれば、何らの損傷も生じないで
あろう。トランジスタ１６の制御電極およびウエルは共
に、それぞれ、ゲートポンプ２８によりおよびウエルポ
ンプ３０によってより高い入力電圧でバイアスされる。
このバイアスは電源ＶＤＤよりも大きな電圧がＩ／Ｏパ
ッド１４に印加された場合にトランジスタ１６が電流を
導通しないことを保証する。さらに、高電圧ブロッカ２
０はトランジスタ１６の制御電極に印加されるバイアス
電圧が内部回路（図示せず）に印加されないことを保証
する。
０は５ボルトに耐えられる。もし５ボルトの信号がＩ／
Ｏパッド１４に加えられれば、何らの損傷も生じないで
あろう。トランジスタ１６の制御電極およびウエルは共
に、それぞれ、ゲートポンプ２８によりおよびウエルポ
ンプ３０によってより高い入力電圧でバイアスされる。
このバイアスは電源ＶＤＤよりも大きな電圧がＩ／Ｏパ
ッド１４に印加された場合にトランジスタ１６が電流を
導通しないことを保証する。さらに、高電圧ブロッカ２
０はトランジスタ１６の制御電極に印加されるバイアス
電圧が内部回路（図示せず）に印加されないことを保証
する。
【００１９】＜ＥＳＤ事象＞ ＜ＶＤＤに関して正の電圧入力＞この場合、大きな正の
電圧レベルが電源ＶＤＤに関してＩ／Ｏパッド１４に印
加される。大きな正の入力電圧はＥＳＤ回路１２が、こ
の筋書きにおいてはフローティングである、Ｉ／Ｏパッ
ド１４からＶｓｓへとエネルギをシャントするようにさ
せる。電源Ｖｓｓ上の電圧は上昇し始め、ダイオード２
６を順方向バイアスする。ＥＳＤ回路１２、電源Ｖｓ
ｓ、およびダイオード２６はそれによってＩ／Ｏパッド
１４から電源ＶＤＤへの放電経路を形成する。
電圧レベルが電源ＶＤＤに関してＩ／Ｏパッド１４に印
加される。大きな正の入力電圧はＥＳＤ回路１２が、こ
の筋書きにおいてはフローティングである、Ｉ／Ｏパッ
ド１４からＶｓｓへとエネルギをシャントするようにさ
せる。電源Ｖｓｓ上の電圧は上昇し始め、ダイオード２
６を順方向バイアスする。ＥＳＤ回路１２、電源Ｖｓ
ｓ、およびダイオード２６はそれによってＩ／Ｏパッド
１４から電源ＶＤＤへの放電経路を形成する。
【００２０】＜Ｖｓｓに関して正の電圧入力＞この場
合、大きな正の電圧レベルが電源Ｖｓｓに関してＩ／Ｏ
パッド１４に印加される。前述のように、大きな正の入
力電圧はＥＳＤ回路１２がＩ／Ｏパッド１４からＶｓｓ
へのエネルギをシャントするようにさせる。ＥＳＤ回路
１２はそれによってＩ／Ｏパッド１４から電源Ｖｓｓへ
の放電経路を形成する。
合、大きな正の電圧レベルが電源Ｖｓｓに関してＩ／Ｏ
パッド１４に印加される。前述のように、大きな正の入
力電圧はＥＳＤ回路１２がＩ／Ｏパッド１４からＶｓｓ
へのエネルギをシャントするようにさせる。ＥＳＤ回路
１２はそれによってＩ／Ｏパッド１４から電源Ｖｓｓへ
の放電経路を形成する。
【００２１】＜ＶＤＤに関して負の入力電圧＞この場
合、大きな負の電圧レベルが電圧レベルＶＤＤに関して
Ｉ／Ｏパッド１４に印加される。この大きな負の電圧は
ダイオード３４を順方向バイアスしかつ導体クランプ２
４が電源Ｖｓｓを電源ＶＤＤに結合できるようにする。
ダイオード３４および導体クランプ２４は電源ＶＤＤか
らＩ／Ｏパッド１４への放電経路を形成する。前述のよ
うに、導体クランプ２４はＩ／Ｏドライバ回路１４を導
入した集積回路の固有の容量とすることができ、あるい
は能動クランプ回路とすることができる。また、トラン
ジスタ３２を介して電源ＶＤＤからＩ／Ｏパッド１４へ
第２のシャント経路がある。この第２の場合には、前記
固有の容量（または導体クランプ２４）はＶＤＤをＶｓ
ｓに結合しかつ最終的にトランジスタ３２の制御電極に
結合する。トランジスタ３２は次に順方向バイアスされ
電源ＶＤＤからトランジスタ３２を通りＩ／Ｏパッド１
４へと電流を流す。
合、大きな負の電圧レベルが電圧レベルＶＤＤに関して
Ｉ／Ｏパッド１４に印加される。この大きな負の電圧は
ダイオード３４を順方向バイアスしかつ導体クランプ２
４が電源Ｖｓｓを電源ＶＤＤに結合できるようにする。
ダイオード３４および導体クランプ２４は電源ＶＤＤか
らＩ／Ｏパッド１４への放電経路を形成する。前述のよ
うに、導体クランプ２４はＩ／Ｏドライバ回路１４を導
入した集積回路の固有の容量とすることができ、あるい
は能動クランプ回路とすることができる。また、トラン
ジスタ３２を介して電源ＶＤＤからＩ／Ｏパッド１４へ
第２のシャント経路がある。この第２の場合には、前記
固有の容量（または導体クランプ２４）はＶＤＤをＶｓ
ｓに結合しかつ最終的にトランジスタ３２の制御電極に
結合する。トランジスタ３２は次に順方向バイアスされ
電源ＶＤＤからトランジスタ３２を通りＩ／Ｏパッド１
４へと電流を流す。
【００２２】＜Ｖｓｓに関して負の電圧入力＞この場
合、大きな負の電圧が電源Ｖｓｓに関してＩ／Ｏパッド
１４に印加される。この場合、ダイオード３４が順方向
バイアスされ、電源ＶｓｓからＩ／Ｏパッド１４へとエ
ネルギをシャントする。また、電源ＶｓｓからＩ／Ｏパ
ッド１４へとトランジスタ３２を介しての第２のシャン
ト経路がある。この第２の場合において、トランジスタ
３２の制御電極−第２の電流電極の接合が順方向バイア
スされ、電源ＶｓｓからＩ／Ｏパッド１４へと直流経路
を生成する。図１において述べたように、電源Ｖｓｓは
トランジスタ３２の制御電極に結合されている。
合、大きな負の電圧が電源Ｖｓｓに関してＩ／Ｏパッド
１４に印加される。この場合、ダイオード３４が順方向
バイアスされ、電源ＶｓｓからＩ／Ｏパッド１４へとエ
ネルギをシャントする。また、電源ＶｓｓからＩ／Ｏパ
ッド１４へとトランジスタ３２を介しての第２のシャン
ト経路がある。この第２の場合において、トランジスタ
３２の制御電極−第２の電流電極の接合が順方向バイア
スされ、電源ＶｓｓからＩ／Ｏパッド１４へと直流経路
を生成する。図１において述べたように、電源Ｖｓｓは
トランジスタ３２の制御電極に結合されている。
【００２３】図２は、図１に示されるＥＳＤ回路１２の
回路図を示す。一続きの直列接続されたダイオード２０
０の第１の端子および寄生ｎｐｎバイポーラトランジス
タ２０２の第１の電流電極の各々はＩ／Ｏパッド１４に
接続されている。一続きのダイオード２００の第２の端
子はｐ型ＭＯＳＦＥＴトランジスタ２０４の第１の電流
電極に接続されている。示された実施形態では、ダイオ
ードのつながり２００は５個のダイオードを含む。トラ
ンジスタ２０２の第２の電流電極および制御電極は、そ
れぞれ、電源Ｖｓｓにおよびトランジスタ２０４の第２
の電流電極に接続されている。トランジスタ２０４の制
御電極はダイオード２０６の第１の端子におよび電源Ｖ
ＤＤに結合されている。ダイオード２０６の第２の端子
はトランジスタ２０４のウエルに結合されている。
回路図を示す。一続きの直列接続されたダイオード２０
０の第１の端子および寄生ｎｐｎバイポーラトランジス
タ２０２の第１の電流電極の各々はＩ／Ｏパッド１４に
接続されている。一続きのダイオード２００の第２の端
子はｐ型ＭＯＳＦＥＴトランジスタ２０４の第１の電流
電極に接続されている。示された実施形態では、ダイオ
ードのつながり２００は５個のダイオードを含む。トラ
ンジスタ２０２の第２の電流電極および制御電極は、そ
れぞれ、電源Ｖｓｓにおよびトランジスタ２０４の第２
の電流電極に接続されている。トランジスタ２０４の制
御電極はダイオード２０６の第１の端子におよび電源Ｖ
ＤＤに結合されている。ダイオード２０６の第２の端子
はトランジスタ２０４のウエルに結合されている。
【００２４】ダイオードのつながり２００における個々
のダイオードはそれらがＩ／Ｏパッド１４に存在する電
圧レベルが、ほぼ、（５＊０．５）ボルトとドレインを
加えたものを超えたときに電流を流すように接続されて
いる。ＴＦＯ装置は、お互いに近接した、同じ導電型の
２つの拡散領域から構成されかつ反対導電型の半導体本
体（ｂｏｄｙ）に配置されている。典型的には、２つの
ｎ型領域がｐ型基板内に配置されている。同じまたは反
対の導電型の拡散または注入領域の間の領域において基
板の頭部上に厚い酸化物層が形成される。
のダイオードはそれらがＩ／Ｏパッド１４に存在する電
圧レベルが、ほぼ、（５＊０．５）ボルトとドレインを
加えたものを超えたときに電流を流すように接続されて
いる。ＴＦＯ装置は、お互いに近接した、同じ導電型の
２つの拡散領域から構成されかつ反対導電型の半導体本
体（ｂｏｄｙ）に配置されている。典型的には、２つの
ｎ型領域がｐ型基板内に配置されている。同じまたは反
対の導電型の拡散または注入領域の間の領域において基
板の頭部上に厚い酸化物層が形成される。
【００２５】シリコンオンインシュレータ（ＳＯＩ）は
新生の技術であり、該技術においては、半導体は２酸化
シリコン、サファイア、ダイヤモンド、その他のような
絶縁基板上に製造される。本発明はそのような技術にも
同じ利点を備えて実施できる。そのような技術において
は、トリガ電流供給のコンタクトはトランジスタ２０２
の本体に対し横方向に形成することができる。
新生の技術であり、該技術においては、半導体は２酸化
シリコン、サファイア、ダイヤモンド、その他のような
絶縁基板上に製造される。本発明はそのような技術にも
同じ利点を備えて実施できる。そのような技術において
は、トリガ電流供給のコンタクトはトランジスタ２０２
の本体に対し横方向に形成することができる。
【００２６】ＥＳＤ回路１２の動作は２つの可能な事
象、すなわち、（１）静電気放電（ＥＳＤ）事象、およ
び（２）電気的オーバストレス（ＥＯＳ）事象、に関し
て便宜的に説明することができる。一般に、ＥＳＤ事象
はＥＯＳ事象より短くかつ典型的には集積回路が給電さ
れていない場合に生じる。
象、すなわち、（１）静電気放電（ＥＳＤ）事象、およ
び（２）電気的オーバストレス（ＥＯＳ）事象、に関し
て便宜的に説明することができる。一般に、ＥＳＤ事象
はＥＯＳ事象より短くかつ典型的には集積回路が給電さ
れていない場合に生じる。
【００２７】＜ＥＳＤ事象＞図１に関して説明したよう
に、ＥＳＤ回路１２は２つの場合にＥＳＤ保護を提供す
る。すなわち、（１）ＶＤＤに関して正の入力電圧、お
よび（２）Ｖｓｓに関して正の入力電圧の場合である。
第１の場合には、トランジスタ２０４はＩ／Ｏパッド１
４の電圧が、ほぼ、（５＊０．５）ボルトとトランジス
タ２０４のしきい値電圧レベルを加えたものを超える場
合にトランジスタ２０２に対してトリガ電流を供給し始
める。その短時間後に、トランジスタ２０２はＩ／Ｏパ
ッド１４から電源Ｖｓｓへと電流をシャントする。ダイ
オード２６（図１）は電源ＶＤＤへの回路経路を完成さ
せる。第２の場合には、トランジスタ２０４はまたＩ／
Ｏパッド１４の電圧が、ほぼ、（５＊０．５）ボルトと
トランジスタ２０４のしきい値電圧レベルとを加えたも
のを超えた場合にトランジスタ２０２へとトリガ電流を
供給し始める。その短時間後に、トランジスタ２０２は
Ｉ／Ｏパッド１４から電源Ｖｓｓへの電流を直接シャン
トする。
に、ＥＳＤ回路１２は２つの場合にＥＳＤ保護を提供す
る。すなわち、（１）ＶＤＤに関して正の入力電圧、お
よび（２）Ｖｓｓに関して正の入力電圧の場合である。
第１の場合には、トランジスタ２０４はＩ／Ｏパッド１
４の電圧が、ほぼ、（５＊０．５）ボルトとトランジス
タ２０４のしきい値電圧レベルを加えたものを超える場
合にトランジスタ２０２に対してトリガ電流を供給し始
める。その短時間後に、トランジスタ２０２はＩ／Ｏパ
ッド１４から電源Ｖｓｓへと電流をシャントする。ダイ
オード２６（図１）は電源ＶＤＤへの回路経路を完成さ
せる。第２の場合には、トランジスタ２０４はまたＩ／
Ｏパッド１４の電圧が、ほぼ、（５＊０．５）ボルトと
トランジスタ２０４のしきい値電圧レベルとを加えたも
のを超えた場合にトランジスタ２０２へとトリガ電流を
供給し始める。その短時間後に、トランジスタ２０２は
Ｉ／Ｏパッド１４から電源Ｖｓｓへの電流を直接シャン
トする。
【００２８】＜ＥＯＳ事象＞ＥＯＳ事象の間のＥＳＤ回
路１２の動作はＥＳＤ事象におけるその動作と同様であ
る。この場合、トランジスタ２０４はＩ／Ｏパッド１４
の電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ
２０４のしきい値電圧レベルとトランジスタ２０４の制
御電極の電圧（ＶＤＤ）とを加えたものを超えた場合に
トランジスタ２０２へとトリガ電流を供給し始める。
路１２の動作はＥＳＤ事象におけるその動作と同様であ
る。この場合、トランジスタ２０４はＩ／Ｏパッド１４
の電圧が、ほぼ、（５＊０．５）ボルトとトランジスタ
２０４のしきい値電圧レベルとトランジスタ２０４の制
御電極の電圧（ＶＤＤ）とを加えたものを超えた場合に
トランジスタ２０２へとトリガ電流を供給し始める。
【００２９】ダイオードのつながり２００における個々
のダイオードの数はＶＤＤの最小の許容される電源レベ
ルとＩ／Ｏパッド１４上の最大の可能な特定された入力
電圧との間の差を各ダイオードにおける電圧降下で除算
したものによって決定される。典型的には、これらの値
は、それぞれ、ＶＤＤおよび入力電圧の公称値よりも１
０％低くかつ１０％高い。説明された実施形態では、Ｖ
ＤＤは３．３ボルトでありかつ最大の許容される入力電
圧は５．０ボルトである。従って、５個のダイオード
（５．５−３．０）／（０．５）が選択された。
のダイオードの数はＶＤＤの最小の許容される電源レベ
ルとＩ／Ｏパッド１４上の最大の可能な特定された入力
電圧との間の差を各ダイオードにおける電圧降下で除算
したものによって決定される。典型的には、これらの値
は、それぞれ、ＶＤＤおよび入力電圧の公称値よりも１
０％低くかつ１０％高い。説明された実施形態では、Ｖ
ＤＤは３．３ボルトでありかつ最大の許容される入力電
圧は５．０ボルトである。従って、５個のダイオード
（５．５−３．０）／（０．５）が選択された。
【００３０】ＥＳＤ回路１２の第２の実施形態では、ダ
イオード２０６は省略される。この場合、トランジスタ
２０４は寄生縦型および寄生横型ｐｎｐ型バイポーラト
ランジスタの特性を有する。これらの特性はもしトラン
ジスタ２０４がトランジスタ２０２に対し物理的に接近
しておればトランジスタ２０２の局部的な基板電位を上
昇させるベース電流を発生する。この付加的なベース電
流はさらにトランジスタ２０２をトリガする。さらに、
別の実施形態では、ダイオード２０６は抵抗または直接
的な電気的接続によって置き換えることができる。
イオード２０６は省略される。この場合、トランジスタ
２０４は寄生縦型および寄生横型ｐｎｐ型バイポーラト
ランジスタの特性を有する。これらの特性はもしトラン
ジスタ２０４がトランジスタ２０２に対し物理的に接近
しておればトランジスタ２０２の局部的な基板電位を上
昇させるベース電流を発生する。この付加的なベース電
流はさらにトランジスタ２０２をトリガする。さらに、
別の実施形態では、ダイオード２０６は抵抗または直接
的な電気的接続によって置き換えることができる。
【００３１】好ましい実施形態では、トランジスタ２０
２はｐ型基板内に２つのｎ型ウエルを配置することによ
って製造される。これら２つのｎ型ウエルは第１および
第２の電流電極を形成する。ｐ型コンタクトが２つのｎ
型ウエルの間に配置される。ｐ型基板に対するこのｐ型
コンタクトは制御電極を形成する。この基本的な設計は
集積回路上のスペースを不必要に消費することなくトラ
ンジスタ２０２の合計幅を増大するためタイル張り配置
することができる（ｔｉｌｅｄ）。また、ｐ型基板を電
源Ｖｓｓに周期的にまたは規則的に接続することは通常
行われている。これらの接続はトランジスタ２０２に隣
接して配置されるべきではない。さもなければ、トリガ
電流によって提供される基板リフト効果（ｓｕｂｓｔｒ
ａｔｅｌｉｆｔｉｎｇ ｅｆｆｅｃｔ）が弱められるこ
とになる。
２はｐ型基板内に２つのｎ型ウエルを配置することによ
って製造される。これら２つのｎ型ウエルは第１および
第２の電流電極を形成する。ｐ型コンタクトが２つのｎ
型ウエルの間に配置される。ｐ型基板に対するこのｐ型
コンタクトは制御電極を形成する。この基本的な設計は
集積回路上のスペースを不必要に消費することなくトラ
ンジスタ２０２の合計幅を増大するためタイル張り配置
することができる（ｔｉｌｅｄ）。また、ｐ型基板を電
源Ｖｓｓに周期的にまたは規則的に接続することは通常
行われている。これらの接続はトランジスタ２０２に隣
接して配置されるべきではない。さもなければ、トリガ
電流によって提供される基板リフト効果（ｓｕｂｓｔｒ
ａｔｅｌｉｆｔｉｎｇ ｅｆｆｅｃｔ）が弱められるこ
とになる。
【００３２】図３は、図１に示される高電圧ブロッカ２
０の回路図を示す。高電圧ブロッカ２０はｐ型ＭＯＳＦ
ＥＴトランジスタ３０２およびｎ型ＭＯＳＦＥＴトラン
ジスタ３０４からなる伝送ゲート３００それ自体で構成
される。トランジスタ３０２の制御電極はＩ／Ｏパッド
１４に接続されている。トランジスタ３０４の制御電極
は電源ＶＤＤに接続されている。トランジスタ３０２お
よび３０４の第１の電流電極は信号「プリドライバ入力
Ａ」を受ける。トランジスタ３０２および３０４の第２
の電流電極はトランジスタ１６の制御電極に結合されて
いる。トランジスタ３０２の本体部もまたトランジスタ
１６のウエルに接続されている。
０の回路図を示す。高電圧ブロッカ２０はｐ型ＭＯＳＦ
ＥＴトランジスタ３０２およびｎ型ＭＯＳＦＥＴトラン
ジスタ３０４からなる伝送ゲート３００それ自体で構成
される。トランジスタ３０２の制御電極はＩ／Ｏパッド
１４に接続されている。トランジスタ３０４の制御電極
は電源ＶＤＤに接続されている。トランジスタ３０２お
よび３０４の第１の電流電極は信号「プリドライバ入力
Ａ」を受ける。トランジスタ３０２および３０４の第２
の電流電極はトランジスタ１６の制御電極に結合されて
いる。トランジスタ３０２の本体部もまたトランジスタ
１６のウエルに接続されている。
【００３３】動作においては、伝送ゲート３００におけ
るｎ型装置はＩ／Ｏパッド１４から内部回路（図示せ
ず）へと受け渡される電圧を（３．３−Ｖｔｎ）ボルト
に制限し、この場合Ｖｔｎはトランジスタ３０４のしき
い値電圧である。トランジスタ３０２はＶＤＤに等しい
制御信号を（減衰なしに）トランジスタ１６の制御電極
に受け渡す。
るｎ型装置はＩ／Ｏパッド１４から内部回路（図示せ
ず）へと受け渡される電圧を（３．３−Ｖｔｎ）ボルト
に制限し、この場合Ｖｔｎはトランジスタ３０４のしき
い値電圧である。トランジスタ３０２はＶＤＤに等しい
制御信号を（減衰なしに）トランジスタ１６の制御電極
に受け渡す。
【００３４】図４は、図１に示されるゲートポンプ２８
の回路図を示す。ゲートポンプ２８はｐ型ＭＯＳＦＥＴ
トランジスタ４００を備えている。トランジスタ４００
の第１の電流電極、第２の電流電極、および制御電極
は、それぞれ、トランジスタ１６の制御電極、Ｉ／Ｏパ
ッド１４、および電源ＶＤＤに結合されている。トラン
ジスタ４００の本体部もまたトランジスタ１６のウエル
に接続されている。
の回路図を示す。ゲートポンプ２８はｐ型ＭＯＳＦＥＴ
トランジスタ４００を備えている。トランジスタ４００
の第１の電流電極、第２の電流電極、および制御電極
は、それぞれ、トランジスタ１６の制御電極、Ｉ／Ｏパ
ッド１４、および電源ＶＤＤに結合されている。トラン
ジスタ４００の本体部もまたトランジスタ１６のウエル
に接続されている。
【００３５】図５は、図１に示されたウエルポンプ３０
の回路図を示す。ウエルポンプ３０は２つのｐ型ＭＯＳ
ＦＥＴ５００および５０２を備えている。トランジスタ
５００の第１の電流電極、第２の電流電極、および制御
電極は、それぞれ、電源ＶＤＤに、トランジスタ１６の
ウエルに、およびＩ／Ｏパッド１４に結合されている。
トランジスタ５０２の第１の電流電極、第２の電流電
極、および制御電極は、それぞれ、トランジスタ１６の
ウエルに、Ｉ／Ｏパッド１４に、および電源ＶＤＤに結
合されている。トランジスタ５００および５０２の本体
部もまたトランジスタ１６のウエルに接続されている。
の回路図を示す。ウエルポンプ３０は２つのｐ型ＭＯＳ
ＦＥＴ５００および５０２を備えている。トランジスタ
５００の第１の電流電極、第２の電流電極、および制御
電極は、それぞれ、電源ＶＤＤに、トランジスタ１６の
ウエルに、およびＩ／Ｏパッド１４に結合されている。
トランジスタ５０２の第１の電流電極、第２の電流電
極、および制御電極は、それぞれ、トランジスタ１６の
ウエルに、Ｉ／Ｏパッド１４に、および電源ＶＤＤに結
合されている。トランジスタ５００および５０２の本体
部もまたトランジスタ１６のウエルに接続されている。
【００３６】動作においては、トランジスタ５００およ
び５０２はＩ／Ｏパッド１４上に存在する電圧レベルが
電源ＶＤＤを超えたときにトランジスタ１６のウエルを
調整する。特に、Ｉ／Ｏパッド１４上に存在する電圧レ
ベルが始めに電源ＶＤＤを超えたとき、トランジスタ５
０２はトランジスタ１６のウエルが増大する電圧レベル
を追跡できるようにする。この戦略はトランジスタ１６
のドレインダイオードが順方向バイアスになることを防
止する。逆に、Ｉ／Ｏパッド１４上に存在する電圧レベ
ルがＶＤＤまたはＶｓｓに戻ったとき、トランジスタ５
００はウエルを電荷を電源ＶＤＤに解放することにより
その初期値、ＶＤＤ、に戻す。
び５０２はＩ／Ｏパッド１４上に存在する電圧レベルが
電源ＶＤＤを超えたときにトランジスタ１６のウエルを
調整する。特に、Ｉ／Ｏパッド１４上に存在する電圧レ
ベルが始めに電源ＶＤＤを超えたとき、トランジスタ５
０２はトランジスタ１６のウエルが増大する電圧レベル
を追跡できるようにする。この戦略はトランジスタ１６
のドレインダイオードが順方向バイアスになることを防
止する。逆に、Ｉ／Ｏパッド１４上に存在する電圧レベ
ルがＶＤＤまたはＶｓｓに戻ったとき、トランジスタ５
００はウエルを電荷を電源ＶＤＤに解放することにより
その初期値、ＶＤＤ、に戻す。
【００３７】本発明が特定の実施形態に関して説明され
たが、当業者にはさらに他の修正および改善をなすこと
ができる。例えば、開示された発明は特定の組の導電型
のトランジスタに関して説明されている。当業者は上の
説明によりある状況のもとで導電型を変更して特定のプ
ロセスまたは実施形態に本発明をあつらえることができ
る。当業者は同じ目的を達成するため他の構造を代用す
ることができる。従って、この発明は添付の特許請求の
範囲に記載された本発明の精神および範囲から離れるこ
とのないすべてのそのような変更を含むことが理解され
るべきである。
たが、当業者にはさらに他の修正および改善をなすこと
ができる。例えば、開示された発明は特定の組の導電型
のトランジスタに関して説明されている。当業者は上の
説明によりある状況のもとで導電型を変更して特定のプ
ロセスまたは実施形態に本発明をあつらえることができ
る。当業者は同じ目的を達成するため他の構造を代用す
ることができる。従って、この発明は添付の特許請求の
範囲に記載された本発明の精神および範囲から離れるこ
とのないすべてのそのような変更を含むことが理解され
るべきである。
【００３８】
【発明の効果】以上のように、本発明によれば、前述の
従来技術の欠点を改善し、簡単な回路構成で種々の集積
回路において的確に動作する静電気放電保護回路を実現
することが可能になる。
従来技術の欠点を改善し、簡単な回路構成で種々の集積
回路において的確に動作する静電気放電保護回路を実現
することが可能になる。
【図１】本発明に従って構成された入力／出力ドライバ
回路の部分的ブロック図および部分的電気回路図形式の
ブロック回路図である。
回路の部分的ブロック図および部分的電気回路図形式の
ブロック回路図である。
【図２】図１に示されるＥＳＤ回路の電気回路図であ
る。
る。
【図３】図１に示される高電圧ブロッカの電気回路図で
ある。
ある。
【図４】図１に示されるゲートポンプの電気回路図であ
る。
る。
【図５】図１に示されるウエルポンプの電気回路図であ
る。
る。
【符号の説明】 １０ 入力／出力（Ｉ／Ｏ）ドライバ回路 １２ ＥＳＤ回路 １４ 入力／出力（Ｉ／Ｏ）パッド １６ ｐ型ＭＯＳＦＥＴトランジスタ １８，２２ ｎ型ＭＯＳＦＥＴトランジスタ ２０ 高電圧ブロッカ ２４ 導体クランプ ２６，３４ ダイオード ２８ ゲートポンプ ３０ ウエルポンプ ３２ ｎｐｎ型バイポーラトランジスタ ２００ 一続きの直列接続されたダイオード ２０２ ｎｐｎ型バイポーラトランジスタ ２０４ ｐ型ＭＯＳＦＥＴトランジスタ ２０６ ダイオード ３０２，４００，５００，５０２ ｐ型ＭＯＳＦＥＴト
ランジスタ ３０４ ｎ型ＭＯＳＦＥＴトランジスタ
ランジスタ ３０４ ｎ型ＭＯＳＦＥＴトランジスタ
Claims (3)
- 【請求項１】 静電気放電の保護のための回路であっ
て、 入力端子（１４）、 第１の端子および第２の端子を備え前記第１の端子は前
記入力端子に結合されている少なくとも１つのダイオー
ドを具備する一続きのダイオード（２００）、 第１の電流電極、第２の電流電極、および制御電極を備
えたトランジスタであって、該トランジスタの第１の電
流電極は前記一続きのダイオードの第２の端子に結合さ
れ、制御電極は第１の電源電圧を受けるもの、そして寄
生バイポーラ装置（２０２）であって、該寄生バイポー
ラ装置は同じ導電型であり反対導電型の本体部に配置さ
れた第１の拡散領域および第２の拡散領域を具備し、前
記第１の拡散領域は前記入力端子に結合され、前記第２
の拡散領域は第２の電源電圧を受け、前記本体部は前記
トランジスタの第２の電流電極に結合されているもの、 を具備することを特徴とする静電気放電の保護のための
回路。 - 【請求項２】 静電気放電の保護のための回路であっ
て、 入力端子（１４）、 第１の電流電極、第２の電流電極、および制御電極を具
備するトランジスタ（２０４）であって、該トランジス
タの第１の電流電極は前記入力端子に結合され、かつ該
トランジスタの制御電極は第１の電源電圧を受けるも
の、そして第１の電流電極、第２の電流電極、および制
御電極を備えた寄生バイポーラ（２０２）装置であっ
て、前記第１の電流電極は前記入力端子に結合され、前
記第２の電流電極は第２の電源電圧を受けるもの、 を具備することを特徴とする静電気放電の保護のための
回路。 - 【請求項３】 出力ドライバ回路であって、 出力端子（１４）、 第１の電流電極、第２の電流電極、および制御電極を備
えた第１の出力トランジスタ（１６）であって、該トラ
ンジスタの第１の電流電極は第１の電源電圧を受け、該
トランジスタの第２の電流電極は前記出力端子に結合さ
れているもの、 第１の電流電極、第２の電流電極、および制御電極を備
えた第２の出力トランジスタ（２２）であって、該トラ
ンジスタの第１の電流電極は第２の電源電圧を受け、か
つ該トランジスタの制御電極は第１の入力信号を受ける
もの、 第１の電流電極、第２の電流電極、および制御電極を備
えた電圧低減トランジスタ（１８）であって、該トラン
ジスタの第１の電流電極は前記第２の出力トランジスタ
の第２の電流電極に結合され、第２の電流電極は出力端
子に結合され、そして該トランジスタの制御電極は前記
第１の電源電圧を受けるもの、 前記第１の出力トランジスタの本体部に結合されたウエ
ルポンプ（３０）であって、該ウエルポンプは前記出力
端子における電位に応答して前記第１の出力トランジス
タの本体部の電位を調整するもの、 前記第１の出力トランジスタの制御電極に結合されたゲ
ートポンプ（２８）であって、該ゲートポンプは前記出
力端子における電位に応答して前記第１の出力トランジ
スタの制御電極の電位を調整するもの、 第１の端子および第２の端子を備えた高電圧ブロッカ
（２０）であって、該第１の端子は前記第１の出力トラ
ンジスタの制御電極に結合され、かつその第２の端子は
第２の入力信号を受け、前記高電圧ブロッカはその第１
の端子からその第２の端子に伝送される電位を所定の値
に制限するもの、 第１の端子および第２の端子を備えた導体クランプ（２
４）であって、該第１の端子は前記第１の電源電圧を受
けかつ第２の端子は前記第２の電源電圧を受け、前記導
体クランプは静電気放電（ＥＳＤ）事象の間に前記第１
の電源と前記第２の電源との間の放電経路を可能にする
もの、 第１の端子および第２の端子を備えた第１のダイオード
（２６）であって、該第１の端子は前記第１の電源電圧
を受けかつ該第２の端子は前記第２の電源電圧を受ける
もの、 第１の端子および第２の端子を備えた第２のダイオード
（３４）であって、該第１の端子は前記出力端子に結合
され、かつ該第２の端子は前記第２の電源電圧を受ける
もの、そしてＥＳＤ回路であって、 第１の端子および第２の端子を具備し該第１の端子は前
記出力端子に結合されている少なくとも１つのダイオー
ドを備えた一続きのダイオード（２００）、 第１の電流電極、第２の電流電極、および制御電極を備
え、該第１の電流電極は前記一続きのダイオードの第２
の端子に結合され、かつ該制御電極は前記第１の電源電
圧を受けるＥＳＤトランジスタ、 同じ導電型であり反対導電型の本体部に配置された第１
の拡散領域および第２の拡散領域を備えた寄生バイポー
ラ装置（２０２）であって、前記第１の拡散領域は前記
出力端子に結合され、前記第２の拡散領域は前記第２の
電源電圧を受け、かつ前記本体部は前記ＥＳＤトランジ
スタの第２の電流電極に結合されているもの、を具備す
る前記ＥＳＤ回路、 を具備することを特徴とする出力ドライバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US80187497A | 1997-02-18 | 1997-02-18 | |
| US08/801,874 | 1997-02-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242400A true JPH10242400A (ja) | 1998-09-11 |
Family
ID=25182233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10041104A Pending JPH10242400A (ja) | 1997-02-18 | 1998-02-06 | 静電気放電の保護のための回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0859444A3 (ja) |
| JP (1) | JPH10242400A (ja) |
| KR (1) | KR19980071441A (ja) |
| CN (1) | CN1202734A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11345941A (ja) * | 1998-05-01 | 1999-12-14 | Motorola Inc | 基板トリガ静電破壊保護を行う半導体デバイス |
| US7294542B2 (en) | 2000-05-15 | 2007-11-13 | Nec Electronics Corporation | Method of fabricating a semiconductor device having CMOS transistors and a bipolar transistor |
| JP2009164829A (ja) * | 2007-12-28 | 2009-07-23 | Fujitsu Microelectronics Ltd | 半導体装置 |
| US7629210B2 (en) | 2000-05-15 | 2009-12-08 | Nec Corporation | Method for fabricating an ESD protection apparatus for discharging electric charge in a depth direction |
Families Citing this family (10)
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|---|---|---|---|---|
| SG122778A1 (en) * | 2002-01-24 | 2006-06-29 | Taiwan Semiconductor Mfg | A high voltage tolerant ESD design for analog and RF applications in deep submicron CMOS technologies |
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