CN100438018C - 双极互补式金属氧化物半导体的静电放电防护电路及方法 - Google Patents
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Abstract
本发明提供一结合双极晶体管的金属氧化物半导体的结构，以双极晶体管来触发金属氧化物半导体来达到静电放电防护的功能。由于双极晶体管可避免习知技艺中用RC触发的静电放电防护电路布局过大问题外，利用双极晶体管也可以防止漏电流，及双极晶体管本身的触发电压也较低，故可以避免漏电流极高触发电压的问题。
Description
(1)技术领域
本发明有关一种金属氧化物半导体的静电放电防护，特别是有关于结合双极晶体管的金属氧化物半导体的静电放电防护。
(2)背景技术
静电放电(Electrostatic Discharge，ESD)是造成大多数的电子元件或电子系统受到过度电性应力(Electrical Overstress，EOS)破坏的主要因素。这种破坏会导致半导体元件以及电脑系统等，形成一种永久性的毁坏，因而影响集成电路(Integrated Circuits，ICs)的电路功能，而使得电子产品工作不正常。而静电放电破坏的产生，多是由于人为因素所形成，但又很难避免。电子元件或系统在制造、生产、组装、测试、存放、搬运等的过程中，静电会累积在人体、仪器、储放设备等中，甚至在电子元件本身也会累积静电，而人们在不知情的情况下，使这些物体相互接触，因而形了一放电路径，使得电子元件或系统遭到静电放电的伤害。
根据静电放电产生的原因及其对集成电路放电的方式不同，可分为四类：人体放电模式(Human-Body Model，HBM)、机器放电模式(Machine Model，MM)、元件充电模式(Charged-Device Model，CDM)及电场感应模式(Field-Induced Model，FIM)。以人体放电模式为例，对一般商用IC的2000伏特静电放电电压而言，人体的等效放电电阻定为1500欧姆，因此其电流值约为1.3安培。因此，为了避免集成电路被静电放电所损伤，在集成电路内皆有制作静电放电防护电路。静电放电防护电路是集成电路上专门用来作为静电放电防护的用的特殊电路，此静电放电防护电路提供了静电放电电流路径，以免静电放电放电时电流流入集成电路(IC)内部电路而造成损伤。人体放电模式与机器放电模式的静电放电来自外界，所以静电放电防护电路都是做在焊垫(PAD)的旁边。在输出焊垫，其输出级大尺寸的P型金属氧化物半导体(PMOS)及N型金属氧化物半导体(NMOS)可当做静电放电防护元件来用。因互补式金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)集成电路的输入焊垫一般都是连接到金属氧化物半导体元件的栅极(gate)，栅极氧化层是容易被静电放电所打穿，因此在输入垫的旁边会做一组静电放电防护电路来保护输入级的元件。在VDD焊垫与VSS焊垫的旁边也要做静电放电防护电路，因为VDD与VSS脚之间也可能遭受静电放电。传统的互补式金属氧化物半导体的静电放电防护电路如图1A所示，其金属氧化物半导体10一般的触发电压(triggering voltage)约10伏特左右，当跨压大于10伏特时，金属氧化物半导体将进入回崩溃区(snapback region)而将静电导出而使内部集成电路不必承受过高的电压及静电的放电电流。如图1B所示，当金属氧化物半导体的寄生双极晶体管的电压V到达Vt1时，金属氧化物半导体进入回崩溃区，当电流到达It2时，金属氧化物半导体将烧毁。藉由金属氧化物半导体在回崩溃区时，金属氧化物半导体的跨压V将不再上升的特性，来做静电放电防护。
目前半导体集成电路以互补式金属氧化物半导体技术为主。在互补式金属氧化半集成电路中，随着量产制程的演进，元件的尺寸已缩减到深次微米(deep-submicron)阶段，以增进集成电路的性能及运算速度，以及降低每颗芯片的制造成本。但是，上述先进的制程技术以及缩得更小的元件尺寸，使得次微米互补式金属氧化物半导体集成电路对静电放电的防护能力下降很多。但外界环境中所产生的静电并未减少，故互补式金属氧化物半导体集成电路因静电放电而损伤的情形更形严重，许多深次微米互补式金属氧化物半导体集成电路产品都面临了这个棘手的问题。
因此，为改善静电放电防护电路的性能，如图1C、1D所示，利用齐纳二极管(zener diode)的崩溃电压(breakdown voltage)来偏压金属氧化物半导体10的栅极或基底端，使金属氧化物半导体可于较低的跨压即将静电导出。但齐纳二极管要有较低的崩溃电压，其掺杂浓度必须较高，造成漏电流的问题。如图1E所示，则是利用RC电路来触发金属氧化物半导体10，但必须考虑RC电路的周期需较静电放电的时间为长(以人体放电模式而言，约150毫微秒)，造成静电放电防护电路的布局面积过大。IBM也于最近在ESD Association发表了SiGe异质结双极晶体管(heterojunction bipolar transistor，HBT)静电放电防护电路，如图1F所示，以双极晶体管(bipolar)来取代齐纳二极管来解决漏电流问题。
由于现有技术的静电放电防护结构有上述的问题，仍待解决，因此对静电放电防护结构仍有许多发展与研究的必要。
(3)发明内容
鉴于上述的发明背景中，现有的静电放电防护电路有静电放电触发电压太高、漏电流及防护电路的布局面积过大的问题，本发明的主要目的在于利用双极晶体管的特性，使静电放电防护电路有较低静电放电触发电压。
本发明的另一目的为利用金属氧化物半导体的回崩溃现象，使静电电流流经金属氧化物半导体的衬底部分，使静电放电防护电路可承受静电放电时所产生的热。
本发明的又一目的为利用双极晶体管作为触发元件，来触发金属氧化物半导体，以避免漏电流及防护电路的布局面积过大的问题。
根据以上所述的目的，本发明揭示了结合双极晶体管的金属氧化物半导体的静电放电防护电路。本发明是利用双极晶体管作为触发元件，其基极(base)为开放端，以栅极触发(gate trigger)、基底触发(base trigger)或栅极/基极触发(gate/base trigger)的方式来连接并触发金属氧化物半导体。藉由用双极晶体管本身有防止漏电流产生以及低触发电压的特性、较小布局面积的特性可避免现有技术中所面临的问题。
因此，本发明利用双极晶体管作为触发元件，可避免漏电流的问题，而且所需的布局面积也可较RC触发电路的为小。并且其静电放电触发电压也可较低。而静电电流流经衬底部分，也可使静电放电防护电路可承受静电放电时所产生的热。
(4)附图说明
图1A及图1C至图1F是习知技术的静电放电防护电路；
图1B是金属氧化物半导体的回崩溃的电压-电流关系图；
图2是一般集成电路中需装设静电放电防护电路的示意图；
图3A至图3B是本发明的一较佳实施例的电路及结构示意图；
图4A至图4B是本发明的另一较佳实施例的电路及结构示意图；
图5A至图5B是本发明的再一较佳实施例的电路及结构示意图；以及
图6A至图6C是使用P型金属氧化物半导体的静电放电防护电路示意图。
(5)具体实施方式
本发明的一些实施例会详细描述如下。然而，除了详细描述外，本发明还可以广泛地在其他的实施例施行，且本发明的范围不受限定，而是以后附的权利要求所限定的范围为准。
另外，为提供更清楚的描述及更易理解本发明，图示内各部分并没有依照其相对尺寸绘图，某些尺寸与其他相关尺度相比已经被夸张；不相关的细节部分也未完全绘出，以求图示的简洁。
参考图2，内部电路14，在输入焊垫12与VDD正电压源及VSS接地端之间，以及输出焊垫16与VDD正电压源及VSS接地端之间，和VDD正电压源及VSS接地端之间均需有静电放电防护电路21~25，以确保对任何一种静电放电形式或路径都可以有效防护。
而对于金属氧化物半导体作为静电放电的导通路径，当金属氧化物半导体为N型金属氧化物半导体，可导通其漏极-源极间的跨压为正的静电电流，而以P型金属氧化物半导体来取代N型金属氧化物半导体时，则可以导通其漏极-源极间的跨压为负的静电电流，因此下述的本发明的较佳实施例仅以N型金属氧化物半导体为例说明。而静电放电防护电路可依实际的电路设计来决定采用N型金属氧化物半导体或P型金属氧化物半导体。
本发明的一较佳实施例为如图3A所示，为一栅极触发(Gate Trigger)设计。一N型金属氧化物半导体30的漏极32连接正电压源VDD，源极34及基底36连接接地端VSS。一双极晶体管40，其集电极42连接正电压源VDD，发射极44连接N型金属氧化物半导体30的栅极38，基极46为开放端(open)。在N型金属氧化物半导体30的源极34与栅极38间有衬底电阻Rsub。其中一可能的结构图以图3B来表示，其中金属氧化物半导体30的基底36与触发极35间有N阱(N-well)52，双极晶体管40两侧有深沟渠(Deep Trench)54，底部有埋层(N+Buried)58，集电极42下有凿井(sinker)56以收集电流。而双极晶体管40的基极46可以为一个或两个，可以依电路设计来变化而不影响实际操作，图中所示为有两个基极46。
当VDD端进来一静电电流时，使双极晶体管40间的跨压超过触发电压时，开始导通电流(双极晶体管40的基极46为开放端，可使双极晶体管40的触发电压较低)。静电电流将会经过双极晶体管40的集电极42而经发射极44流过衬底电阻Rsub，再经金属氧化物半导体30的基底36而从接地端VSS流出。此时衬底电阻Rsub会形成一跨压，使N型金属氧化物半导体30的寄生N型双极晶体管(由漏极32、P型衬底50及源极34所形成的NPN双极晶体管)提早进入回崩溃(snapback)的状态。这样，静电电流大部分经N型金属氧化物半导体30导出，而且静电电流流经衬底50，利用衬底50的大面积可以有效承受静电电流所产生的热能。
本发明的另一较佳实施例为如图4A所示，为一基极触发(Base Trigger)设计，这样的设计可使静电放电防护电路的触发电压更低。一N型金属氧化物半导体30的漏极32连接正电压源VDD，源极34及栅极38连接接地端VSS。一双极晶体管40，其集电极42连接正电压源VDD，发射极44连接N型金属氧化物半导体30的基底36，基极46为开放端(open)。在N型金属氧化物半导体30的源极34与基底36间有衬底电阻Rsub。其中一可能的结构图以图4B来表示，其中，金属氧化物半导体30的基底36与触发极35间有N阱(N-well)52，双极晶体管40两侧有深沟渠(Deep Trench)54，底部有埋层(N+Buried)58，集电极42下有凿井(sinker)56以收集电流。而双极晶体管40的基极46也可以为一个。
当VDD端进来一静电电流时，使双极晶体管40间的跨压超过触发电压时，开始导通电流。静电电流将会经过双极晶体管40的集电极42而经发射极44流过衬底电阻Rsub，再经金属氧化物半导体30的基底36流过衬底50后从接地端VSS流出。此时衬底电阻Rsub会形成一跨压，使N型金属氧化物半导体30的寄生N型双极晶体管(由漏极32、P型衬底50及源极34所形成的NPN双极晶体管)的PN接面形成-跨压，使静电电流开始流经此寄生N型双极晶体管，而使N型金属氧化物半导体30进入回崩溃(snapback)的状态。这样，静电电流大部分经N型金属氧化物半导体30导出，而且静电电流流经衬底50，利用衬底50的大面积可以有效承受静电电流所产生的热能。
本发明的再一较佳实施例为如图5A所示，为一栅极/基底触发(Gate/BodyTrigger)设计。一N型金属氧化物半导体30的漏极32连接正电压源VDD，源极34连接接地端VSS。一双极晶体管40，其集电极42连接正电压源VDD，发射极44连接N型金属氧化物半导体30的基底36及栅极38，基极46为开放端(open)。在N型金属氧化物半导体30的源极34与栅极38间有衬底电阻Rsub。其中一可能的结构图以图5B来表示，其中，其中金属氧化物半导体30的基底36与触发极35间有N阱(N-well)52，双极晶体管40两侧有深沟渠(DeepTrench)54，底部有埋层(N+Buried)58，集电极42下有凿井(sinker)56以收集电流。而双极晶体管40的基极46也可以为一个。
当VDD端进来一静电电流时，使双极晶体管40间的跨压超过触发电压时，开始导通电流。静电电流将会经过双极晶体管40的集电极42而经发射极44流过衬底电阻Rsub，再经金属氧化物半导体30的基底36流过衬底50后从接地端VSS流出。此时衬底电阻Rsub会形成一跨压，使N型金属氧化物半导体30的寄生N型双极晶体管(由漏极32、P型衬底50及源极34所形成的NPN双极晶体管)的PN接面形成一跨压，使静电电流开始流经此寄生N型双极晶体管，而使N型金属氧化物半导体30进入回崩溃(snapback)的状态。同时N型金属氧化物半导体30的栅极因有偏压存在，有利于静电放电的进行。如此静电电流大部分经N型金属氧化物半导体30导出，而且静电电流流经衬底50，利用衬底50的大面积可以有效承受静电电流所产生的热能。
如的前所述，本发明上述的实施例，除可用于VDD-VSS之间的静电放电防护外，也可用于输入-VDD、输入-VSS等之间的静电放电防护。或者将N型金属氧化物半导体改为P型金属氧化物半导体，可用于VDD-输出、VSS-输出等之间的静电放电防护。而使用P型金属氧化物半导体60的栅极触发、基底触发及栅极/基底触发的电路图分别如图6A、图6B及图6C所示。
综合以上所述，本发明揭示了结合双极晶体管的金属氧化物半导体的静电放电防护电路。根据本发明的静电放电防护电路，静电放电防护电路有较低静电放电触发电压。而且利用金属氧化物半导体的回崩溃现象，使静电电流流经金属氧化物半导体的衬底部分，使静电放电防护电路可承受静电放电时所产生的热。另外，利用双极晶体管作为触发元件，来触发金属氧化物半导体，可避免漏电流及防护电路的布局面积过大的问题。
以上所述仅为本发明的较佳实施例，并非用以限定本发明的范围；凡其他为脱离本发明所揭示的精神下所完成的等效改变或替换，均应包含在下述的权利要求所限定的范围内。
Claims (19)
1.一种双极互补式金属氧化物半导体的静电放电防护电路，其特征在于，包含：
一金属氧化物半导体晶体管；
一双极晶体管，其基极为一开放端；及
一衬底电阻，与该双极晶体管串联，该串联的衬底电阻和双极晶体管则与该金属氧化物半导体晶体管并联，其中该衬底电阻与该双极晶体管相连接的一端点还连接至该金属氧化物半导体晶体管的栅极或基底、或同时连接栅极与基底，使跨于该衬底电阻的电压让一静电电流流过该金属氧化物半导体晶体管内的一寄生双极晶体管。
2.如权利要求1所述的双极互补式金属氧化物半导体的静电放电防护电路，其特征在于，所述的金属氧化物半导体晶体管是为一N型金属氧化物半导体晶体管。
3.如权利要求2所述的双极互补式金属氧化物半导体的静电放电防护电路，其特征在于，所述衬底电阻的一端点连接至该金属氧化物半导体晶体管的一栅极，所述衬底电阻的另一端点连接至该金属氧化物半导体晶体管的一源极，且该金属氧化物半导体晶体管的一基底与该源极相连接。
4.如权利要求2所述的双极互补式金属氧化物半导体的静电放电防护电路，其特征在于，所述衬底电阻的一端点连接至该金属氧化物半导体晶体管的一源极，所述衬底电阻的另一端点连接至该金属氧化物半导体晶体管的一基底，且该金属氧化物半导体晶体管的一栅极与该源极相连接。
5.如权利要求2所述的双极互补式金属氧化物半导体的静电放电防护电路，其特征在于，所述衬底电阻的一端点连接至该金属氧化物半导体晶体管的一栅极，所述衬底电阻的另一端点连接至该金属氧化物半导体晶体管的一源极，且该金属氧化物半导体晶体管的一基底与该栅极相连接。
6.如权利要求1所述的双极互补式金属氧化物半导体的静电放电防护电路，其特征在于，所述的金属氧化物半导体晶体管是为一P型金属氧化物半导体晶体管。
7.如权利要求1所述的双极互补式金属氧化物半导体的静电放电防护电路，其特征在于，所述双极晶体管与该金属氧化物半导体晶体管的连接端是连接至一第一正电压源。
8.如权利要求7所述的双极互补式金属氧化物半导体的静电放电防护电路，其特征在于，所述衬底电阻与该金属氧化物半导体晶体管的连接端是连接至一第二正电压源。
9.如权利要求1所述的双极互补式金属氧化物半导体的静电放电防护电路，其特征在于，所述衬底电阻与该金属氧化物半导体晶体管的连接端是连接至一接地端。
10.如权利要求1所述的双极互补式金属氧化物半导体的静电放电防护电路，其特征在于，所述双极晶体管与该金属氧化物半导体晶体管的连接端是连接至一输入端。
11.如权利要求1所述的双极互补式金属氧化物半导体的静电放电防护电路，其特征在于，所述双极晶体管与该金属氧化物半导体晶体管的连接端是连接至一输出端。
12.如权利要求1所述的双极互补式金属氧化物半导体的静电放电防护电路，其特征在于，所述衬底电阻与该金属氧化物半导体晶体管的连接端是连接至一输入端。
13.如权利要求1所述的双极互补式金属氧化物半导体的静电放电防护电路，其特征在于，所述衬底电阻与该金属氧化物半导体晶体管的连接端是连接至一输出端。
14.一种双极互补式金属氧化物半导体的静电放电防护方法，其特征在于，包含：
一静电电流造成跨接于一双极晶体管的电压超过其触发电压，因而导通电流，其中该双极晶体管的一基极是为开放的；
串联该双极晶体管至一衬底电阻；
并联该双极晶体管和该衬底电阻至一金属氧化物半导体晶体管；及
连接该衬底电阻至该金属氧化物半导体晶体管，其中该衬底电阻与该双极晶体管相连接的一端更连接至该金属氧化半导体晶体管的栅极或基底、或同时连接栅极与基底，使跨于该衬底电阻的电压让该静电电流流过该金属氧化物半导体晶体管内的一寄生双极晶体管。
15.如权利要求14所述的双极互补式金属氧化物半导体的静电放电防护方法，其特征在于，所述的金属氧化物半导体晶体管是为一N型金属氧化物半导体晶体管。
16.如权利要求15所述的双极互补式金属氧化物半导体的静电放电防护方法，其特征在于，还包含将所述衬底电阻的一端点连接至该金属氧化物半导体晶体管的一栅极，所述衬底电阻的另一端点连接至该金属氧化物半导体晶体管的一源极，且该金属氧化物半导体晶体管的一基底与该源极相连接。
17.如权利要求15所述的双极互补式金属氧化物半导体的静电放电防护方法，其特征在于，还包含将所述衬底电阻的一端点连接至该金属氧化物半导体晶体管的一源极，所述衬底电阻的另一端点连接至该金属氧化物半导体晶体管的一基底，且该金属氧化物半导体晶体管的一栅极与该源极相连接。
18.如权利要求15所述的双极互补式金属氧化物半导体的静电放电防护方法，其特征在于，还包含将所述衬底电阻的一端点连接至该金属氧化物半导体晶体管的一栅极，所述衬底电阻的另一端点连接至该金属氧化物半导体晶体管的一源极，且该金属氧化物半导体晶体管的一基底与该栅极相连接。
19.如权利要求14所述的双极互补式金属氧化物半导体的静电放电防护方法，其特征在于，所述的金属氧化物半导体晶体管是为一P型金属氧化物半导体晶体管。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20081126 Termination date: 20100326 |