JPH0685174A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0685174A JPH0685174A JP4233220A JP23322092A JPH0685174A JP H0685174 A JPH0685174 A JP H0685174A JP 4233220 A JP4233220 A JP 4233220A JP 23322092 A JP23322092 A JP 23322092A JP H0685174 A JPH0685174 A JP H0685174A
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- JP
- Japan
- Prior art keywords
- power supply
- ground
- ground terminal
- static electricity
- semiconductor integrated
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】電源ピンが複数あるＩＣにおいて、異なる電源
（又は接地）ピンのそれぞれに接続された配線相互間
を、静電気印加時は、低抵抗で導通し、通常動作時は、
非導通状態として、静電耐圧の向上及び電源配線間のノ
イズを低減する。 【構成】入力端子１１に接続された保護素子Ｑ1 の接地
端子１２と、初段回路のＭＯＳＦＥＴの接地端子１３と
の間に寄生ＭＯＳＦＥＴＱ4 を接続し、静電気が印加さ
れたときには寄生ＭＯＳＦＥＴＱ4 がオンして接地端子
１２，１３間を低抵抗で導通させ静電気を放電させ、通
常動作時には、寄生ＭＯＳＦＥＴＱ4 をオフ状態として
接地端子１２，１３間を絶縁状態とする。従って各電源
間のノイズによる相互干渉を低減して回路が誤動作する
ことを防止する。
（又は接地）ピンのそれぞれに接続された配線相互間
を、静電気印加時は、低抵抗で導通し、通常動作時は、
非導通状態として、静電耐圧の向上及び電源配線間のノ
イズを低減する。 【構成】入力端子１１に接続された保護素子Ｑ1 の接地
端子１２と、初段回路のＭＯＳＦＥＴの接地端子１３と
の間に寄生ＭＯＳＦＥＴＱ4 を接続し、静電気が印加さ
れたときには寄生ＭＯＳＦＥＴＱ4 がオンして接地端子
１２，１３間を低抵抗で導通させ静電気を放電させ、通
常動作時には、寄生ＭＯＳＦＥＴＱ4 をオフ状態として
接地端子１２，１３間を絶縁状態とする。従って各電源
間のノイズによる相互干渉を低減して回路が誤動作する
ことを防止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に異なる電源（又は接地）端子に接続される各
配線相互の接続に関する。
関し、特に異なる電源（又は接地）端子に接続される各
配線相互の接続に関する。
【０００２】
【従来の技術】一般に、半導体集積回路装置は静電気に
よって内部回路が破壊されることを防止するため保護素
子が入っている。
よって内部回路が破壊されることを防止するため保護素
子が入っている。
【０００３】従来の半導体集積回路装置は、図４に示す
ように、入力端子１１に接続されたＭＯＳＦＥＴＱ2 ，
Ｑ3 からなる初段回路の保護素子Ｑ1 の接地端子１２と
ＭＯＳＦＥＴＱ3 の接地端子１３が異なる場合に、接地
端子１３のみを接地した状態で静電気が印加されると、
保護素子Ｑ1 が機能しないため、初段回路が破壊され
る。従って、これを防止するために接地端子１２と接地
端子１３との間を１００〜１０Ω程度の抵抗Ｒ又は配線
を介して接続し、常に保護素子Ｑ1 が機能する様にして
いる。
ように、入力端子１１に接続されたＭＯＳＦＥＴＱ2 ，
Ｑ3 からなる初段回路の保護素子Ｑ1 の接地端子１２と
ＭＯＳＦＥＴＱ3 の接地端子１３が異なる場合に、接地
端子１３のみを接地した状態で静電気が印加されると、
保護素子Ｑ1 が機能しないため、初段回路が破壊され
る。従って、これを防止するために接地端子１２と接地
端子１３との間を１００〜１０Ω程度の抵抗Ｒ又は配線
を介して接続し、常に保護素子Ｑ1 が機能する様にして
いる。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
装置では異なる電源端子相互間又は、接続端子相互間を
配線又は抵抗で抵抗性結合することにより印加された静
電気を接地端子に逃し、初段回路を保護していた。
装置では異なる電源端子相互間又は、接続端子相互間を
配線又は抵抗で抵抗性結合することにより印加された静
電気を接地端子に逃し、初段回路を保護していた。
【０００５】又、保護素子の静電気保護能力を高くする
には、上記の電源端子間を接続している配線又は抵抗の
抵抗値を低くする必要がある。しかし、抵抗を低くする
ことにより、異なる電源端子にそれぞれ接続された配線
間の相互干渉が強くなり、一方で発生したノイズが、他
方の配線に伝わり、回路が誤動作するという問題点があ
った。尚、近年製品の多ビット化及び高速化が行なわれ
ており半導体集積回路装置内でのノイズが大きな問題と
なっている。
には、上記の電源端子間を接続している配線又は抵抗の
抵抗値を低くする必要がある。しかし、抵抗を低くする
ことにより、異なる電源端子にそれぞれ接続された配線
間の相互干渉が強くなり、一方で発生したノイズが、他
方の配線に伝わり、回路が誤動作するという問題点があ
った。尚、近年製品の多ビット化及び高速化が行なわれ
ており半導体集積回路装置内でのノイズが大きな問題と
なっている。
【０００６】本発明の目的は、静電気が印加された時
は、各電源端子又は、接地端子間を低抵抗で接続し、通
常回路動作時は、上記各端子間を絶縁状態とする様な素
子で電源（又は接地）配線間を接続した半導体集積回路
装置を提供することにある。
は、各電源端子又は、接地端子間を低抵抗で接続し、通
常回路動作時は、上記各端子間を絶縁状態とする様な素
子で電源（又は接地）配線間を接続した半導体集積回路
装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体チップ上に設けた複数の電源端子（又は
接地端子）と、前記電源端子（又は接地端子）のそれぞ
れに接続し且つ互に独立して設けた電源配線（又は接地
配線）とを有する半導体集積回路において、前記電源配
線（又は前記接地配線）の相互間に接続して設けた寄生
ＭＯＳＦＥＴを備えて構成される。
装置は、半導体チップ上に設けた複数の電源端子（又は
接地端子）と、前記電源端子（又は接地端子）のそれぞ
れに接続し且つ互に独立して設けた電源配線（又は接地
配線）とを有する半導体集積回路において、前記電源配
線（又は前記接地配線）の相互間に接続して設けた寄生
ＭＯＳＦＥＴを備えて構成される。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１（ａ），（ｂ）は本発明に使用する寄
生ＭＯＳＦＥＴの一例を説明するための平面図及びＡ−
Ａ′線断面図である。
生ＭＯＳＦＥＴの一例を説明するための平面図及びＡ−
Ａ′線断面図である。
【００１０】図１（ａ），（ｂ）に示すように、シリコ
ン基板１の表面に設けて第１及び第２の素子形成領域を
区画する厚さ０．３３μｍのフィールド絶縁膜２及びフ
ィールド絶縁膜２の下面に設けたチャネルストッパ３
と、第１及び第２の素子形成領域のシリコン基板１内に
設けた拡散層４ａ，４ｂと、第１及び第２の素子形成領
域上に設けたゲート絶縁膜５ａ，５ｂの上及び第１及び
第２の素子形成領域間の幅２μｍのフィールド絶縁膜２
の上に設けて素子形成領域間を誇ぐゲート電極６と、ゲ
ート電極６を含む表面に設けた層間絶縁膜７と、層間絶
縁膜７に設けたコンタクト孔９を介して拡散層４ａ及び
ゲート電極６と電気的に接続する配線８ａと、拡散層４
ｂと電気的に接続する配線８ｂとを有してＶT が１１〜
１２Ｖの寄生ＭＯＳＦＥＴが構成され、配線８ａ，８ｂ
がそれぞれ異なる電源端子間又は接地端子間に接続され
る。
ン基板１の表面に設けて第１及び第２の素子形成領域を
区画する厚さ０．３３μｍのフィールド絶縁膜２及びフ
ィールド絶縁膜２の下面に設けたチャネルストッパ３
と、第１及び第２の素子形成領域のシリコン基板１内に
設けた拡散層４ａ，４ｂと、第１及び第２の素子形成領
域上に設けたゲート絶縁膜５ａ，５ｂの上及び第１及び
第２の素子形成領域間の幅２μｍのフィールド絶縁膜２
の上に設けて素子形成領域間を誇ぐゲート電極６と、ゲ
ート電極６を含む表面に設けた層間絶縁膜７と、層間絶
縁膜７に設けたコンタクト孔９を介して拡散層４ａ及び
ゲート電極６と電気的に接続する配線８ａと、拡散層４
ｂと電気的に接続する配線８ｂとを有してＶT が１１〜
１２Ｖの寄生ＭＯＳＦＥＴが構成され、配線８ａ，８ｂ
がそれぞれ異なる電源端子間又は接地端子間に接続され
る。
【００１１】図２は本発明の第１の実施例を示す回路図
である。
である。
【００１２】図２に示すように、入力端子１１に接続さ
れたＭＯＳＦＥＴＱ2 ，Ｑ3 からなる初段回路の保護素
子Ｑ1 の接地端子１２に配線８ａを介して寄生ＭＯＳＦ
ＥＴＱ4 のソース及びゲートを接続し、ＭＯＳＦＥＴＱ
3 の接地端子１３に配線８ｂを介して寄生ＭＯＳＦＥＴ
Ｑ4 のドレインを接続する。ここで、半導体集積回路装
置に静電気が印加された場合は、保護素子Ｑ1 を通して
寄生ＭＯＳＦＥＴＱ4のゲートが充電され、寄生ＭＯＳ
ＦＥＴＱ4 がオンして印加された静電気を放電する。し
かし、通常動作時には寄生ＭＯＳＦＥＴがオンされず、
接地端子１２，１３間は絶縁された状態となる。
れたＭＯＳＦＥＴＱ2 ，Ｑ3 からなる初段回路の保護素
子Ｑ1 の接地端子１２に配線８ａを介して寄生ＭＯＳＦ
ＥＴＱ4 のソース及びゲートを接続し、ＭＯＳＦＥＴＱ
3 の接地端子１３に配線８ｂを介して寄生ＭＯＳＦＥＴ
Ｑ4 のドレインを接続する。ここで、半導体集積回路装
置に静電気が印加された場合は、保護素子Ｑ1 を通して
寄生ＭＯＳＦＥＴＱ4のゲートが充電され、寄生ＭＯＳ
ＦＥＴＱ4 がオンして印加された静電気を放電する。し
かし、通常動作時には寄生ＭＯＳＦＥＴがオンされず、
接地端子１２，１３間は絶縁された状態となる。
【００１３】図３は本発明の第２の実施例を示す回路図
である。
である。
【００１４】図３に示すように、入力端子１１に接続し
た保護素子Ｑ5 の電源端子１４とＭＯＳＦＥＴＱ2 の電
源端子１５との間に寄生ＭＯＳＦＥＴＱ4 を接続してお
り、第１の使用例と同様の作動により初段回路の静電破
壊を防止できる。
た保護素子Ｑ5 の電源端子１４とＭＯＳＦＥＴＱ2 の電
源端子１５との間に寄生ＭＯＳＦＥＴＱ4 を接続してお
り、第１の使用例と同様の作動により初段回路の静電破
壊を防止できる。
【００１５】
【発明の効果】以上説明した様に本発明は、静電気印加
時に各電源端子間又は各接地端子間が寄生ＭＯＳＦＥＴ
を介して低抵抗で導通され静電気を放電して静電破壊を
防止し、一方、通常動作時は、各電源端子又は接地端子
が非導通となり、絶縁状態となる。これにより、各電源
端子又は接地端子は、相互に干渉することはなくなり、
ノイズにより回路が誤動作することはなくなるという効
果を有する。
時に各電源端子間又は各接地端子間が寄生ＭＯＳＦＥＴ
を介して低抵抗で導通され静電気を放電して静電破壊を
防止し、一方、通常動作時は、各電源端子又は接地端子
が非導通となり、絶縁状態となる。これにより、各電源
端子又は接地端子は、相互に干渉することはなくなり、
ノイズにより回路が誤動作することはなくなるという効
果を有する。
【図１】本発明に使用する寄生ＭＯＳＦＥＴの一例を説
明するための平面図及びＡ−Ａ′線断面図。
明するための平面図及びＡ−Ａ′線断面図。
【図２】本発明の第１の実施例を示す回路図。
【図３】本発明の第２の実施例を示す回路図。
【図４】従来の半導体集積回路装置の一例を示す回路
図。
図。
【符号の説明】 １ シリコン基板 ２ フィールド絶縁膜 ３ チャネルストッパ ４ａ，４ｂ 拡散層 ５ａ，５ｂ ゲート絶縁膜 ６ ゲート電極 ７ 層間絶縁膜 ８ａ，８ｂ 配線 ９ コンタクト孔 Ｑ1 ，Ｑ5 保護素子 Ｑ2 ，Ｑ3 ＭＯＳＦＥＴ Ｑ4 寄生ＭＯＳＦＥＴ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｅ 8941−5Ｊ
Claims (1)
- 【請求項１】 半導体チップ上に設けた複数の電源端子
（又は接地端子）と、前記電源端子（又は接地端子）の
それぞれに接続し且つ互に独立して設けた電源配線（又
は接地配線）とを有する半導体集積回路において、前記
電源配線（又は前記接地配線）の相互間に接続して設け
た寄生ＭＯＳＦＥＴを備えたことを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233220A JPH0685174A (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233220A JPH0685174A (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685174A true JPH0685174A (ja) | 1994-03-25 |
Family
ID=16951643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4233220A Pending JPH0685174A (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685174A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945856A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体装置およびその製造方法 |
| EP0859444A2 (en) * | 1997-02-18 | 1998-08-19 | Motorola, Inc. | Circuit for electrostatic discharge (ESD) protection |
| JPH10224205A (ja) * | 1996-11-04 | 1998-08-21 | Samsung Electron Co Ltd | 半導体装置のデータ出力回路 |
| JP2006215454A (ja) * | 2005-02-07 | 2006-08-17 | Matsushita Electric Ind Co Ltd | ドライバｉｃ |
| US7482659B2 (en) | 2005-12-07 | 2009-01-27 | Toyota Jidosha Kabushiki Kaisha | Semiconductor devices with electric current detecting structure |
| JP2011103483A (ja) * | 2011-01-24 | 2011-05-26 | Toyota Motor Corp | 電流検出機能を有する半導体装置 |
| US8499660B2 (en) | 2007-03-20 | 2013-08-06 | Neturen Co., Ltd. | Hollow rack and hollow rack manufacturing method |
| CN107728034A (zh) * | 2017-10-09 | 2018-02-23 | 常州工学院 | 新型功率器件控制自动化静电防护测试系统及方法 |
-
1992
- 1992-09-01 JP JP4233220A patent/JPH0685174A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945856A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | 半導体装置およびその製造方法 |
| JPH10224205A (ja) * | 1996-11-04 | 1998-08-21 | Samsung Electron Co Ltd | 半導体装置のデータ出力回路 |
| EP0859444A2 (en) * | 1997-02-18 | 1998-08-19 | Motorola, Inc. | Circuit for electrostatic discharge (ESD) protection |
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| DE102006057041B4 (de) * | 2005-12-07 | 2013-01-10 | Toyota Jidosha K.K. | Halbleitervorrichtungen mit Struktur zum Erfassen von elektrischem Strom |
| DE102006057041B8 (de) * | 2005-12-07 | 2013-03-21 | Toyota Jidosha Kabushiki Kaisha | Halbleitervorrichtungen mit Struktur zum Erfassen von elektrischem Strom |
| US8499660B2 (en) | 2007-03-20 | 2013-08-06 | Neturen Co., Ltd. | Hollow rack and hollow rack manufacturing method |
| US8595936B2 (en) | 2007-03-20 | 2013-12-03 | Neturen Co., Ltd. | Hollow rack end diameter reducing method |
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| CN107728034A (zh) * | 2017-10-09 | 2018-02-23 | 常州工学院 | 新型功率器件控制自动化静电防护测试系统及方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981215 |