KR0177394B1 - 반도체 소자의 입력부 - Google Patents
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Abstract
본 발명은 반도체 소자의 입력부에 관한 것으로서 반도체기판 상에 적어도 하나 이상의 방전부가 일전극과 접지된 타전극을 갖도록 형성된 ESD 입력부 보호회로와, 상기 반도체기판의 상기 ESD 입력부 보호회로 상에 형성되며 상기 하나 이상의 방전부의 일 전극의 소정 부분을 노출시키는 비아접촉홀을 갖는 층간절연막과, 상기 층간절연막 상에 상기 비아접촉홀을 통해 상기 방전부의 노출된 부분과 접촉되어 전기적으로 연결되게 형성된 패드부를 포함한다. 따라서, 칩면적이 작고 핀수가 많아 ESD 보호회로가 차지하는 면적이 큰 장치에서 상당히 유용하고, 전체적인 ESD 방전능력을 키우는 것으로도 큰 효과를 얻을 수 있으며, 전체적인 ESD 방전능력을 키우는 것으로도 큰 효과를 얻을 수 있으며, 또한, 패드부 사이즈를 키움으로써 와이어본딩시 마진 확보 측면에서도 유리하다.
Description
제1도는 종래의 반도체 소자의 입력부의 레이아웃을 도시한 도면.
제2도는 본 발명의 반도체 소자의 입력부의 레이아웃 및 단면도.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 패드부 11,21 : 제1방전부
12,22 : 제2방전부 13,23 : 제3방전부
13-1,23-1 : 게이트 20-1 : 비아접촉홀형성부
24 : 배선층 Ass : 접지전원
INV : 반전소자
본 발명은 반도체 소자의 입력부에 관한 것으로, 특히, 칩크기가 축소되는 경항에 비해 입력부의 이에스디(ESD : ElectroStatic Discharge : 이하 ESD라고 한다.) 입력부 보호회로의 상대적 크기가 커지던 문제점을 해결하는데 적당하도록 한 반도체 소자의 입력부에 관한 것이다.
반도체 소자의 입력부 구조는 패드부와 ESD 입력부 보호회로로 구성된다.
ESD 입력부 보호회로는 패드부를 통해 입력신호가 들어오면 이 신호는 입력부의 첫단이 인버터로 들어가게 되는데, 정전기들에 의해 과전압이 들어오게 되면 얇은 게이트 산화막이 파괴되므로, 이를 보호하기 위하여 패드부와 입력단의 인버터사이에 설치한 것이다. 즉, 이 회로는 정전기 방전 목적으로 정선 브레이크다운(Junction Breakdown) 이상의 전압을 방전시켜주는 역할을 한다. ESD 입력부 보호 회로는 패드부와 접지전원에 각 전극이 연결된 다수 개의 필드트랜지스터로 이루어진 제1방전부와, 제1방전부와 병렬로 패드부에 연결된 고농도 불순물 영역의 저항으로 이루어진 제2방전부와, 전지전원에 게이트와 일 전극이 연결되고, 다른 전극이 제2방전부에 연결되어 내부 회로 입력단의 인버터로 연결된 게이트 접지트랜지스터로 이루어진 제3방전부를 구비하고 있다.
종래에는 제1도에 도시된 레이아웃과 같이, ESD 입력부 보호회로와 패드부가 평면상에 별도의 영역에 형성되어 있었다. 즉, 패드부(10)는 ESD 입력부 보호회로 상에 형성된 제1방전부(11)인 필드트랜지스터의 일 전극 및 저항부(12)에 연결된 배선층과 동일한 레이어상에 수평적으로 떨어져 형성된다. 제1방전부(11)의 일 전극은 패드부(10)에 연결되고, 다른 전극은 접지전원(Vss)에 연결되어 있다. 제2방전부(12)는 패드부와 제1방전부(11)에 대해 병렬 연결되어 있으며, 제3방전부(13)의 일 전극 및 내부 입력단의 반전소자(INV)로 연결된다. 제3방전부(13)의 게이트(12-1)는 저항에 연결되지 않은 전극과 같이 접지전원(Vss)에 연결되어 있다.
이러한, 종래와 같은 형태의 반도체 소자의 입력부는 와이어 본딩을 위하여 패드부의 크기를 감소시키는데 있어서의 한계와, 패드부로부터 인입되는 정전기를 방전시킬 목적으로 형성시킨 ESD 입력부 보호회로의 크기가 방전효과가 비례하므로 크기의 축소에 있어서의 한계로 인하여, 칩 크기가 작아지는 추세를 따르지 못하여 칩에 대한 상대적인 크기가 커지는 문제점을 안고 있었다. 더구나, 핀수가 많은 패키지의 경우에는 패드부를 포함한 반도체 소자의 입력부의 크기가 패키지 소자 크기의 축소에 장애가 되었다.
따라서, 본 발명의 목적은 ESD 입력부 보호회로의 방전능력을 유지하면서 크기를 감소시킬 수 있는 반도체 소자의 입력부를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 입력부는 반도체기판상에 적어도 하나 이상의 방전부가 일전극과 접지된 타전극을 갖도록 형성된 ESD 입력부 보호회로와, 상기 반도체기판의 상기 ESD 입력부 보호회로 상에 형성되며 상기 하나 이상의 방전부의 일 전극의 소정 부분을 노출시키는 비아접촉홀을 갖는 층간절연막과, 상기 층간절연막 상에 상기 비아접촉홀을 통해 상기 방전부의 노출된 부분과 접촉되어 전기적으로 연결되게 형성된 패드부를 포함한다.
상기에서 패드부의 크기는 보통 와이어 본딩이 용이하게, 100×100㎛2의 크기로 형성시키므로, 종래에 비하여 ESD 입력부 보호회로를 크게 형성시키는 것이 가능하므로 방전효과를 향상시킬 수 있다.
이러한 패드부와 ESD 입력부 보호회로를 가지는 반도체 소자의 입력부를 형성시키는 방법은 종래의 제조공정에서 ESD 입력부 보호회로의 배선층 형성시 패드부를 같이 형성시키던 것을 ESD 입력부 보호회로의 배선층 형성후, 절연물질로 층간절연막을 형성시키고, 이 층간절연막에 비아접촉홀을 형성시키고, 이 층간절연막의 상부에 전도물질로 패드부를 형성시키면 된다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제2도의 (a)는 본 발명의 반도체 소자의 입력부에 대한 레이아웃이고, 제2도의 (b)는 제2도의 (a)를 A-A'선을 따라 절단한 단면도이다.
제2도의 (a) 및 (b)를 예시하여, 본 발명의 반도체 소자의 입력부를 설명하면 다음과 같다.
본 발명에 따른 반도체 소자의 입력부는 제1방전부(21)와, 제2방전부(22) 및 제3방전부(23)가 형성되어 이를 서로 연결시키는 ESD 입력부 보호회로의 상부에 절연물질로 된 층간 절연막(25)이 형성되어 있고, 층간 절연막(25) 상에 패드부(20)가 형성되어 있다. 한편, ESD 입력부보호회로에서, 제1방전부(21)를 형성하는 필드 트랜지스터의 일 전극과, 저항인 제2방전부(22)가 패드부(20)에 연결되며, 제2방전부(22)는 제3방전부(23)의 일 전극과 내부 입력단의 반전소자(INV)에 연결된다. 또, 제1방전부(21)의 패드부(20)와 연결되지 않은 전극은 접지전원(Vss)에 연결되며, 도, 제3방전부(23)의 게이트(23-1)와 제2방전부(22)에 연결되지 않은 전극도 접지전원(Vss)에 연결되어 있다.
이때, 제2도의 (a)에서 보는 바와 같이, 패드부(20)에 형성된 비아접촉홀(21-1)의 부위는 패드부(20)의 와이어 본딩영역의 평탄도를 위하여 패드부(20)의 일측부에만 형성시켰다.
본 발명의 방전능력에 그 초점을 맞추어 보면, 패드부의 크기에 맞추어 ESD 입력부 보호회로를 형설시키므로서, 제1방전부 등이 전체적인 면적 축소에도 불구하고 커짐에 따라 방전능력은 커지게 되고, 이에 따라 ESD 파괴전압 레벨도 커지게 된다. 또한 초기 주입되는 정전기에 대해서는 제2방전부의 저항값을 줄일지라도 제3방전부의 게이트 접지 트랜지스터의 방전능력을 키움으로써 해결할 수 있다. 필드 트랜지스터가 턴온되어 바이폴라 액션을 하게 되면 대부분의 정전기는 바로 이 필드 트랜지스터의 방전 능력이 커짐에 따라 RC 딜레이 타임을 조절하는 저항값을 낮추는 방향으로 조절한다면 인풋 시그날에서의 딜레이 타임을 상대적으로 줄일 수 있다.
본 발명은 이용하여 반도체 소자의 입력부를 만들 경우, 칩면적이 작고 핀수가 많아 ESD 보호회로가 차지하는 면적이 큰 장치에서 상당히 유용하다. 또한 전체적인 ESD 방전능력을 키우는 것으로도 큰 효과를 얻을 수 있으며, 패드부 사이즈를 키움으로써 와이어본딩시 마진 확보 측면에서도 유리함을 특징으로 한다.
Claims (2)
- 반도체기판 상에 적어도 하나 이상의 방전부가 일전극과 접지된 타전극을 갖도록 형성된 ESD 입력부 보호회로와, 상기 반도체기판의 상기 ESD 입력부 보호회로 상에 형성되며 상기 하나 이상의 방전부의 일 전극의 소정 부분을 노출시키는 비아접촉홀을 갖는 층간절연막과, 상기 층간절연막 상에 상기 비아접촉홀을 통해 상기 방전부의 노출된 부분과 접촉되어 전기적으로 연결되게 형성된 패드부를 포함하는 반도체 소자의 입력부.
- 제1항에 있어서, 상기 비아접촉홀은 와이어 본딩 영역의 평탄도를 고려하여 상기 패드부의 일 측면만에 형성된 반도체 소자의 입력부.
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