KR100194496B1

KR100194496B1 - 반도체 장치

Info

Publication number: KR100194496B1
Application number: KR1019960009939A
Authority: KR
Inventors: 가오루 나리타
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1995-04-03
Filing date: 1996-04-03
Publication date: 1999-06-15
Also published as: JPH08274267A; KR960039326A; US5710452A; JP2822915B2

Abstract

반도체 장치는 외부 단자와 내부 회로사이에 접속된 금속 메인 라인과, 서로 병렬로 접속된 다수의 분할된 보호바이폴라 트랜지스터를 포함한다. 상기 분할된 보호 바이폴라 트랜지스터의 각각은 서로 분리되어 반도체 기판에 형성된 제1 및 제2 N형 확산된 영역으로 구성된 콜렉터 및 에미터를 포함하여, 상기 콜렉터와 에미터 사이에 반도체 기판의 일부로 베이스가 구성된다. 상기 콜렉터는 메인 라인으로 부터 금속서브라인 브랜치에 접속되고, 에미터는 접지에 접속된다.

다수의 분할된 보호 바이폴라 트랜지스터는 상기 분할된 보호바이폴라 트랜지스터의 콜렉터와 반도체 기판사이의 동일한 브레이크다운 전압을 갖는다.

따라서, 상기 서로 병렬로 접속된 다수의 분할된 보호 바이폴라 트랜지스터로 구성된 보호장치는 짧은 정전기 펄스로부터 내부 회로를 효과적으로 보호할수 있다.

Description

반도체 장치

제1도는 MOS 반도체 집적 회로에 이용된 전형적인 종래의 입력 보호 회로를 설명하는 회로도.

제2도는 제1도에 도시된 종래의 입력 보호 회로의 일부의 개략적인 설계를 도시한 도면.

제3도는 제2도의 라인(lll-lll)을 따라 절취한 횡단면도.

제4a도 및 제4b도는 제1도의 종래 기술의 입력 보호회로의 특징을 설명하는 그래프.

제5도는 본 발명에 따른 정전기 브레이크다운 보호회로의 제1실시예의 일부를 도시한 도면.

제6도는 제5도에 도시된 본 발명에 따른 정전기 브레이크다운 보호회로의 제1실시예에 적용된 입력 버퍼 회로를 설명하는 회로도.

제7도는 제5도에 도시된 본 발명에 따른 정전기 브레이크다운 보호 회로의 제1 실시예에 적용된 출력버퍼 회로를 설명하는 회로도.

제8도는 제5도의 라인(Vlll-Vlll)을 따라 절취한 횡단면도.

제9도는 본 발명에 따른 정전기 브레이크다운 보호 회로의 제2 실시예의 일부를 도시한 도면.

제10도는 제9도의 라인(X-X)을 따라 절취한 횡단면도.

제11도는 제9도의 라인(Xl-Xl)을 따라 절취한 횡단면도.

제12도는 본 발명에 따른 정전기 브레이크다운 보호 회로의 제3 실시예의 일부를 도시한 도면.

제13도는 제12도의 라인(Xlll-Xlll)을 따라 절취한 횡단면도.

제14도는 제12도의 라인(X Vl-X Vl)을 따라 절취한 횡단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 입력 단자 2 : 보호 바이폴라 트랜지스터

3 : 보호 다이오드 4 : 입력 인버터 회로

11 : P형 반도체 기판 14 : 디바이스 아이솔레이션 절연막

21,22 : 바이폴라 트랜지스터 121,122 : N형 확산된 층

본 발명은 반도체 장치에 관한 것으로, 특히 MOS(금속산화물 반도체 전계 효과 트랜지스터)반도체 집적 회로에 이용되는 정전기의 브레이크다운(항복) 보호 장치(electrostatic breakdown protection device)에 관한 것이다.

예를 들어, 일본 특허 출원 공개 공보 제JP-A-02-039570호에는 MOS 반도체 집적 회로용 종래의 정전기 브레이크다운 보호 기술을 설명하고 있다.

제1도를 참조하면, 전형적인 MOS 반도체 집적회로는 제1 저항기 및 제2 저항기를 통해 입력 단자(1)에 인가되는 한 신호를 수신하기 위해 한 입력을 갖는 입력인버터 회로(4)를 포함한다. 바이폴라 트랜지스터(21 및 22)는, 과전압이 상기 입력 단자에 인가될 때 인버터 회로(4)의 트랜지스터의 게이트에 인가되는 과전압을 방지하기 위하여, 한 신호 라인과 접지 사이에 접속되어 트랜지스터의 게이트와 기판 사이의 전압 상승을 방지하고, 그렇지 않으면 트랜지스터내의 게이트 산화막을 브레이크 다운시킨다.

즉, 상기 입력 단자(1)에 과전압이 인가될 때, 바이폴라 트랜지스터(21 및 22)는 턴-온되어 상기 인버터 회로내의 게이트 전압의 증가를 방지한다. 그들 바이폴라 트랜지스터는 MOS 반도체 집적 회로를 제조하기 위한 공정에 있어서, 제2도에 도시된 것과 같은 횡형태(lateral type)으로 제조된다. 입력 단자(패드)및 제1 저항기(51)와 제1 기생 바이폴라 트랜지스터(21)의 설계를 설명하는 저2도에 도시된 것처럼, 상기 바이폴라 트랜지스터의 콜렉터 및 에미터는, 서로 매우 좁은 거리로 분리되었지만 서로 나란히 확장하지 않는 상태로 P형 기판내에 형성된 한 쌍의 긴 N형 확산된 층(121 및 122)으로 구성된다.

제3도는 제2도의 라인(lll-lll)를 따라 절취한 횡단면도이다. 제3도에 도시된 것 처럼 P형 기판내에 형성되어 N형 확산된 층(121 및 122)으로 구성된 콜렉터 및 에미터는 디바이스 아이솔레이션 절연막(14)에 의해 서로 분리된다.

여기서, 상기 언급된 종래의 횡측 기생 바이폴라 트랜지스터의 문제점은 다음 실험 데이터를 기초로하여 설명한다.

예를 들어, 제4a도에 도시된 것과 같은 전압 펄스가 100μm의 폭(W)을 각각 갖는 에비터 및 콜렉터를 갖는 기생바이폴라 트랜지스터에 인가된다면, 제4b도에 도시된 것과같은 전류 파형을 갖는 전류가 흐른다.

즉, 상기 전류는 전압펄스의 상승으로 부터 지연된 최대 약 30n초에 달한다.

상기 전압 펄스의 상승으로 인한 10n 초에서, 상기 전류는 최대전류 값의 단지 절반에 달한다.

상기 원인으로 인하여 다음과 같은 점을 고려될 수있다. 상기와 같은 정전기 펄스의 과전압이 인가될 때, 바이폴라 트랜지스터의 전체는 동시에 턴-온되지 않는다.

애벌런치 브레이크다운이 쉽게 발생하기에 적합한 콜렉터 N형 확산된 영역(제2도에서 a의 참조 부호로 표시됨)의 단부 영역과 같은 국부 영역은 기생 바이폴라 트랜지스터의 동작상태로 처음 되고, 그후 상기 바이폴라 트랜지스터는 시간에 따라 퍼지게 되기 때문에, 상기 보호 기생 바아폴라 트랜지스터의 폭(제2도의 W)의 전체는 최종적으로 기생바이폴라 트랜지스터의 동작 상태로 된다.

상기 퍼짐 속도(spreading speed)는 과전압 펄스의 인가상태에 따른다. 100μm의 폭을 갖는 보호기생 바이폴라 트랜지스터의 경우에 있어서, 약 30n초 내지 40n초의 시간은 상기 폭의 전체가 동작 상태로 될 때 까지 취하게 된다.

전압 펄스의 상승이후의 10n초에서, 상기 보호 기생 바이폴라 트랜지스터의 약 절반만이 턴-온된다.

따라서, 인가된 펄스가 MIL 표준에 따른다면, 즉, 인가된 펄스가 160n초 정도의 방전시간을 필요로 하는 비교적 긴 펄스일 때, 상기 보호 바이폴라 트랜지스터의 전체 폭은 상기 펄스의 인가 주기동안 동작상태로 되고, 그러므로, 인가된 펄스의 전하는 효과적으로 방전될 수 있다.

그러나, 상기 언급한 펄스의 방전 시간의 1/10 정도인 방전 시간을 갖는 펄스가 인가될 때, 상기 보호 기생 바이폴라 트랜지스터의 전체 폭의 일부만이 동작 상태로 되고, 그러므로, 보호 기생 바이폴라 트랜지스터의 임피던스는 크게 강하되지 못하고, 그결과 보호될 내부 회로에 인가된 전압이 역으로 증가하고, 그로인해 강하된 정전기 브레이크다운 세기를 발생한다.

따라서, 본 발명의 목적은 종래의 기술의 상기 언급된 결함을 해소한 장점을 갖는 MOS 반도체 집적 회로용 정전기 브레이크다운 보호 장치를 제공하는 것이다.

또한, 본 발명의 다른 목적은 짧은 펄스 폭을 갖는 우연히 인가되는 정전기 펄스로 부터 내부 회로를 충분히 보호할 수 있는 MOS 반도체 집적 회로용 정전기 브레이크다운 보호 장치를 제공하는 것이다.

본 발명에 따른 상기 및 다른 장점은 본 발명에 따른 반도체 장치에 의해 성취되는데, 상기 반도체 장치는, 제1 전도형의 기판 상에 형성된 외부 금속 단자, 상기 반도체 기판상에 형성되어 상기 외부 단자에 접속된 내부 회로와, 상기 반도체 기판 상에 형성된 디바이스 아이솔레이션 절연막에 의해 서로 분리되어 상기 반도체 기판에 형성되고, 상기 제1전도형과 반대의 제2전도형으로 각각 형성된 콜렉터 영역 및 에미터 영역과, 상기 금속 단자에 접속된 상기 콜렉터 영역과 선정된 공통 전위에 접속된 상기 에미터 영역 사이에 상기 반도체 기판의 일 부분으로 형성된 보호 바이폴라 트랜지스터의 에미터를 갖는 보호 바이폴라 트랜지스터를 포함하여, 정전 전압이 상기 금속 단자에 인가될 때, 상기 보호바이폴라 트랜지스터가 턴-온되어 상기 내부 회로를 보호하는 반도체 장치에서, 본 발명의 개선점은 상기 보호 바이폴라 트랜지스터를 전체로 구성하는 다수의 분할된 보호 트랜지스터를 포함하고, 상기 다수의 분활된 보호 트랜지스터 각각은 선정된 제한폭을 가지며, 상기 분할된 보호 트랜지스터는 한 콜렉터 영역과 상기 반도체 기판 사이의 접합부의 실제 동일한 항복 전압을 갖는 것이다.

한 실시예에 있어서, 상기 분할된 보호 트랜지스터는 붕소가 이온-주입된 베이스 영역을 갖다.

본 발명에 따른 상기 및 다른 목적, 특징 및 장점은 첨부된 도면을 참조하여 본 발명의 양호한 실시예를 통해 다음 설명으로 명백히된다.

제5도를 참조하면, 본 발명에 따른 정전기 브레이크다운 보호 회로의 제 1실시예의 일부를 도시한 개략도를 도시한 도면으로, MOS 반도체 집적 회로를 제조하기위한 종래의 공정에 따라 제조된 회로를 도시한다.

또한, 제6도를 참조하면, 제5도에 도시된 본 발명에 따른 정전기 브레이크다운 보호 회로의 제1실시예에 적용된 입력 버퍼회로가 도시되어 있다.

제6도에 도시된 것 처럼, 입력 외부 단자(1)에 인가된 입력 신호는 저항기(5)를 통해 입력 인버터 회로(4)에 공급된다.

보호 바이폴라 트랜지스터(2) 및 보호 다이오드(3)는, 상기 입력단자(1)에 우연히 과전압이 인가될 때, 회로의 파괴를 방지하기 위하여 입력 단자(1)와 저항기(5)사이의 경로에 접속된다.

특히, 보호 바이폴라 트랜지스터(2)는 상기 입력 단자(1)와 저항기(5)사이에 접속된 콜렉터와, 기판(전위) 또는 접지 전위에 접속된 에미터를 갖는다. 상기 보호 다이오드(3)는 입력 단자(1)와 저항기(5)사이의 경로에 접속된 캐소드와, 기판(전위) 또는 접지 전위에 결합된 애노드를 갖는다.

상기 배열에 따라, 입력 단자(1)에 인가된 과전압이 양의 전압일 때, 상기 보호 바이폴라 트랜지스터(2)는 상기 양의 과전압에 따른 전류가 접지 전위 또는 기판 전위로 흐르게 하도록 턴-온되어, 상기 입력 인버터 회로의 게이트에 인가되는 양의 전압을 방지한다.

상기 입력 단자(1)에 음의 과전압이 인가 될 때, 보호 다이오드(3)는 기판 전위 또는 접지 전위로부터 음의 과전압에 기초한 전류를 흐르게 하기 위하여 턴-온되어, 과대한 음의 전압이 입력 인버터 회로의 게이트에 인가되는 것을 방지한다.

제7도를 참조하면, 제5도에 도시된 본 발명에 따른 정전기 브레이크다운 보호 회로의 제1실시예에 적용된 출력 회로를 설명하는 회로도가 도시되어 있다.

제7도에 도시된 회로는, 제6도의 회로에 도시된 입력 단자(1)가 제7도에 도시된 출력 단자(1A)와 대치되고, 제6도에 도시된 입력 인버터 회로(4)가 제7도에 도시된 출력 MOS 트랜지스터(6)와 대치된 것을 제외하고, 제6도에 도시된 것과 동일한데, 상기 출력 단자(1A)는 저항기(5)의 중간 매체없이 출력MOS 트랜지스터의 한 단부에 접속된다.

제7도에 도시된 회로의 보호 동작은 제6도에 도시된 것과 동일한데, 그로인해, 그 설명은 생략한다.

제5도를 참조하면, 제5도에 도시된 개략적인 설계는 입력 인버터 회로(4)를 제외한 제6도에 도시된 회로를 정밀하게 설명한다.

상기 도시된 구조 입력 단자에 대한 한 단부와 저항기(5)에 대한 다른 단부에 접속된 알루미늄 배선의 메인 라인(151)을 포함한다.

또한, 알루미늄 배선의 상기 메인 라인(151)은 상기 메인 라인(151)으로 부터 수직으로 확장하는 알루미늄 배선의 한 쌍의 서브 라인(152)을 반대 방향으로 포함함다.

상기 한 쌍의 서브 라인(152) 각각은 상기 서브 라인 하에 반도체 기판에 형성되어 보호 바이폴라 트랜지스터의 콜렉터 및 보호 다이오드의 캐소드로서 동작하는 N형 확산된 층(121)에 다수의 접촉부를 통해 접속된다.

제5도의 라인(Vlll-Vlll)를 따라 절취한 횡단면도인 제8도에 도시된 것 처럼, 도시된 보호 구조는 P형 반도체 기판(11)의 주표면에 형성된 N형 확산된 층(121)을 포한한다.

제8도에 있어서, N형 확산된 층(121)의 좌측에서는 다른 N형 확산된 층(122)이 N형 확산된 층(122)이 N형 확산된층(121)으로 부터 분리적으로 P형 반도체 기판(11)의 주표면에 형성된다.

부가적으로, N형 확산된 층(121)의 오른쪽에서는 N형 확산된 층(121)으로 부터 분리적으로 P형 반도체 기판(11)의 주표면에 형성된다.

상기 N형 확산된 층(121 및 122)은 N형 확산된 층(121 및 122)사이의 P형 반도체 기판(11)의 주표면에 형성된 디바이스 아이솔레이션 절연막(14)에 의해 서로 분리된다.

N형 확산된 층(121) 및 P형 확산된 층(13)은 N형 확산된 층(121) 및 P형 확산된 층(13) 사이의 P형 반도체 기판(11)의 주표면에 형성된 디바이스 아이솔레이션 절연막(14)에 의해 서로 분리된다.

또한, 계층 절연막(16)은 상기 디바이스 아이솔레이션 절연막과 확산층 전체를 커버하기 위해 형성된다.

상기 N형 확산된 층(121)은 계층 절연막(16)에 형성된 접촉홀을 통해 알루미늄 배선의 서브 라인(152)에 접속되고, N형 확산된 층(122)은 계층 절연막(16)에 형성된 접촉홀을 통해 알루미늄 배선(153)에 접속된다.

또한, 상기 P형 확산된 층(13)은 계층 절연막(16)에 형성된 접촉홀을 통해 알루미늄배선(153)에 접속된다.

상기 알루미늄 배선(153)은 기판 전위또는 접지 전위에 접속된다.

제8도에 도시되어 상기 언급된 구조에 있어서, 보호 바이폴라 트랜지스터는 N형 확산된 층(121)에 형성된 콜렉터, P형 기판(11)에 형성된 베이스와, N형 확산된 층(122)에 형성된 에미터를 포함하는 NPN 바이폴라 트랜지스터로 구성된다.

반면에, 한 보호 다이오드는 N형 확산된 층(121)과 P형 기판(11) 사이에 형성되어 P형 확산된 층(13)에 접속된 PN접합으로 구성된다.

따라서, 하나의 보호 바이폴라 트랜지스터 및 하나의 보호 트랜지스터로 구성된 하나의 보호 유닛은 제8도에 도시된 것 처럼 형성되고, 제5도에 도시된 것 처럼, 두 개의 보호 유닛이 각각의 서브 라인(152)에 형성되어 메인 라인(151)에 대해 전체 4개의 보호 유닛이 형성된다. 그들 보호라인의 각각의 폭은 예를 들어 20μm이다.

그러므로, 과전압이 입력 단자에 인가될 때, 기생 바이폴라 트랜지스터는 각각의 보호 유닛의 단부에서 동작을 개시한다. 그러나, 각각의 보호 유닛이 좁은 폭으로 되어 있기 때문에, 상기 기생 바이폴라 트랜지스터의 동작이 각각의 보호유닛의 전체를 연장할 때 까지 5n초 보다 크지않게 된다.

따라서, 심지어 매우 짧은 과전압 펄스가 인가된다해도, 상기 보호 장치는 효과적으로 동작하여 과전압이 내부 회로에 인가되는 것을 방지한다.

상기 보호 바이폴라 트랜지스터의 전체 폭을 증가시켜, 즉 보호 유닛을 증가시켜 정전기 브레이크다운 세기를 증가시킬수 있다.

상기 접속에 있어서, 상기 보호 유닛이 증가된다 할지라도, 매우 짧은 과전압 펄스가 인가될 때, 보호유닛 각각은 효과적으로 동작하고, 그러므로, 상기 정전기 브레이크다운 세기는 보호 유닛의 전체 폭에 비례하게 된다.

부수적으로, 제5도에 도시된 정전기 브레이크다운 보호 회로가 제7도에 도시된 출력 회로에 적용될 때, 저항기(5)는 생략된다.

제9도를 참조하면, 본 발명에 따른 제2실시예의 일부의 개략적인 설계가 도시되어 있는데, 제1실시예를 제조하는 공정과 유사한 공정으로 제조되고, 제7도의 출력 보호 회로를 구성할 수 있다.

상기 제2실시예에서는 출력 외부 금속 단자(1A)에 접속된 메인 라인(151)의 각각의 측면에서, 출력 트랜지스터의 드레인 및 보호 바이폴라 트랜지스터의 콜레터에 공통으로 형성된 N형 확산된 층(121)을 갖는 제1 보호 유닛(1A)과, 출력 트랜지스터의 드레인 및 보호 다이오드의 캐소드에 공통으로 형성된 N형 확산된 층(123)을 갖는 제2 보호 유닛(B1)을 포함한다.

제9도의 라인(X-X)를 따라 절취한 개략적인 횡단면도인 제10도에 도시된 것 처럼, 보호 바이폴라 트랜지스터는 P형 실리콘 기판(11)의 주표면에 형성된 N형 확산된 층(121)으로 구성된 콜렉터, P형 실리콘 기판(11)에 형성된 베이스와, P형 실리콘 기판(11)의 주표면에 형성되고, 디바이스 아이솔레이션 절연막(14)에 의해 N확산 층(121)으로 부터 분리된 다른 N형 확산된 층(122)으로 구성된 에미터로 구성된다.

반면에, 출력 MOS 트랜지스터는 N형 확산된 층(121)으로 구성된 드레인, N형 확산된 층(121)으로 부터 분리된 P형 실리콘 기판(11)에 형성된 N형 확산층(124)으로 구성된 소스, N형 확산된 층(121)과 N형 확산된 층(124)사이의 P형 실리콘 기판(11)의 주표면 상의 게이트 절연막(도면의 간략화를 위해 생략)을 통해 위치한 게이트 전극(17)으로 형성된다. N형 확산된 층(121) 및 N형 확산된 층(124)은 상기 게이트 전극에 인접한 부분에 약하게 도프된 영역(121A 및 124A)을 갖는다.

제9도의 라인(Xl-Xl)을 따라 절취한 개략적인 횡단면도인 제11도에 도시된 것 처럼, 보호 다이오드는 P형 실리콘 기판(11)의 주표면에 형성된 N형 확산된 층(123)의 캐소드와, 디바이스 아이솔레이션 절연막(14)에 의해 N형 확산된 층(123)으로 부터 분리되어 P형 실리콘 기판(11)의 주표면에 형성된 P형 확산층(13)에 접속되어 P형 실리콘기판(11)에 형성된 애노드로 구성된다.

반면에, 출력 MOS 트랜지스터는 N형 확산된 층(123)으로 구성된 드레인, P형 실리콘 기판(11)의 주표면에 형성되어 N형 확산된 층(123)으로 부터 분리된 N형 확산된 층(124)을 구성하는 소스와, N형 확산된 층(123)과 N형 확산된 층(124)사이의 P형 실리콘 기판(11)의 주표면 상의 게이트 절연막(도면의 간략화를 위해 생략)을 통해 위치한 게이트 전극(17)으로 구성된다.

N형 확산된 층(121) 및 N형 확산된 층(124)은 상기 게이트 전극에 인접한 부분에 약하게 도프된 영역(123A 및 124A)을 갖는다.

제10도 내지 제12도에 되시된 것 처럼, N형 확산된 층(122) 및 P형 확산된 층(13)은 접촉부를 통해 알루미늄 배선(154)에 접속되고, 차례로 접지 라인에 접속되며, 상기 N형 확산된 영역(121 및 123)은 접촉부를 통해 알루미늄 배선(서브라인)(155)에 접속되고, 차례로 메인 라인(157)에 접속된다.

상기 N형 확산된 영역(124)은 접촉부를 통해 알루미늄 배선(156)에 접속되고, 차례로 접지 라인에 접속된다.

상기 게이트 전극(17)은 알루미늄 배선(157)를 통해 내부회로(도시하지 않음)에 접속된다.

따라서, 상기 보호 바이폴라 트랜지스터 및 상기 보호 다이오드는 출력 트랜지스터를 보호한다.

제2실시예에 있어서, 20μm의 폭을 갖는 각각의 보호 유닛을 제조하여, 상기 회로는 제1실시예와 유사하게 짧은 정전기 펄스를 효과적으로 보호할 수 있다.

제12도를 참조하면 입력 회로를 위한 본 발명에 따른 정전기 브레이크다운 보호 회로의 제3실시예의 일부를 개략적으로 도시한다.

제3 실시예에서는 짧은 간격으로 서로 분리적으로 P형 반도체 기판(제13도 및 제14도의 11)에 형성된 길게 연장된 한 쌍의 N형 확산된 층(121 및 122)으로 구성된다.

상기 N형 확산된 층(121)은 입력 단자(1)에 접속된 알루미늄 배선(15)에 접합부를 통해 접속되고, N형 확산된 층(122)는 접촉부를 통해 알루미늄 배선(15A)에 접속된후, 접지에 접속된다.

상기 보호 바이폴라 트랜지스터는 100μm의 전체 폭(W)을 갖지만, 길게 연장된 한 쌍의 N형 확산된 층(121 및 122)사이의 보호 바이폴라 트랜지스터에 예를 들어, 도시된 실시예에서 20μm일정한 간격(W1,W2,W3,W4 및 W5)으로 이온 주입되어, 붕소 이온이 주입된 베이스 영역(18)내의 콜렉터-베이스 접합부의 브레이크다운 전압은 저하된다.

제13도는 붕소 이온이 주입되지 않은 제 12도의 라인(Xlll-Xlll)을 따라 절취한 횡단면도이다. 제14도는 붕소 이온이 주입된 제12도의 라인(X VI-X IV)을 따라 절취한 횡단면도이다.

제14도에 도시된 것 처럼, 붕소 이온이 주입된 베이스영역(18)은 디바이스 아이솔레이션 절연막(14) 바로 아래에, 콜렉터의 N형 확산 층(122)에 연속으로 형성된다.

상기 배열에 있어서, 양의 과전압이 상기 콜렉터에 인가될 때, 제14도의 화살표로 도시된 것 처럼, 콜렉터의 N형 확산 층(122)과 붕소 이온이 주입된 베이스 영역(18) 사이에 애벌런치 브레이크다운 전류가 흐른다.

다시 말해서, 상기 붕소 이온이 주입된 베이스 영역(18)으로 부터 콜렉터와 에미터사이에 한 전류의 흐름이 개시된다.

따라서, 기생 바이폴라 트랜지스터는 동작을 개시하여, 기생 바이폴라 트랜지스터의 동작은 상기 보호 장치의 전체를 통해 퍼지게 된다.

제3 실시예에 있어서, 기생 바이폴라 트랜지스터의 동작이 개시하는 다수의 영역에는 20μm의 간격이 제공되고, 상기 보호 장치의 전체는 약5n초의 시간으로 동작한다.

따라서, 콜렉터와 기판 사이의 애벌런치 브레이크다운 전압을 이온 주입으로 변화시켜, 상기 제3 실시예에서는 다수의 보호 유닛의 각각의 폭이 제한되는 제1 실시예에서 얻어진 것과 같은 동일한 장점을 얻는다.

상기 기술한 것 처럼, 본 발명에 따라, 다수의 보호 바이폴라 트랜지스터 유닛을 제공하지만, 보호 바이폴라 트랜지스터 유닛 각각의 폭은 다수의 기생 바이폴라 개시영역을 제공 및 한정하기 위해 제한된다.

따라서, 상기 보호 장치는 펄스 폭을 갖는 정전기 펄스에 대해 효과적으로 동작할수 있다.

따라서, 높은 정전기 보호 기능을 갖는 보호 장치에는 최소 영역이 형성될 수 있다.

본 발명은 특정 실시예를 통해 도시 및 기재하였다.

그런, 본 발명은 상술한 구조의 상세한 설명에만 제한을 두지않으며, 청구된 특허 청구의 범위내에서 여러 변경 및 수정안이 있을 수 있음을 주목한다.

Claims

제1전도형의 기판 상에 형성된 외부 금속 단자, 상기 반도체 기판상에 형성되어 상기 외부 단자에 접속된 내부회로와, 상기 반도체 기판 상에 형성된 디바이스 아이솔레이션 절연막에 의해 서로 분리되어 상기 반도체 기판에 형성되고, 상기 제1전도형과 반대의 제2전도형으로 각각 형성된 콜렉터 영역 및 에미터 영역과, 상기 금속 단자에 접속된 상기 콜렉터 영역과 선정된 공통 전위에 접속된 상기 에미터 영역 사이에 상기 반도체 기판의 일 부분으로 형성된 보호 바이폴라 트랜지스터의 에미터를 갖는 보호 바이폴라 트랜지스터를 포함하여, 정전 전압이 상기 금속 단자에 인가될 때, 상기 보호 바이폴라 트랜지스터가 턴-온되어 상기 내부 회로를 보호하는 반도체 장치에 있어서, 상기 보호 바이폴라 트랜지스터를 전체로 구성하는 다수의 분할된 보호 트랜지스터를 포함하고, 상기 다수의 분할된 보호 트랜지스터 각각은 선정된 제한폭을 가지며, 상기 분할된 보호 트랜지스터는 한 콜렉터 영역과 상기 반도체 기판사이의 접합부의 실제 동일한 항복 전압을 갖는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 분할된 보호 트랜지스터는 붕소가 이온-주입된 베이스 영역을 갖는 것을 특징으로 하는 반도체 장치.
상기 제1항에 있어서, 상기 분할된 보호 트랜지스터의 상기 선정된 제한 폭은 20μm보다 크지 않는 것을 특징으로 하는 반도체 장치.