JP2700365B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2700365B2 JP2700365B2 JP3207910A JP20791091A JP2700365B2 JP 2700365 B2 JP2700365 B2 JP 2700365B2 JP 3207910 A JP3207910 A JP 3207910A JP 20791091 A JP20791091 A JP 20791091A JP 2700365 B2 JP2700365 B2 JP 2700365B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体基板に形成さ
れた第１および第２絶縁ゲート型電界効果トランジスタ
を含む半導体出力回路を備えた半導体集積回路装置に関
するものである。
れた第１および第２絶縁ゲート型電界効果トランジスタ
を含む半導体出力回路を備えた半導体集積回路装置に関
するものである。
【０００２】
【従来の技術】図５は従来の出力回路を示す図である。
図５において、１はＮチャネルＭＯＳトランジスタ、２
はＮチャネルＭＯＳトランジスタ、３は出力端子（Ｄ
OUT ）、４は電源端子（ＶCC）、５は集積回路内部信号
ＯＵＴが供給される端子であり、この端子でＭＯＳトラ
ンジスタ１のゲート電極を制御する。６は集積回路内部
信号／ＯＵＴが供給される端子であり、この端子でＭＯ
Ｓトランジスタ２を制御する。ＯＵＴと／ＯＵＴは互い
に逆極性の信号で、ＭＯＳトランジスタ１とＭＯＳトラ
ンジスタ２とは同時に導通しないように制御されてい
る。７は接地端子（ＶSS）である。
図５において、１はＮチャネルＭＯＳトランジスタ、２
はＮチャネルＭＯＳトランジスタ、３は出力端子（Ｄ
OUT ）、４は電源端子（ＶCC）、５は集積回路内部信号
ＯＵＴが供給される端子であり、この端子でＭＯＳトラ
ンジスタ１のゲート電極を制御する。６は集積回路内部
信号／ＯＵＴが供給される端子であり、この端子でＭＯ
Ｓトランジスタ２を制御する。ＯＵＴと／ＯＵＴは互い
に逆極性の信号で、ＭＯＳトランジスタ１とＭＯＳトラ
ンジスタ２とは同時に導通しないように制御されてい
る。７は接地端子（ＶSS）である。
【０００３】図６は、図５に示すＭＯＳトランジスタ２
の部分を示す半導体基板の平面図である。ＭＯＳトラン
ジスタ１は、／ＯＵＴがＯＵＴに、ＶSSがＶCCに変わる
以外は同じなので図示を省略する。
の部分を示す半導体基板の平面図である。ＭＯＳトラン
ジスタ１は、／ＯＵＴがＯＵＴに、ＶSSがＶCCに変わる
以外は同じなので図示を省略する。
【０００４】図において、８はＮ+ 拡散領域、９はコン
タクト孔である。コンタクト孔９を介してＮ+ 拡散領域
８と出力端子３が電気的に接続されている。１２はＮ+
拡散領域で、１１はコンタクト孔である。コンタクト孔
１１を介して、接地端子７とＮ+ 拡散領域１２とで電気
的に接続されている。
タクト孔である。コンタクト孔９を介してＮ+ 拡散領域
８と出力端子３が電気的に接続されている。１２はＮ+
拡散領域で、１１はコンタクト孔である。コンタクト孔
１１を介して、接地端子７とＮ+ 拡散領域１２とで電気
的に接続されている。
【０００５】出力端子３に比較的大きな負荷（たとえば
１００ｐＦ程度）が印加されるので、通常出力回路のト
ランジスタは集積回路に必要とされる性能を満たすため
に比較的大きな形状が必要である。たとえばＭＯＳトラ
ンジスタの幅が５００μｍ程度に設定されるのが一般的
である。このように出力回路のトランジスタは集積回路
内で比較的大きな形状となる。したがって限られたスペ
ース内にトランジスタを収めるために、図６に示すよう
にゲート領域１０を櫛形にしたような形状とするのが一
般的である。
１００ｐＦ程度）が印加されるので、通常出力回路のト
ランジスタは集積回路に必要とされる性能を満たすため
に比較的大きな形状が必要である。たとえばＭＯＳトラ
ンジスタの幅が５００μｍ程度に設定されるのが一般的
である。このように出力回路のトランジスタは集積回路
内で比較的大きな形状となる。したがって限られたスペ
ース内にトランジスタを収めるために、図６に示すよう
にゲート領域１０を櫛形にしたような形状とするのが一
般的である。
【０００６】図７は、図６を矢印Ａ方向から切断した状
態の断面図である。Ｐ型基板１３中には、Ｎ+ 拡散領域
８、１２、が形成されている。Ｎ+ 拡散領域８の横に
は、フィールド酸化膜１６が形成されている。フィール
ド酸化膜１６の下にあるＰ型基板１３中には、Ｐ+ 拡散
領域１５が形成されている。Ｐ型基板１３上には、ゲー
ト酸化膜１９が形成され、ゲート酸化膜１９上にはゲー
ト領域１０が形成されている。ゲート領域１０を覆うよ
うに、Ｐ型基板１３上には、層間絶縁膜１４が形成され
ている。層間絶縁膜１４には、Ｎ+ 拡散領域８、１２に
通じるコンタクト孔９、１１が形成されている。コンタ
クト孔９には、出力端子（ＤOUT ）３と電気的に接続さ
れているアルミニウム配線層１７が形成されている。コ
ンタクト孔１１には、接地端子７（ＶSS）と電気的に接
続されているアルミニウム配線層１８が形成されてい
る。
態の断面図である。Ｐ型基板１３中には、Ｎ+ 拡散領域
８、１２、が形成されている。Ｎ+ 拡散領域８の横に
は、フィールド酸化膜１６が形成されている。フィール
ド酸化膜１６の下にあるＰ型基板１３中には、Ｐ+ 拡散
領域１５が形成されている。Ｐ型基板１３上には、ゲー
ト酸化膜１９が形成され、ゲート酸化膜１９上にはゲー
ト領域１０が形成されている。ゲート領域１０を覆うよ
うに、Ｐ型基板１３上には、層間絶縁膜１４が形成され
ている。層間絶縁膜１４には、Ｎ+ 拡散領域８、１２に
通じるコンタクト孔９、１１が形成されている。コンタ
クト孔９には、出力端子（ＤOUT ）３と電気的に接続さ
れているアルミニウム配線層１７が形成されている。コ
ンタクト孔１１には、接地端子７（ＶSS）と電気的に接
続されているアルミニウム配線層１８が形成されてい
る。
【０００７】
【発明が解決しようとする課題】人体等に帯電した静電
気が図７に示す出力端子３（ＤOUT ）からアルミニウム
配線層１７を介してＮ+ 拡散領域８に印加されることが
ある。静電気がＮ+ 拡散領域８に印加されるとその静電
気によって、Ｎ+ 拡散領域８とＰ+ 拡散領域１５との境
界でブレークダウンを起こす。Ｎ+ 拡散領域８とＰ+ 拡
散領域１５との境界が、Ｎ+ 拡散領域８とその周囲にあ
る領域との境界のうち、最もブレークダウン電圧が低い
からである。Ｐ+ 拡散領域１５のＰ+ 不純物濃度は通常
１０17オーダであり、Ｐ型基板１３のそれは１０15オー
ダであり、ブレークダウン電圧は不純物濃度の濃い方が
低くなる。
気が図７に示す出力端子３（ＤOUT ）からアルミニウム
配線層１７を介してＮ+ 拡散領域８に印加されることが
ある。静電気がＮ+ 拡散領域８に印加されるとその静電
気によって、Ｎ+ 拡散領域８とＰ+ 拡散領域１５との境
界でブレークダウンを起こす。Ｎ+ 拡散領域８とＰ+ 拡
散領域１５との境界が、Ｎ+ 拡散領域８とその周囲にあ
る領域との境界のうち、最もブレークダウン電圧が低い
からである。Ｐ+ 拡散領域１５のＰ+ 不純物濃度は通常
１０17オーダであり、Ｐ型基板１３のそれは１０15オー
ダであり、ブレークダウン電圧は不純物濃度の濃い方が
低くなる。
【０００８】Ｎ+ 拡散領域８とＰ+ 拡散領域１５との間
でブレークダウンが起きることにより、Ｎ+ 拡散領域８
に印加された静電気はＰ+ 拡散領域１５に流込む。しか
し、Ｐ+ 拡散領域１５の付近にはこの静電気を十分に吸
収できる回路が存在しないので、すべての静電気が吸収
されず静電気のレベルが十分に低くならない。この結
果、ゲート酸化膜１９に高い電圧がかかる。ゲート酸化
膜１９は１５０〜２００Åと薄いので、ゲート酸化膜１
９は絶縁破壊を起こすことがある。
でブレークダウンが起きることにより、Ｎ+ 拡散領域８
に印加された静電気はＰ+ 拡散領域１５に流込む。しか
し、Ｐ+ 拡散領域１５の付近にはこの静電気を十分に吸
収できる回路が存在しないので、すべての静電気が吸収
されず静電気のレベルが十分に低くならない。この結
果、ゲート酸化膜１９に高い電圧がかかる。ゲート酸化
膜１９は１５０〜２００Åと薄いので、ゲート酸化膜１
９は絶縁破壊を起こすことがある。
【０００９】この発明は係る従来の問題点を解決するた
めになされたものである。この発明の目的は、出力端子
から出力回路内に侵入した静電気の影響をなくすことが
できる構造をした半導体出力回路を備えた半導体集積回
路装置を提供することである。
めになされたものである。この発明の目的は、出力端子
から出力回路内に侵入した静電気の影響をなくすことが
できる構造をした半導体出力回路を備えた半導体集積回
路装置を提供することである。
【００１０】
【課題を解決するための手段】この発明の１の局面に従
う半導体集積回路装置は、第１導電型の半導体基板の主
表面に形成された第１および第２絶縁ゲート型電界効果
トランジスタを含む半導体出力回路を備えた半導体集積
回路装置であって、第１絶縁ゲート型電界効果トランジ
スタの第１ゲート電極部分と、第２絶縁ゲート型電界効
果トランジスタの第２ゲート電極部分と、第１絶縁ゲー
ト型電界効果トランジスタの１対のソース／ドレイン領
域と、第２絶縁ゲート型電界効果トランジスタの１対の
ソース／ドレイン領域と、素子分離絶縁層と、出力線
と、所定電位線と、第１導電型の不純物領域とを備えて
いる。第１ゲート電極部分は、半導体基板の主表面上に
形成されている。第２ゲート電極部分は、第１ゲート電
極部分と所定の距離を隔てて並行するように半導体基板
の主表面上に配置されている。第１絶縁ゲート型電界効
果トランジスタの１対のソース／ドレイン領域は、第１
ゲート電極部分を挟むように半導体基板の主表面に形成
された第１導電型とは逆導電型である第２導電型の第１
および第２のソース／ドレイン領域よりなっている。第
２絶縁ゲート型電界効果トランジスタの１対のソース／
ドレイン領域は、第２ゲート電極部分を挟むように前記
半導体基板の主表面に形成された第２導電型の第３およ
び第４のソース／ドレイン領域よりなっている。第１お
よび第３のソース／ドレイン領域は、所定の距離を隔て
て互いに対向するように配置されている。素子分離絶縁
層は、第１のソース／ドレイン領域と第３のソース／ド
レイン領域とに挟まれる領域に形成されている。出力線
は、第１および第４のソース／ドレイン領域に接続され
ている。所定電位線は、第２および第３のソース／ドレ
イン領域に接続されており、所定電位にされる。不純物
領域は、素子分離絶縁層下の半導体基板の主表面に形成
されている。この発明の他の局面に従う半導体集積回路
装置は、第１導電型の半導体基板の主表面に所定方向に
沿って配列された３以上の絶縁ゲート型電界効果トラン
ジスタよりなるトランジスタ列を含む半導体出力回路を
備えた半導体集積回路装置であって、素子分離絶縁層
と、第１導電型の不純物領域と、出力線と、所定電位線
とを備えている。３以上の絶縁ゲート型電界効果トラン
ジスタの各々は、半導体基板の主表面上にゲート絶縁膜
を介在して互いに並行に配置されたゲート電極部分と、
ゲート電極部分を挟むように半導体基板の主表面に形成
された第１導電型とは逆導電型である第２導電型の右側
および左側ソース／ドレイン領域とを有している。隣接
する２つの絶縁ゲート型電界効果トランジスタは、一方
の絶縁ゲート型電界効果トランジスタの右側ソース／ド
レイン領域と他方の絶縁ゲート型電界効果トランジスタ
の左側ソース／ドレイン領域とが所定の空間を隔てて対
向するように配置されている。素子分離絶縁層は、所定
の空間に形成されている。不純物領域は、素子分離絶縁
層下の半導体基板の主表面に形成されている。出力線
は、３以上の絶縁ゲート型電界効果トランジスタの各右
側ソース／ドレイン領域に接続されている。所定電位線
は、３以上の絶縁ゲート型電界効果トランジスタの各左
側ソース／ドレイン領域に接続され、所定電位にされ
る。隣接する絶縁ゲート型電界効果トランジスタ間を分
離する素子分離絶縁層は、トランジスタ列の中に２以上
ある。この発明の好ましい１の局面に従う半導体集積回
路装置では、１の絶縁ゲート型電界効果トランジスタの
第１または右側のソース／ドレイン領域に接続された出
力線は、第１または右側のソース／ドレイン領域との接
続部から他の絶縁ゲート型電界効果トランジスタの第３
または左側のソース／ドレイン領域方向に、素子分離絶
縁層の中間位置以上に素子分離絶縁層上を延在する延在
部を有している。この発明の好ましい他の局面に従う半
導体集積回路装置では、１の絶縁ゲート型電界効果トラ
ンジスタの第３または左側のソース／ドレイン領域に接
続された所定電位線は、第３または左側のソース／ドレ
イン領域との接続部から他の絶縁ゲート型電界効果トラ
ンジスタの第１または右側のソース／ドレイン領域方向
に、素子分離絶縁層の中間位置以上に素子分離絶縁層上
を延在する延在部を有している。この発明の好ましいさ
らに他の局面に従う半導体集積回路装置では、１の絶縁
ゲート型電界効果トランジスタの第１または右側のソー
ス／ドレイン領域に接続された出力線は、第１または右
側のソース／ドレイン領域との接続部から他の絶縁ゲー
ト型電界効果トランジスタの第３または左側のソース／
ドレイン領域の一部と重なる位置まで素子分離絶縁層上
を延在する延在部を有している。この発明の好ましいさ
らに他の局面に従う半導体集積回路装置では、１の絶縁
ゲート型電界効果トランジスタの第３または左側のソー
ス／ドレイン領域に接続された所定電位線は、第３また
は左側のソース／ドレイン領域との接続部から他の絶縁
ゲート型電界効果トランジスタの第１または右側のソー
ス／ドレイン領域の一部と重なる位置まで素子分離絶縁
層上を延在する延在部を有している。この発明の好まし
いさらに他の局面に従う半導体集積回路装置では、素子
分離絶縁層の第１または右側のソース／ドレイン領域か
ら第３または左側のソース／ドレイン領域へ向かう方向
の寸法は１μｍ以上２μｍ以下である。この発明のさら
に他の局面に従う半導体集積回路装置は、一方向に並列
に配置された複数の絶縁ゲート型電界効果トランジスタ
部を有し、出力端子と所定電位が印加される所定電位端
子との間に接続されかつ複数の絶縁ゲート型電界効果ト
ランジスタ部からなる出力回路用トランジスタを備えた
ものにおいて、出力線と、所定電位線と、素子分離絶縁
層と、第１導電型の不純物領域とを備えている。複数の
絶縁ゲート型電界効果トランジスタ部の各絶縁ゲート型
電界効果トランジスタ部は、第１導電型の半導体基板の
主表面上にゲート絶縁膜を介して互いに並行に配置され
るとともに互いに電気的に接続されたゲート電極部分
と、このゲート電極部分の両側における半導体基板の主
表面に形成された第２導電型の右側ソース／ドレイン領
域と左側ソース／ドレイン領域とを有している。出力線
は、複数の絶縁ゲート型電界効果トランジスタ部の右側
ソース／ドレイン領域に接続されるとともに、出力端子
に接続されている。所定電位線は、複数の絶縁ゲート型
電界効果トランジスタ部の左側ソース／ドレイン領域に
接続されるとともに、所定電位端子に接続されている。
素子分離絶縁層は、隣接する２つの絶縁ゲート型電界効
果トランジスタ部の間における半導体基板の主表面に形
成されている。第１導電型の不純物領域は、素子分離絶
縁層の下に位置する半導体基板の主表面に形成され、隣
接する２つの絶縁ゲート型電界効果トランジスタ部の一
方の絶縁ゲート型電界効果トランジスタ部の右側ソース
／ドレイン領域と隣接する２つの絶縁ゲート型電界効果
トランジスタ部の他方の絶縁ゲート型電界効果トランジ
スタ部の左側ソース／ドレイン領域とＰＮ接合をなして
いる。この発明のさらに他の局面に従う半導体集積回路
装置は、出力回路用トランジスタと、出力線と、所定電
位線と、複数の素子分離絶縁層と、第１導電型の複数の
不純物領域とを備えている。出力回路用トランジスタ
は、第１導電型の半導体基板の主表面上にゲート絶縁膜
を介して互いに並行に配置されるとともに互いに電気的
に接続されるゲート電極部分と、ゲート電極部分の両側
における半導体基板の主表面に形成された第２導電型の
右側ソース／ドレイン領域と左側ソース／ドレイン領域
とを有する絶縁ゲート型電界効果トランジスタ部が複
数、一方向に並列に配置されている。出力線は、複数の
絶縁ゲート型電界効果トランジスタ部の右側ソース／ド
レイン領域に接続されるとともに、出力端子に接続され
ている。所定電位線は、複数の絶縁ゲート型電界効果ト
ランジスタ部の左側ソース／ドレイン領域に接続される
とともに、所定電位が印加される所定電位端子に接続さ
れている。複数の素子分離絶縁層は、それぞれが、隣接
する２つの絶縁ゲート型電界効果トランジスタ部の間に
おける半導体基板の主表面に形成されている。第１導電
型の複数の不純物領域は、これら複数の素子分離絶縁層
の下に位置する半導体基板の主表面に形成され、それぞ
れが隣接する２つの絶縁ゲート型電界効果トランジスタ
部の一方の絶縁ゲート型電界効果トランジスタ部の右側
ソース／ドレイン領域と隣接する２つの絶縁ゲート型電
界効果トランジスタ部の他方の絶縁ゲート型電界効果ト
ランジスタ部の左側ソース／ドレイン領域とＰＮ接合を
なしている。この発明の好ましい１の局面に従う半導体
集積回路装置では、素子分離絶縁層の両側に位置する隣
接する２つの絶縁ゲート型電界効果トランジスタ部の一
方の絶縁ゲート型電界効果トランジスタ部の右側ソース
／ドレイン領域に接続された出力線は、その接続部から
隣接する２つの絶縁ゲート型電界効果トランジスタ部の
他方の絶縁ゲート型電界効果トランジスタ部の左側ソー
ス／ドレイン領域方向に、素子分離絶縁層の中間位置以
上に素子分離絶縁層上を延在する延在部を有している。
この発明の好ましい他の局面に従う半導体集積回路装置
では、素子分離絶縁層の両側に位置する隣接する２つの
絶縁ゲート型電界効果トランジスタ部の他方の絶縁ゲー
ト型電界効果トランジスタ部の左側ソース／ドレイン領
域に接続された所定電位線は、その接続部から隣接する
２つの絶縁ゲート型電界効果トランジスタ部の一方の絶
縁ゲート型電界効果トランジスタ部の右側ソース／ドレ
イン領域方向に、素子分離絶縁層の中間位置以上に素子
分離絶縁層上を延在する延在部を有している。この発明
の好ましいさらに他の局面に従う半導体集積回路装置で
は、素子分離絶縁層の両側に位置する隣接する２つの絶
縁ゲート型電界効果トランジスタ部の一方の絶縁ゲート
型電界効果トランジスタ部の右側ソース／ドレイン領域
に接続された出力線は、その接続部から隣接する２つの
絶縁ゲート型電界効果トランジスタ部の他方の絶縁ゲー
ト型電界効果トランジスタ部の左側ソース／ドレイン領
域と重なる位置まで素子分離絶縁層上を延在する延在部
を有している。この発明の好ましいさらに他の局面に従
う半導体集積回路装置では、素子分離絶縁層の両側に位
置する隣接する２つの絶縁ゲート型電界効果トランジス
タ部の他方の絶縁ゲート型電界効果トランジスタ部の左
側ソース／ドレイン領域に接続された所定電位線は、そ
の接続部から隣接する２つの絶縁ゲート型電界効果トラ
ンジスタ部の一方の絶縁ゲート型電界効果トランジスタ
部の右側ソース／ドレイン領域と重なる位置まで素子分
離絶縁層上を延在する延在部を有している。この発明の
好ましいさらに他の局面に従う半導体集積回路装置で
は、素子分離絶縁層における一方向に沿った幅は、１μ
ｍ以上２μｍ以下である。
う半導体集積回路装置は、第１導電型の半導体基板の主
表面に形成された第１および第２絶縁ゲート型電界効果
トランジスタを含む半導体出力回路を備えた半導体集積
回路装置であって、第１絶縁ゲート型電界効果トランジ
スタの第１ゲート電極部分と、第２絶縁ゲート型電界効
果トランジスタの第２ゲート電極部分と、第１絶縁ゲー
ト型電界効果トランジスタの１対のソース／ドレイン領
域と、第２絶縁ゲート型電界効果トランジスタの１対の
ソース／ドレイン領域と、素子分離絶縁層と、出力線
と、所定電位線と、第１導電型の不純物領域とを備えて
いる。第１ゲート電極部分は、半導体基板の主表面上に
形成されている。第２ゲート電極部分は、第１ゲート電
極部分と所定の距離を隔てて並行するように半導体基板
の主表面上に配置されている。第１絶縁ゲート型電界効
果トランジスタの１対のソース／ドレイン領域は、第１
ゲート電極部分を挟むように半導体基板の主表面に形成
された第１導電型とは逆導電型である第２導電型の第１
および第２のソース／ドレイン領域よりなっている。第
２絶縁ゲート型電界効果トランジスタの１対のソース／
ドレイン領域は、第２ゲート電極部分を挟むように前記
半導体基板の主表面に形成された第２導電型の第３およ
び第４のソース／ドレイン領域よりなっている。第１お
よび第３のソース／ドレイン領域は、所定の距離を隔て
て互いに対向するように配置されている。素子分離絶縁
層は、第１のソース／ドレイン領域と第３のソース／ド
レイン領域とに挟まれる領域に形成されている。出力線
は、第１および第４のソース／ドレイン領域に接続され
ている。所定電位線は、第２および第３のソース／ドレ
イン領域に接続されており、所定電位にされる。不純物
領域は、素子分離絶縁層下の半導体基板の主表面に形成
されている。この発明の他の局面に従う半導体集積回路
装置は、第１導電型の半導体基板の主表面に所定方向に
沿って配列された３以上の絶縁ゲート型電界効果トラン
ジスタよりなるトランジスタ列を含む半導体出力回路を
備えた半導体集積回路装置であって、素子分離絶縁層
と、第１導電型の不純物領域と、出力線と、所定電位線
とを備えている。３以上の絶縁ゲート型電界効果トラン
ジスタの各々は、半導体基板の主表面上にゲート絶縁膜
を介在して互いに並行に配置されたゲート電極部分と、
ゲート電極部分を挟むように半導体基板の主表面に形成
された第１導電型とは逆導電型である第２導電型の右側
および左側ソース／ドレイン領域とを有している。隣接
する２つの絶縁ゲート型電界効果トランジスタは、一方
の絶縁ゲート型電界効果トランジスタの右側ソース／ド
レイン領域と他方の絶縁ゲート型電界効果トランジスタ
の左側ソース／ドレイン領域とが所定の空間を隔てて対
向するように配置されている。素子分離絶縁層は、所定
の空間に形成されている。不純物領域は、素子分離絶縁
層下の半導体基板の主表面に形成されている。出力線
は、３以上の絶縁ゲート型電界効果トランジスタの各右
側ソース／ドレイン領域に接続されている。所定電位線
は、３以上の絶縁ゲート型電界効果トランジスタの各左
側ソース／ドレイン領域に接続され、所定電位にされ
る。隣接する絶縁ゲート型電界効果トランジスタ間を分
離する素子分離絶縁層は、トランジスタ列の中に２以上
ある。この発明の好ましい１の局面に従う半導体集積回
路装置では、１の絶縁ゲート型電界効果トランジスタの
第１または右側のソース／ドレイン領域に接続された出
力線は、第１または右側のソース／ドレイン領域との接
続部から他の絶縁ゲート型電界効果トランジスタの第３
または左側のソース／ドレイン領域方向に、素子分離絶
縁層の中間位置以上に素子分離絶縁層上を延在する延在
部を有している。この発明の好ましい他の局面に従う半
導体集積回路装置では、１の絶縁ゲート型電界効果トラ
ンジスタの第３または左側のソース／ドレイン領域に接
続された所定電位線は、第３または左側のソース／ドレ
イン領域との接続部から他の絶縁ゲート型電界効果トラ
ンジスタの第１または右側のソース／ドレイン領域方向
に、素子分離絶縁層の中間位置以上に素子分離絶縁層上
を延在する延在部を有している。この発明の好ましいさ
らに他の局面に従う半導体集積回路装置では、１の絶縁
ゲート型電界効果トランジスタの第１または右側のソー
ス／ドレイン領域に接続された出力線は、第１または右
側のソース／ドレイン領域との接続部から他の絶縁ゲー
ト型電界効果トランジスタの第３または左側のソース／
ドレイン領域の一部と重なる位置まで素子分離絶縁層上
を延在する延在部を有している。この発明の好ましいさ
らに他の局面に従う半導体集積回路装置では、１の絶縁
ゲート型電界効果トランジスタの第３または左側のソー
ス／ドレイン領域に接続された所定電位線は、第３また
は左側のソース／ドレイン領域との接続部から他の絶縁
ゲート型電界効果トランジスタの第１または右側のソー
ス／ドレイン領域の一部と重なる位置まで素子分離絶縁
層上を延在する延在部を有している。この発明の好まし
いさらに他の局面に従う半導体集積回路装置では、素子
分離絶縁層の第１または右側のソース／ドレイン領域か
ら第３または左側のソース／ドレイン領域へ向かう方向
の寸法は１μｍ以上２μｍ以下である。この発明のさら
に他の局面に従う半導体集積回路装置は、一方向に並列
に配置された複数の絶縁ゲート型電界効果トランジスタ
部を有し、出力端子と所定電位が印加される所定電位端
子との間に接続されかつ複数の絶縁ゲート型電界効果ト
ランジスタ部からなる出力回路用トランジスタを備えた
ものにおいて、出力線と、所定電位線と、素子分離絶縁
層と、第１導電型の不純物領域とを備えている。複数の
絶縁ゲート型電界効果トランジスタ部の各絶縁ゲート型
電界効果トランジスタ部は、第１導電型の半導体基板の
主表面上にゲート絶縁膜を介して互いに並行に配置され
るとともに互いに電気的に接続されたゲート電極部分
と、このゲート電極部分の両側における半導体基板の主
表面に形成された第２導電型の右側ソース／ドレイン領
域と左側ソース／ドレイン領域とを有している。出力線
は、複数の絶縁ゲート型電界効果トランジスタ部の右側
ソース／ドレイン領域に接続されるとともに、出力端子
に接続されている。所定電位線は、複数の絶縁ゲート型
電界効果トランジスタ部の左側ソース／ドレイン領域に
接続されるとともに、所定電位端子に接続されている。
素子分離絶縁層は、隣接する２つの絶縁ゲート型電界効
果トランジスタ部の間における半導体基板の主表面に形
成されている。第１導電型の不純物領域は、素子分離絶
縁層の下に位置する半導体基板の主表面に形成され、隣
接する２つの絶縁ゲート型電界効果トランジスタ部の一
方の絶縁ゲート型電界効果トランジスタ部の右側ソース
／ドレイン領域と隣接する２つの絶縁ゲート型電界効果
トランジスタ部の他方の絶縁ゲート型電界効果トランジ
スタ部の左側ソース／ドレイン領域とＰＮ接合をなして
いる。この発明のさらに他の局面に従う半導体集積回路
装置は、出力回路用トランジスタと、出力線と、所定電
位線と、複数の素子分離絶縁層と、第１導電型の複数の
不純物領域とを備えている。出力回路用トランジスタ
は、第１導電型の半導体基板の主表面上にゲート絶縁膜
を介して互いに並行に配置されるとともに互いに電気的
に接続されるゲート電極部分と、ゲート電極部分の両側
における半導体基板の主表面に形成された第２導電型の
右側ソース／ドレイン領域と左側ソース／ドレイン領域
とを有する絶縁ゲート型電界効果トランジスタ部が複
数、一方向に並列に配置されている。出力線は、複数の
絶縁ゲート型電界効果トランジスタ部の右側ソース／ド
レイン領域に接続されるとともに、出力端子に接続され
ている。所定電位線は、複数の絶縁ゲート型電界効果ト
ランジスタ部の左側ソース／ドレイン領域に接続される
とともに、所定電位が印加される所定電位端子に接続さ
れている。複数の素子分離絶縁層は、それぞれが、隣接
する２つの絶縁ゲート型電界効果トランジスタ部の間に
おける半導体基板の主表面に形成されている。第１導電
型の複数の不純物領域は、これら複数の素子分離絶縁層
の下に位置する半導体基板の主表面に形成され、それぞ
れが隣接する２つの絶縁ゲート型電界効果トランジスタ
部の一方の絶縁ゲート型電界効果トランジスタ部の右側
ソース／ドレイン領域と隣接する２つの絶縁ゲート型電
界効果トランジスタ部の他方の絶縁ゲート型電界効果ト
ランジスタ部の左側ソース／ドレイン領域とＰＮ接合を
なしている。この発明の好ましい１の局面に従う半導体
集積回路装置では、素子分離絶縁層の両側に位置する隣
接する２つの絶縁ゲート型電界効果トランジスタ部の一
方の絶縁ゲート型電界効果トランジスタ部の右側ソース
／ドレイン領域に接続された出力線は、その接続部から
隣接する２つの絶縁ゲート型電界効果トランジスタ部の
他方の絶縁ゲート型電界効果トランジスタ部の左側ソー
ス／ドレイン領域方向に、素子分離絶縁層の中間位置以
上に素子分離絶縁層上を延在する延在部を有している。
この発明の好ましい他の局面に従う半導体集積回路装置
では、素子分離絶縁層の両側に位置する隣接する２つの
絶縁ゲート型電界効果トランジスタ部の他方の絶縁ゲー
ト型電界効果トランジスタ部の左側ソース／ドレイン領
域に接続された所定電位線は、その接続部から隣接する
２つの絶縁ゲート型電界効果トランジスタ部の一方の絶
縁ゲート型電界効果トランジスタ部の右側ソース／ドレ
イン領域方向に、素子分離絶縁層の中間位置以上に素子
分離絶縁層上を延在する延在部を有している。この発明
の好ましいさらに他の局面に従う半導体集積回路装置で
は、素子分離絶縁層の両側に位置する隣接する２つの絶
縁ゲート型電界効果トランジスタ部の一方の絶縁ゲート
型電界効果トランジスタ部の右側ソース／ドレイン領域
に接続された出力線は、その接続部から隣接する２つの
絶縁ゲート型電界効果トランジスタ部の他方の絶縁ゲー
ト型電界効果トランジスタ部の左側ソース／ドレイン領
域と重なる位置まで素子分離絶縁層上を延在する延在部
を有している。この発明の好ましいさらに他の局面に従
う半導体集積回路装置では、素子分離絶縁層の両側に位
置する隣接する２つの絶縁ゲート型電界効果トランジス
タ部の他方の絶縁ゲート型電界効果トランジスタ部の左
側ソース／ドレイン領域に接続された所定電位線は、そ
の接続部から隣接する２つの絶縁ゲート型電界効果トラ
ンジスタ部の一方の絶縁ゲート型電界効果トランジスタ
部の右側ソース／ドレイン領域と重なる位置まで素子分
離絶縁層上を延在する延在部を有している。この発明の
好ましいさらに他の局面に従う半導体集積回路装置で
は、素子分離絶縁層における一方向に沿った幅は、１μ
ｍ以上２μｍ以下である。
【００１１】
【作用】第１絶縁ゲート型電界効果トランジスタと第２
絶縁ゲート型電界効果トランジスタとの間には素子分離
絶縁層がある。素子分離絶縁層の下には出力線に印加さ
れた静電気を所定電位線に放電する不純物領域がある。
したがって出力線から出力回路内に静電気が侵入しても
静電気のレベルを十分低くすることができる。
絶縁ゲート型電界効果トランジスタとの間には素子分離
絶縁層がある。素子分離絶縁層の下には出力線に印加さ
れた静電気を所定電位線に放電する不純物領域がある。
したがって出力線から出力回路内に静電気が侵入しても
静電気のレベルを十分低くすることができる。
【００１２】
【実施例】図１は、この発明に従った半導体出力回路を
備えた半導体集積回路装置の一実施例のＭＯＳトランジ
スタ付近の平面図である。ＭＯＳトランジスタ２１ａ、
２１ｂ、２１ｃの間には、それぞれフィールド酸化膜１
６が形成されている。
備えた半導体集積回路装置の一実施例のＭＯＳトランジ
スタ付近の平面図である。ＭＯＳトランジスタ２１ａ、
２１ｂ、２１ｃの間には、それぞれフィールド酸化膜１
６が形成されている。
【００１３】ＭＯＳトランジスタ２１ａは、Ｎ+ 拡散領
域１２、ゲート領域１０、Ｎ+ 拡散領域８を備えてい
る。Ｎ+ 拡散領域１２は、コンタクト孔１１を介して接
地端子（ＶSS）７と電気的に接続されている。Ｎ+ 拡散
領域８はコンタクト孔９を介して出力端子（ＤOUT ）３
と電気的に接続されている。ゲート領域１０は端子（／
ＯＵＴ）６と電気的に接続されている。ＭＯＳトランジ
スタ２１ｂ、２１ｃもＭＯＳトランジスタ２１ａと同じ
構造をしている。
域１２、ゲート領域１０、Ｎ+ 拡散領域８を備えてい
る。Ｎ+ 拡散領域１２は、コンタクト孔１１を介して接
地端子（ＶSS）７と電気的に接続されている。Ｎ+ 拡散
領域８はコンタクト孔９を介して出力端子（ＤOUT ）３
と電気的に接続されている。ゲート領域１０は端子（／
ＯＵＴ）６と電気的に接続されている。ＭＯＳトランジ
スタ２１ｂ、２１ｃもＭＯＳトランジスタ２１ａと同じ
構造をしている。
【００１４】ＭＯＳトランジスタ２１ａのＮ+ 拡散領域
８とＭＯＳトランジスタ２１ｂのＮ + 拡散領域１２とは
平行に形成されており、その間の距離は１〜２μｍであ
る。
８とＭＯＳトランジスタ２１ｂのＮ + 拡散領域１２とは
平行に形成されており、その間の距離は１〜２μｍであ
る。
【００１５】図２は、図１を矢印Ｂ方向から切断した状
態の断面図である。Ｐ型基板１３には、ＭＯＳトランジ
スタ２１ａ、２１ｂ、２１ｃが形成されている。各トラ
ンジスタの間には、フィールド酸化膜１６が形成されて
おり、フィールド酸化膜１６の下には、Ｐ+ 拡散領域１
５が形成されている。
態の断面図である。Ｐ型基板１３には、ＭＯＳトランジ
スタ２１ａ、２１ｂ、２１ｃが形成されている。各トラ
ンジスタの間には、フィールド酸化膜１６が形成されて
おり、フィールド酸化膜１６の下には、Ｐ+ 拡散領域１
５が形成されている。
【００１６】フィールド酸化膜１６同士の間には、Ｎ+
拡散領域８、１２が間を隔てて形成されている。Ｎ+ 拡
散領域１２とＮ+ 拡散領域８との間にあるＰ型基板１３
上には、ゲート酸化膜１９が形成され、ゲート酸化膜１
９の上にはゲート領域１０が形成されている。ゲート領
域１０の回りには層間絶縁膜１４が形成されている。１
７、１８はアルミニウム配線層である。
拡散領域８、１２が間を隔てて形成されている。Ｎ+ 拡
散領域１２とＮ+ 拡散領域８との間にあるＰ型基板１３
上には、ゲート酸化膜１９が形成され、ゲート酸化膜１
９の上にはゲート領域１０が形成されている。ゲート領
域１０の回りには層間絶縁膜１４が形成されている。１
７、１８はアルミニウム配線層である。
【００１７】図２において、出力端子３（ＤOUT ）に静
電気が印加されたとき、Ｎ+ 拡散領域８とＰ+ 拡散領域
１５との境界でブレークダウンが起こり、静電気がＰ+
拡散領域１５に流れる。Ｐ+ 拡散領域１５とＮ+ 拡散領
域１２とは、静電気電流に対して順方向の径路を形成し
ているから、静電気はＰ+ 拡散領域１５からＮ+ 拡散領
域１２に流れ接地端子７（ＶSS）に瞬時に放電される。
この放電径路は出力トランジスタの幅（５００μｍ）だ
けあるのでその放電の速度は十分に速く、ゲート酸化膜
１９の破壊を防止することができる。
電気が印加されたとき、Ｎ+ 拡散領域８とＰ+ 拡散領域
１５との境界でブレークダウンが起こり、静電気がＰ+
拡散領域１５に流れる。Ｐ+ 拡散領域１５とＮ+ 拡散領
域１２とは、静電気電流に対して順方向の径路を形成し
ているから、静電気はＰ+ 拡散領域１５からＮ+ 拡散領
域１２に流れ接地端子７（ＶSS）に瞬時に放電される。
この放電径路は出力トランジスタの幅（５００μｍ）だ
けあるのでその放電の速度は十分に速く、ゲート酸化膜
１９の破壊を防止することができる。
【００１８】ところで、Ｎ+ 拡散領域８をソース・ドレ
イン、Ｎ+ 拡散領域１２をソース・ドレイン、層間絶縁
膜１４、フィールド酸化膜１６をゲート絶縁膜とする
と、これらはゲート電極のないＭＯＳトランジスタの構
造をしている。このような構造では層間絶縁膜１４上の
電位が安定せず、Ｎ+ 拡散領域８とＮ+ 拡散領域１２と
の間にリーク電流が流れる可能性が生ずる。この対策を
以下説明する。
イン、Ｎ+ 拡散領域１２をソース・ドレイン、層間絶縁
膜１４、フィールド酸化膜１６をゲート絶縁膜とする
と、これらはゲート電極のないＭＯＳトランジスタの構
造をしている。このような構造では層間絶縁膜１４上の
電位が安定せず、Ｎ+ 拡散領域８とＮ+ 拡散領域１２と
の間にリーク電流が流れる可能性が生ずる。この対策を
以下説明する。
【００１９】図３は、この発明に従った半導体出力回路
を備えた半導体集積回路装置の他の実施例のフィールド
酸化膜付近の断面図である。層間絶縁膜１４上にまで、
ＶSS電位のアルミニウム配線層１８を設け、層間絶縁膜
１４上の電位を安定化している。このアルミニウム配線
層１８は、Ｎ+ 拡散領域８とオーバーラップすることが
好ましいが、層間絶縁膜１４の右半分程度にまで延びた
程度でもよい。
を備えた半導体集積回路装置の他の実施例のフィールド
酸化膜付近の断面図である。層間絶縁膜１４上にまで、
ＶSS電位のアルミニウム配線層１８を設け、層間絶縁膜
１４上の電位を安定化している。このアルミニウム配線
層１８は、Ｎ+ 拡散領域８とオーバーラップすることが
好ましいが、層間絶縁膜１４の右半分程度にまで延びた
程度でもよい。
【００２０】図４は、この発明に従った半導体出力回路
を備えた半導体集積回路装置のさらに他の実施例のフィ
ールド酸化膜付近の断面図であり、層間絶縁膜１４上に
形成する電極としてアルミニウム配線層１７を用いた場
合であり、効果は図３に示す実施例と同じである。
を備えた半導体集積回路装置のさらに他の実施例のフィ
ールド酸化膜付近の断面図であり、層間絶縁膜１４上に
形成する電極としてアルミニウム配線層１７を用いた場
合であり、効果は図３に示す実施例と同じである。
【００２１】以上説明した３つの実施例においては、電
源と接地との間に直列に設けられた２個の出力トランジ
スタのうち、出力端子と接地端子との間に設けられたト
ランジスタについて述べたが、出力端子と電源端子との
間に設けられたトランジスタについても同じ効果が得ら
れる。
源と接地との間に直列に設けられた２個の出力トランジ
スタのうち、出力端子と接地端子との間に設けられたト
ランジスタについて述べたが、出力端子と電源端子との
間に設けられたトランジスタについても同じ効果が得ら
れる。
【００２２】図１に示すように、この発明の一実施例に
おいてはＮ+ 拡散領域８とＮ+ 拡散領域１２とは平行に
形成されている。しかしながらＮ+ 拡散領域８とＮ+ 拡
散領域１２とが接触しなければ平行に形成されていなく
てもよい。ただしこの場合効果が若干減る。
おいてはＮ+ 拡散領域８とＮ+ 拡散領域１２とは平行に
形成されている。しかしながらＮ+ 拡散領域８とＮ+ 拡
散領域１２とが接触しなければ平行に形成されていなく
てもよい。ただしこの場合効果が若干減る。
【００２３】この実施例ではＮＭＯＳトランジスタにつ
いて述べたがＰＭＯＳトランジスタでも同じ効果が得ら
れる。
いて述べたがＰＭＯＳトランジスタでも同じ効果が得ら
れる。
【００２４】この実施例では２個のＮＭＯＳトランジス
タについて述べたが、１個がＮＭＯＳトランジスタ、他
の１個がＰＭＯＳトランジスタの場合でも同じ効果が得
られる。
タについて述べたが、１個がＮＭＯＳトランジスタ、他
の１個がＰＭＯＳトランジスタの場合でも同じ効果が得
られる。
【００２５】またこの実施例では出力回路のトランジス
タがＭＯＳトランジスタについて説明したが、ＭＯＳト
ランジスタとバイポーラトランジスタとが混在した集積
回路においても同一の効果が得られる。
タがＭＯＳトランジスタについて説明したが、ＭＯＳト
ランジスタとバイポーラトランジスタとが混在した集積
回路においても同一の効果が得られる。
【００２６】この実施例では電源と接地との間に直列に
設けられた２個のトランジスタの例について述べたが、
この発明ではこれに限定されるわけではなく出力端と電
源あるいは接地との間に設けられた１個のみによる出力
回路の場合も同じ効果が得られる。たとえば図８に示す
オープンドレイン型出力の場合である。
設けられた２個のトランジスタの例について述べたが、
この発明ではこれに限定されるわけではなく出力端と電
源あるいは接地との間に設けられた１個のみによる出力
回路の場合も同じ効果が得られる。たとえば図８に示す
オープンドレイン型出力の場合である。
【００２７】図１には出力トランジスタの分割が３個以
上の例が示されているが、この発明においてはこれに限
定されるわけではなく少なくとも２個の分割でも同じ効
果が得られる。ただし、この場合はトランジスタ設置ス
ペース上の困難さがある。
上の例が示されているが、この発明においてはこれに限
定されるわけではなく少なくとも２個の分割でも同じ効
果が得られる。ただし、この場合はトランジスタ設置ス
ペース上の困難さがある。
【００２８】
【発明の効果】この発明によれば出力線から静電気が出
力回路内に侵入しても、瞬時に所定電位線に放電される
ので、ゲート絶縁膜が絶縁破壊をすることがなくなる。
力回路内に侵入しても、瞬時に所定電位線に放電される
ので、ゲート絶縁膜が絶縁破壊をすることがなくなる。
【図１】この発明に従った半導体出力回路を備えた半導
体集積回路装置の一実施例のＭＯＳトランジスタ付近の
平面図である。
体集積回路装置の一実施例のＭＯＳトランジスタ付近の
平面図である。
【図２】図１を矢印Ｂ方向から切断した状態の断面図で
ある。
ある。
【図３】この発明に従った半導体出力回路を備えた半導
体集積回路装置の他の実施例のフィールド酸化膜付近の
断面図である。
体集積回路装置の他の実施例のフィールド酸化膜付近の
断面図である。
【図４】この発明に従った半導体出力回路を備えた半導
体集積回路装置のさらに他の実施例のフィールド酸化膜
付近の断面図である。
体集積回路装置のさらに他の実施例のフィールド酸化膜
付近の断面図である。
【図５】従来の出力回路を示す回路図である。
【図６】図５に示すＭＯＳトランジスタ２の部分を示す
半導体基板の平面図である。
半導体基板の平面図である。
【図７】図６を矢印Ａ方向から切断した状態の断面図で
ある。
ある。
【図８】オープンドレイン型出力の回路図である。
３ 出力端子 ７ 接地端子 ８ Ｎ+ 拡散領域 １２ Ｎ+ 拡散領域 １６ フィールド酸化膜 １５ Ｐ+ 拡散領域 ２１ａ，ｂ，ｃ ＭＯＳトランジスタ
Claims (14)
- 【請求項１】 第１導電型の半導体基板の主表面に形成
された第１および第２絶縁ゲート型電界効果トランジス
タを含む半導体出力回路を備えた半導体集積回路装置で
あって、 前記半導体基板の主表面上に形成された前記第１絶縁ゲ
ート型電界効果トランジスタの第１ゲート電極部分と、 前記第１ゲート電極部分と所定の距離を隔てて並行する
ように前記半導体基板の主表面上に配置された前記第２
絶縁ゲート型電界効果トランジスタの第２ゲート電極部
分と、 前記第１ゲート電極部分を挟むように前記半導体基板の
主表面に形成された第１導電型とは逆導電型である第２
導電型の第１および第２のソース／ドレイン領域よりな
る前記第１絶縁ゲート型電界効果トランジスタの１対の
ソース／ドレイン領域と、 前記第２ゲート電極部分を挟むように前記半導体基板の
主表面に形成された第２導電型の第３および第４のソー
ス／ドレイン領域よりなる前記第２絶縁ゲート型電界効
果トランジスタの１対のソース／ドレイン領域とを備
え、 前記第１および第３のソース／ドレイン領域は、所定の
距離を隔てて互いに対向するように配置されており、さ
らに、 前記第１のソース／ドレイン領域と前記第３のソース／
ドレイン領域とに挟まれる領域に形成された素子分離絶
縁層と、 前記第１および第４のソース／ドレイン領域に接続され
た出力線と、 前記第２および第３のソース／ドレイン領域に接続さ
れ、所定電位にされる所定電位線と、 前記素子分離絶縁層下の前記半導体基板の主表面に形成
された第１導電型の不純物領域とを備えた、半導体集積
回路装置。 - 【請求項２】 第１導電型の半導体基板の主表面に所定
方向に沿って配列された３以上の絶縁ゲート型電界効果
トランジスタよりなるトランジスタ列を含む半導体出力
回路を備えた半導体集積回路装置であって、 ３以上の前記絶縁ゲート型電界効果トランジスタの各々
は、前記半導体基板の主表面上にゲート絶縁膜を介在し
て互いに並行に配置されたゲート電極部分と、 前記ゲート電極部分を挟むように前記半導体基板の主表
面に形成された第１導電型とは逆導電型である第２導電
型の右側および左側ソース／ドレイン領域とを有し、 隣接する２つの前記絶縁ゲート型電界効果トランジスタ
は、一方の前記絶縁ゲート型電界効果トランジスタの前
記右側ソース／ドレイン領域と他方の前記絶縁ゲート型
電界効果トランジスタの前記左側ソース／ドレイン領域
とが所定の空間を隔てて対向するように配置されてお
り、 前記所定の空間に形成された素子分離絶縁層と、 前記素子分離絶縁層下の前記半導体基板の主表面に形成
された第１導電型の不純物領域と、 ３以上の前記絶縁ゲート型電界効果トランジスタの各前
記右側ソース／ドレイン領域に接続された出力線と、 ３以上の前記絶縁ゲート型電界効果トランジスタの各前
記左側ソース／ドレイン領域に接続され、所定電位にさ
れる所定電位線とを備え、 隣接する前記絶縁ゲート型電界効果トランジスタ間を分
離する前記素子分離絶縁層は、前記トランジスタ列の中
に２以上ある、半導体集積回路装置。 - 【請求項３】 １の前記絶縁ゲート型電界効果トランジ
スタの前記第１または前記右側のソース／ドレイン領域
に接続された出力線は、前記第１または前記右側のソー
ス／ドレイン領域との接続部から他の前記絶縁ゲート型
電界効果トランジスタの前記第３または前記左側のソー
ス／ドレイン領域方向に、前記素子分離絶縁層の中間位
置以上に前記素子分離絶縁層上を延在する延在部を有し
ていることを特徴とする、請求項１または２に記載の半
導体集積回路装置。 - 【請求項４】 １の前記絶縁ゲート型電界効果トランジ
スタの前記第３または前記左側のソース／ドレイン領域
に接続された所定電位線は、前記第３または前記左側の
ソース／ドレイン領域との接続部から他の前記絶縁ゲー
ト型電界効果トランジスタの前記第１または前記右側の
ソース／ドレイン領域方向に、前記素子分離絶縁層の中
間位置以上に前記素子分離絶縁層上を延在する延在部を
有していることを特徴とする、請求項１または２に記載
の半導体集積回路装置。 - 【請求項５】 １の前記絶縁ゲート型電界効果トランジ
スタの前記第１または前記右側のソース／ドレイン領域
に接続された出力線は、前記第１または前記右側のソー
ス／ドレイン領域との接続部から他の前記絶縁ゲート型
電界効果トランジスタの前記第３または前記左側のソー
ス／ドレイン領域の一部と重なる位置まで前記素子分離
絶縁層上を延在する延在部を有していることを特徴とす
る、請求項１または２に記載の半導体集積回路装置。 - 【請求項６】 １の前記絶縁ゲート型電界効果トランジ
スタの前記第３または前記左側のソース／ドレイン領域
に接続された所定電位線は、前記第３または前記左側の
ソース／ドレイン領域との接続部から他の前記絶縁ゲー
ト型電界効果トランジスタの前記第１または前記右側の
ソース／ドレイン領域の一部と重なる位置まで前記素子
分離絶縁層上を延在する延在部を有していることを特徴
とする、請求項１または２に記載の半導体集積回路装
置。 - 【請求項７】 前記素子分離絶縁層の前記第１または前
記右側のソース／ドレイン領域から前記第３または前記
左側のソース／ドレイン領域へ向かう方向の寸法は１μ
ｍ以上２μｍ以下である、請求項１ないし６のいずれか
に記載の半導体集積回路装置。 - 【請求項８】 一方向に並列に配置された複数の絶縁ゲ
ート型電界効果トランジスタ部を有し、出力端子と所定
電位が印加される所定電位端子との間に接続されかつ前
記複数の絶縁ゲート型電界効果トランジスタ部からなる
出力回路用トランジスタを備えたものにおいて、 前記複数の絶縁ゲート型電界効果トランジスタ部の各絶
縁ゲート型電界効果トランジスタ部は、第１導電型の半
導体基板の主表面上にゲート絶縁膜を介して互いに並行
に配置されるとともに互いに電気的に接続されたゲート
電極部分と、このゲート電極部分の両側における前記半
導体基板の主表面に形成された第２導電型の右側ソース
／ドレイン領域と左側ソース／ドレイン領域とを有し、 さらに、前記複数の絶縁ゲート型電界効果トランジスタ
部の右側ソース／ドレイン領域に接続されるとともに、
前記出力端子に接続された出力線と、 前記複数の絶縁ゲート型電界効果トランジスタ部の左側
ソース／ドレイン領域に接続されるとともに、前記所定
電位端子に接続された所定電位線と、 隣接する２つの絶縁ゲート型電界効果トランジスタ部の
間における前記半導体基板の主表面に形成された素子分
離絶縁層と、 この素子分離絶縁層の下に位置する前記半導体基板の主
表面に形成され、前記隣接する２つの絶縁ゲート型電界
効果トランジスタ部の一方の絶縁ゲート型電界効果トラ
ンジスタ部の右側ソース／ドレイン領域と前記隣接する
２つの絶縁ゲート型電界効果トランジスタ部の他方の絶
縁ゲート型電界効果トランジスタ部の左側ソース／ドレ
イン領域とＰＮ接合をなす第１導電型の不純物領域とを
備えた、半導体集積回路装置。 - 【請求項９】 第１導電型の半導体基板の主表面上にゲ
ート絶縁膜を介して互いに並行に配置されるとともに互
いに電気的に接続されるゲート電極部分と、このゲート
電極部分の両側における前記半導体基板の主表面に形成
された第２導電型の右側ソース／ドレイン領域と左側ソ
ース／ドレイン領域とを有する絶縁ゲート型電界効果ト
ランジスタ部が複数、一方向に並列に配置された出力回
路用トランジスタと、 前記複数の絶縁ゲート型電界効果トランジスタ部の右側
ソース／ドレイン領域に接続されるとともに、出力端子
に接続された出力線と、 前記複数の絶縁ゲート型電界効果トランジスタ部の左側
ソース／ドレイン領域に接続されるとともに、所定電位
が印加される所定電位端子に接続された所定電位線と、 それぞれが、隣接する２つの絶縁ゲート型電界効果トラ
ンジスタ部の間における前記半導体基板の主表面に形成
された複数の素子分離絶縁層と、 これら複数の素子分離絶縁層の下に位置する前記半導体
基板の主表面に形成され、それぞれが隣接する２つの絶
縁ゲート型電界効果トランジスタ部の一方の絶縁ゲート
型電界効果トランジスタ部の右側ソース／ドレイン領域
と前記隣接する２つの絶縁ゲート型電界効果トランジス
タ部の他方の絶縁ゲート型電界効果トランジスタ部の左
側ソース／ドレイン領域とＰＮ接合をなす第１導電型の
複数の不純物領域とを備えた、半導体集積回路装置。 - 【請求項１０】 前記素子分離絶縁層の両側に位置する
隣接する２つの絶縁ゲート型電界効果トランジスタ部の
一方の絶縁ゲート型電界効果トランジスタ部の右側ソー
ス／ドレイン領域に接続された出力線は、その接続部か
ら前記隣接する２つの絶縁ゲート型電界効果トランジス
タ部の他方の絶縁ゲート型電界効果トランジスタ部の左
側ソース／ドレイン領域方向に、前記素子分離絶縁層の
中間位置以上に前記素子分離絶縁層上を延在する延在部
を有していることを特徴とする、請求項８または９に記
載の半導体集積回路装置。 - 【請求項１１】 前記素子分離絶縁層の両側に位置する
隣接する２つの絶縁ゲート型電界効果トランジスタ部の
他方の絶縁ゲート型電界効果トランジスタ部の左側ソー
ス／ドレイン領域に接続された所定電位線は、その接続
部から前記隣接する２つの絶縁ゲート型電界効果トラン
ジスタ部の一方の絶縁ゲート型電界効果トランジスタ部
の右側ソース／ドレイン領域方向に、前記素子分離絶縁
層の中間位置以上に前記素子分離絶縁層上を延在する延
在部を有していることを特徴とする、請求項８または９
に記載の半導体集積回路装置。 - 【請求項１２】 前記素子分離絶縁層の両側に位置する
隣接する２つの絶縁ゲート型電界効果トランジスタ部の
一方の絶縁ゲート型電界効果トランジスタ部の右側ソー
ス／ドレイン領域に接続された出力線は、その接続部か
ら前記隣接する２つの絶縁ゲート型電界効果トランジス
タ部の他方の絶縁ゲート型電界効果トランジスタ部の左
側ソース／ドレイン領域と重なる位置まで前記素子分離
絶縁層上を延在する延在部を有していることを特徴とす
る、請求項８または９に記載の半導体集積回路装置。 - 【請求項１３】 前記素子分離絶縁層の両側に位置する
隣接する２つの絶縁ゲート型電界効果トランジスタ部の
他方の絶縁ゲート型電界効果トランジスタ部の左側ソー
ス／ドレイン領域に接続された所定電位線は、その接続
部から前記隣接する２つの絶縁ゲート型電界効果トラン
ジスタ部の一方の絶縁ゲート型電界効果トランジスタ部
の右側ソース／ドレイン領域と重なる位置まで前記素子
分離絶縁層上を延在する延在部を有していることを特徴
とする、請求項８または９に記載の半導体集積回路装
置。 - 【請求項１４】 前記素子分離絶縁層における前記一方
向に沿った幅は、１μｍ以上２μｍ以下であることを特
徴とする、請求項８ないし１３のいずれかに記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207910A JP2700365B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207910A JP2700365B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548024A JPH0548024A (ja) | 1993-02-26 |
| JP2700365B2 true JP2700365B2 (ja) | 1998-01-21 |
Family
ID=16547595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3207910A Expired - Lifetime JP2700365B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2700365B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3758637B2 (ja) | 2002-12-27 | 2006-03-22 | ブラザー工業株式会社 | 画像形成装置およびその組み付け方法 |
| JP2004007833A (ja) * | 2003-08-28 | 2004-01-08 | Nikon Corp | 固体撮像装置 |
-
1991
- 1991-08-20 JP JP3207910A patent/JP2700365B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548024A (ja) | 1993-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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