JP2840239B2 - マスタースライス型半導体装置 - Google Patents
マスタースライス型半導体装置Info
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- JP2840239B2 JP2840239B2 JP62232907A JP23290787A JP2840239B2 JP 2840239 B2 JP2840239 B2 JP 2840239B2 JP 62232907 A JP62232907 A JP 62232907A JP 23290787 A JP23290787 A JP 23290787A JP 2840239 B2 JP2840239 B2 JP 2840239B2
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- Japan
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- power supply
- supply line
- metal wiring
- drain
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は同一半導体チップ上に複数個の論理セル列と
配線領域が配置されてなるマスタースライス型半導体装
置に関する。 （ロ）従来の技術 従来この種の半導体装置では、LSI（大規模集積回
路）内部の論理素子のスイッチングによって誘因される
電源ラインの電位変動を低減させるためには、電源ライ
ンの形状を大きくしてそのインピーダンスを下げるか、
或いは電源ラインの下層部分の構造を変えて、電源ライ
ン自体に容量を持たせるかのいずれかの方法で実現して
いた。 このように従来技術では、電源ラインの電圧変動の抑
制は電源ラインの寸法を大きくすることにあった。とこ
ろがゲートアレイにおいては、計算機によるグリッド系
設計（座標による設計）であるので、電源ラインはグリ
ッド上を走ることになり、寸法はむやみに大きくするこ
とは不可能であった。また電源ライン自体に静電容量を
もたせることは、電源ラインの下層部分の構造を変える
ことで、例えばフィールド領域上の電源ラインを拡散領
域上に形成する等して実施されるが、配線工程を変える
のみで所望の論理を得ようとするマスタースライス構成
においては、電源ラインの位置は予め定められた場所を
通過することは極めてまれである。このように電源ライ
ンの下層部分を所望の論理回路に従って変えることは、
事実上難しかった。 これを改善する方法として、特開昭61-194739号公報
（HO1L 21/82）にゲートアレイで論理セル列（基本セル
列）上の未使用セルのソース、ドレイン等のPN接合によ
って生じる静電容量（コンデンサ）を電源ラインに接続
することにより、電源ラインのインピーダンスを低減
し、電源の変動を吸収して電源ラインの安定化を図るこ
とが提案されている。 斯上した従来方法を説明する。第５図は基本セルを電
源ラインの容量として使用した場合を示し、第６図はそ
の基本セルの一例を示す。図中（１）はＰチャンネル型
トランジスタ、（２）はＮチャンネル型トランジスタ、
（３），（４）はＰチャンネル型トランジスタ（１）の
ドレイン、ソース、（５），（６）はＮチャンネル型ト
ランジスタ（２）のドレイン、ソースである。図示され
るようにＰチャンネル、Ｎチャンネル各々のトランジス
タのドレイン、ソースを結線し、それぞれVDD,VSS電源
へ接続している。この時ドレイン、ソースの拡散領域
は、基板との間のPN接合により、電源ラインへ並列に介
挿された容量として働き、電源ラインの電位の変動を吸
収するものである。 （ハ）発明が解決しようとする問題点 しかしながら、斯上した従来方法では未使用セルのPN
接合の静電容量を使用しているだけであり、未使用セル
の占有面積に比べて得られる容量は極めて小さく、十分
な値の容量を得られない問題点があった。 また未使用セルのソース、ドレインをVDD,VSS電源に
バイアスするのみでは十分なラッチアップ対策とは言え
ず、まだラッチアップを発生するおそれがある問題点が
あった。 （ニ）問題点を解決するための手段 本発明は斯上した種々の問題点に鑑みてなされ、未使
用セル上に２槽アルミ配線を用いたMOS容量を設けるこ
とにより、電源ラインの電源のゆらぎを低減し且つ安定
化することができるマスタースライス型半導体装置を提
供しようとするものである。 （ホ）作用 本発明では、ゲートアレイで論理セル列（基本セル
列）上の未使用セル上全面に２層アルミ配線を用いたMO
S容量を設けているので、十分な容量を得られて電源ラ
インのインピーダンスを低減し、電位の変動を吸収して
電源ラインの安定化を実現できる。 また未使用セルはソース、ドレインをVDD又はVSS電源
に、ゲートをVSS又はVDD電源にバイアスしているので、
ラッチアップ対策の万全となっている。 （ヘ）実施例 本発明を第１図乃至第４図を参照して詳述する。 第１図は基本セルの未使用Ｐチャンネル型トランジス
タを説明する上面図であり、第２図は第１図のII-II線
断面図である。（11）はＮ型のシリコン基板、（12）は
リンドーブされたポリシリコンより成るゲート電極、
（13）（14）はP+型のソース、ドレイン、斜線で示す
（15）は第１層メタル配線層、×印を付した矩形である
（16）は第１層メタル配線層（15）とソース、ドレイン
（13）（14）およびゲート電極（12）とのコンタクト
孔、（17）はPSG層等より成る層間絶縁膜、一点鎖線で
示す（18）は第２層メタル配線層、ロ印を付した矩形で
ある（19）は第１層メタル配線層（15）とのコンタクト
孔である。 本発明の特徴は、基本セルの未使用トランジスタ上全
面を用いて、層間絶縁膜（17）をはさんで第１層メタル
配線層（15）と第２層メタル配線層（18）間にMOS容量
を形成し、このMOS容量をVDD,VSS電源間に接続すること
にある。このMOS容量は面積的にもソース、ドレイン（1
3）（14）のPN接合容量より大幅に大きく形成でき、電
源のインピーダンスの低下に役立つ。 また第１層メタル配線層（15）はコンタクト孔（16）
を介してソース、ドレイン（13）（14）とオーミックコ
ンタクトし、未使用であるＰチャンネル型MOSトランジ
スタのソース、ドレインをVDD電源に電位を固定してい
る。ゲート電極（12）はコンタクト孔（16）を介して分
離した第１層メタル配線層（15）と接続され、更にコン
タクト孔（19）を介して第２層メタル配線層（18）と接
続されているので、ゲート電極（12）はVSS電源に電位
を固定されている。この結果、ラッチアップ対策として
ゲートをOFF電位に固定する方法とソース、ドレインを
同電位に固定する方法の両者が採られ、極めてラッチア
ップに強い構造となっている。 第３図はCMOS基本セルを用いた回路図であり、第４図
はその構造を説明する断面図である。 第３図において、（21）はＰチャンネル型トランジス
タ、（22）はＮチャンネル型トランジスタ、（23）（2
4）はＰチャンネル型トランジスタ（21）のソース、ド
レイン、（25）（26）はＮチャンネル型トランジスタ
（22）のソース、ドレイン、（27）はＰチャンネル型ト
ランジスタ（21）のゲート、（28）はＮチャンネル型ト
ランジスタ（22）のゲートである。Ｐチャンネル型トラ
ンジスタ（21）のソース、ドレイン（23）（24）はVDD
電源へ接続され、ゲート（27）はVSS電源に接続されて
いる。Ｎチャンネル型トランジスタ（22）のソース、ド
レイン（25）（26）はVSS電源に接続され、ゲート（2
8）はVDD電源に接続される。この結果、２層メタル配線
層（29）（30）で形成される本発明のMOS容量（31）（3
2）は夫々VDD,VSS電源間に挿入され、VDD,VSS電源間の
容量を可能な限り大きくできる。 第４図において第３図と共通する要素は同一符号を付
してある。（33）はＮ型のシリコン基板、（34）はＰ型
のウェル領域、（35）はLOCOS構造のフィールド酸化膜
である。Ｐチャンネル型トランジスタ（21）はP+型のソ
ース、ドレイン（23）（24）およびポリシリコンより成
るゲート（27）で形成され、Ｎチャンネル型トランジス
タ（22）はN+型のソース、ドレイン（25）（26）および
ポリシリコンより成るゲート（28）で形成され、両トラ
ンジスタ（21）（22）上には第１層メタル配線層（2
9）、層間絶縁膜（36）および第２層メタル配線層（3
0）で形成されたMOS容量（31）（32）が設けられてい
る。 （ト）発明の効果 以上に詳述した如く本発明に依れば、ゲートアレイ内
部の電源線の電圧変動の低減化が、マスターウェハの構
造を変えることなく、また電源ラインの寸法を変えるこ
となく、２層メタル配線層の変更のみで容易に対応でき
る利点を有する。この結果、きわめて簡単に電源電圧の
変動を低く抑えることができ、高速でスイッチングする
論理回路の安定な動作が保証される。 また基本セルの未使用トランジスタはゲート、ソー
ス、ドレインがVDD,VSS電源に固定され、十分なラッチ
アップ耐量を実現できる利点を有する。 更にVDD,VSS電源間に多数のMOS容量を接続することに
より、電源のインピーダンスが低下し、十分な静電破壊
耐性を得られる利点を有する。
配線領域が配置されてなるマスタースライス型半導体装
置に関する。 （ロ）従来の技術 従来この種の半導体装置では、LSI（大規模集積回
路）内部の論理素子のスイッチングによって誘因される
電源ラインの電位変動を低減させるためには、電源ライ
ンの形状を大きくしてそのインピーダンスを下げるか、
或いは電源ラインの下層部分の構造を変えて、電源ライ
ン自体に容量を持たせるかのいずれかの方法で実現して
いた。 このように従来技術では、電源ラインの電圧変動の抑
制は電源ラインの寸法を大きくすることにあった。とこ
ろがゲートアレイにおいては、計算機によるグリッド系
設計（座標による設計）であるので、電源ラインはグリ
ッド上を走ることになり、寸法はむやみに大きくするこ
とは不可能であった。また電源ライン自体に静電容量を
もたせることは、電源ラインの下層部分の構造を変える
ことで、例えばフィールド領域上の電源ラインを拡散領
域上に形成する等して実施されるが、配線工程を変える
のみで所望の論理を得ようとするマスタースライス構成
においては、電源ラインの位置は予め定められた場所を
通過することは極めてまれである。このように電源ライ
ンの下層部分を所望の論理回路に従って変えることは、
事実上難しかった。 これを改善する方法として、特開昭61-194739号公報
（HO1L 21/82）にゲートアレイで論理セル列（基本セル
列）上の未使用セルのソース、ドレイン等のPN接合によ
って生じる静電容量（コンデンサ）を電源ラインに接続
することにより、電源ラインのインピーダンスを低減
し、電源の変動を吸収して電源ラインの安定化を図るこ
とが提案されている。 斯上した従来方法を説明する。第５図は基本セルを電
源ラインの容量として使用した場合を示し、第６図はそ
の基本セルの一例を示す。図中（１）はＰチャンネル型
トランジスタ、（２）はＮチャンネル型トランジスタ、
（３），（４）はＰチャンネル型トランジスタ（１）の
ドレイン、ソース、（５），（６）はＮチャンネル型ト
ランジスタ（２）のドレイン、ソースである。図示され
るようにＰチャンネル、Ｎチャンネル各々のトランジス
タのドレイン、ソースを結線し、それぞれVDD,VSS電源
へ接続している。この時ドレイン、ソースの拡散領域
は、基板との間のPN接合により、電源ラインへ並列に介
挿された容量として働き、電源ラインの電位の変動を吸
収するものである。 （ハ）発明が解決しようとする問題点 しかしながら、斯上した従来方法では未使用セルのPN
接合の静電容量を使用しているだけであり、未使用セル
の占有面積に比べて得られる容量は極めて小さく、十分
な値の容量を得られない問題点があった。 また未使用セルのソース、ドレインをVDD,VSS電源に
バイアスするのみでは十分なラッチアップ対策とは言え
ず、まだラッチアップを発生するおそれがある問題点が
あった。 （ニ）問題点を解決するための手段 本発明は斯上した種々の問題点に鑑みてなされ、未使
用セル上に２槽アルミ配線を用いたMOS容量を設けるこ
とにより、電源ラインの電源のゆらぎを低減し且つ安定
化することができるマスタースライス型半導体装置を提
供しようとするものである。 （ホ）作用 本発明では、ゲートアレイで論理セル列（基本セル
列）上の未使用セル上全面に２層アルミ配線を用いたMO
S容量を設けているので、十分な容量を得られて電源ラ
インのインピーダンスを低減し、電位の変動を吸収して
電源ラインの安定化を実現できる。 また未使用セルはソース、ドレインをVDD又はVSS電源
に、ゲートをVSS又はVDD電源にバイアスしているので、
ラッチアップ対策の万全となっている。 （ヘ）実施例 本発明を第１図乃至第４図を参照して詳述する。 第１図は基本セルの未使用Ｐチャンネル型トランジス
タを説明する上面図であり、第２図は第１図のII-II線
断面図である。（11）はＮ型のシリコン基板、（12）は
リンドーブされたポリシリコンより成るゲート電極、
（13）（14）はP+型のソース、ドレイン、斜線で示す
（15）は第１層メタル配線層、×印を付した矩形である
（16）は第１層メタル配線層（15）とソース、ドレイン
（13）（14）およびゲート電極（12）とのコンタクト
孔、（17）はPSG層等より成る層間絶縁膜、一点鎖線で
示す（18）は第２層メタル配線層、ロ印を付した矩形で
ある（19）は第１層メタル配線層（15）とのコンタクト
孔である。 本発明の特徴は、基本セルの未使用トランジスタ上全
面を用いて、層間絶縁膜（17）をはさんで第１層メタル
配線層（15）と第２層メタル配線層（18）間にMOS容量
を形成し、このMOS容量をVDD,VSS電源間に接続すること
にある。このMOS容量は面積的にもソース、ドレイン（1
3）（14）のPN接合容量より大幅に大きく形成でき、電
源のインピーダンスの低下に役立つ。 また第１層メタル配線層（15）はコンタクト孔（16）
を介してソース、ドレイン（13）（14）とオーミックコ
ンタクトし、未使用であるＰチャンネル型MOSトランジ
スタのソース、ドレインをVDD電源に電位を固定してい
る。ゲート電極（12）はコンタクト孔（16）を介して分
離した第１層メタル配線層（15）と接続され、更にコン
タクト孔（19）を介して第２層メタル配線層（18）と接
続されているので、ゲート電極（12）はVSS電源に電位
を固定されている。この結果、ラッチアップ対策として
ゲートをOFF電位に固定する方法とソース、ドレインを
同電位に固定する方法の両者が採られ、極めてラッチア
ップに強い構造となっている。 第３図はCMOS基本セルを用いた回路図であり、第４図
はその構造を説明する断面図である。 第３図において、（21）はＰチャンネル型トランジス
タ、（22）はＮチャンネル型トランジスタ、（23）（2
4）はＰチャンネル型トランジスタ（21）のソース、ド
レイン、（25）（26）はＮチャンネル型トランジスタ
（22）のソース、ドレイン、（27）はＰチャンネル型ト
ランジスタ（21）のゲート、（28）はＮチャンネル型ト
ランジスタ（22）のゲートである。Ｐチャンネル型トラ
ンジスタ（21）のソース、ドレイン（23）（24）はVDD
電源へ接続され、ゲート（27）はVSS電源に接続されて
いる。Ｎチャンネル型トランジスタ（22）のソース、ド
レイン（25）（26）はVSS電源に接続され、ゲート（2
8）はVDD電源に接続される。この結果、２層メタル配線
層（29）（30）で形成される本発明のMOS容量（31）（3
2）は夫々VDD,VSS電源間に挿入され、VDD,VSS電源間の
容量を可能な限り大きくできる。 第４図において第３図と共通する要素は同一符号を付
してある。（33）はＮ型のシリコン基板、（34）はＰ型
のウェル領域、（35）はLOCOS構造のフィールド酸化膜
である。Ｐチャンネル型トランジスタ（21）はP+型のソ
ース、ドレイン（23）（24）およびポリシリコンより成
るゲート（27）で形成され、Ｎチャンネル型トランジス
タ（22）はN+型のソース、ドレイン（25）（26）および
ポリシリコンより成るゲート（28）で形成され、両トラ
ンジスタ（21）（22）上には第１層メタル配線層（2
9）、層間絶縁膜（36）および第２層メタル配線層（3
0）で形成されたMOS容量（31）（32）が設けられてい
る。 （ト）発明の効果 以上に詳述した如く本発明に依れば、ゲートアレイ内
部の電源線の電圧変動の低減化が、マスターウェハの構
造を変えることなく、また電源ラインの寸法を変えるこ
となく、２層メタル配線層の変更のみで容易に対応でき
る利点を有する。この結果、きわめて簡単に電源電圧の
変動を低く抑えることができ、高速でスイッチングする
論理回路の安定な動作が保証される。 また基本セルの未使用トランジスタはゲート、ソー
ス、ドレインがVDD,VSS電源に固定され、十分なラッチ
アップ耐量を実現できる利点を有する。 更にVDD,VSS電源間に多数のMOS容量を接続することに
より、電源のインピーダンスが低下し、十分な静電破壊
耐性を得られる利点を有する。
【図面の簡単な説明】
第１図は本発明によるMOS容量を説明する上面図、第２
図は第１図のII-II線断面図、第３図は本発明のCMOS基
本セルの未使用セルの処理を説明する回路図、第４図は
第３図の回路を達成する構造を説明する断面図、第５図
および第６図は従来の基本セルの未使用セルの処理を説
明する回路図である。 （11）は半導体基板、（12）はゲート電極、（13）（1
4）はソース、ドレイン、（15）は第１層メタル配線
層、（16）（19）はコンタクト孔、（17）は層間絶縁
膜、（18）は第２層メタル配線層である。
図は第１図のII-II線断面図、第３図は本発明のCMOS基
本セルの未使用セルの処理を説明する回路図、第４図は
第３図の回路を達成する構造を説明する断面図、第５図
および第６図は従来の基本セルの未使用セルの処理を説
明する回路図である。 （11）は半導体基板、（12）はゲート電極、（13）（1
4）はソース、ドレイン、（15）は第１層メタル配線
層、（16）（19）はコンタクト孔、（17）は層間絶縁
膜、（18）は第２層メタル配線層である。
Claims (1)
- (57)【特許請求の範囲】 １．複数のトランジスタを含む複数の基本セルが配線領
域と共に同一チップ上に配置されてなるマスタースライ
ス型半導体装置において、前記複数の基本セルの内の未
使用の基本セル上に広がるメタル配線層を互いに絶縁層
を介して２槽に形成したMOS容量を形成し、上記MOS容量
を電源ラインに接続すると共に、上記MOS容量の一方の
メタル配線層を上記未使用の基本セルに含まれるトラン
ジスタのソース及びドレインに接続し、同一のトランジ
スタのゲートに上記MOS容量の他方のメタル配線を接続
することを特徴とするマスタースライス型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232907A JP2840239B2 (ja) | 1987-09-17 | 1987-09-17 | マスタースライス型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62232907A JP2840239B2 (ja) | 1987-09-17 | 1987-09-17 | マスタースライス型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6474737A JPS6474737A (en) | 1989-03-20 |
| JP2840239B2 true JP2840239B2 (ja) | 1998-12-24 |
Family
ID=16946709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62232907A Expired - Fee Related JP2840239B2 (ja) | 1987-09-17 | 1987-09-17 | マスタースライス型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2840239B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2786467B2 (ja) * | 1989-03-15 | 1998-08-13 | 沖電気工業株式会社 | Ｃｍｏｓ半導体集積回路 |
| JP3164066B2 (ja) | 1998-07-09 | 2001-05-08 | 日本電気株式会社 | 半導体装置 |
| JP2000183286A (ja) | 1998-12-10 | 2000-06-30 | Nec Corp | 半導体集積回路 |
| WO2006018891A1 (ja) * | 2004-08-20 | 2006-02-23 | Fujitsu Limited | 半導体装置及びその設計方法 |
-
1987
- 1987-09-17 JP JP62232907A patent/JP2840239B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6474737A (en) | 1989-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |