WO2006018891A1

WO2006018891A1 - 半導体装置及びその設計方法

Info

Publication number: WO2006018891A1
Application number: PCT/JP2004/011967
Authority: WO
Inventors: Mitsuaki Nagasaka
Original assignee: Fujitsu Limited
Priority date: 2004-08-20
Filing date: 2004-08-20
Publication date: 2006-02-23

Abstract

　第１の層においてセルの中心部を除き外周部のみに電源配線又はグランド配線が設けられる第１のセルを有する半導体装置が提供される。例えば、第１のセルは、第１の層においてセルの中心部を除き外周部のみに電源配線（ＶＤＤ）が設けられ、第２の層においてセルの中心部を除き外周部のみにグランド配線（ＶＳＳ）が設けられる。

Description

明細書

半導体装置及びその設計方法

技術分野

[0001] 本発明は、半導体装置及びその設計方法に関し、特に電源配線又はグランド配線を有する半導体装置及びその設計方法に関する。

背景技術

[0002] 半導体装置は、種々の論理回路を構成することができる。論理回路は、電源配線及びグランド配線に接続され、動作する。半導体装置では、使用可能な配線メタル層数が限られている。そのため、同一配線層内において、信号配線、電源配線及びグランド配線を効率良く配置することに主眼が置かれている。

発明の開示

[0003] 本発明の目的は、電源配線又はグランド配線の配置を容易に決めることができるようにすることである。

本発明の他の目的は、電源配線又はグランド配線を効率良く配置することにより、半導体装置を小型化することである。

本発明のさらに他の目的は、電源配線又はグランド配線を効率良く配置することにより、シールド効果を向上させ、ノイズを防止することである。

[0004] 本発明の一観点によれば、第 1の層においてセルの中心部を除き外周部のみに電源配線又はグランド配線が設けられる第 1のセルを有する半導体装置及びその設計方法が提供される。

[0005] 本発明によれば、セルの中心部を除き外周部のみに電源配線又はグランド配線を設けることにより、電源配線又はグランド配線の配置を容易に決めることができるので、その設計が容易になり、設計時間を短縮することができる。また、電源配線又はダランド配線を効率良く配置することができるため、無駄なセルが減少し、半導体装置を小型化することができる。また、予備セル内のすべてに電源配線又はグランド配線を設けた場合には、電源配線又はグランド配線を効率良く配置することができ、シールド効果を向上させ、ノイズを防止することができる。図面の簡単な説明

[0006] [図 1]図 1は、本発明の実施形態による半導体装置の構成例を示す概念図である。

[図 2]図 2は、本実施形態による半導体装置の表面図である。

[図 3]図 3は、本実施形態による半導体装置の断面図である。

[図 4]図 4は、参考例による半導体装置の表面図である。

[図 5]図 5は、参考例による半導体装置の断面図である。

[図 6]図 6は、本実施形態による複数のセルを並べた半導体装置の構成例を示す表面図である。

[図 7]図 7は、参考例による複数のセルを並べた半導体装置の構成を示す表面図である。

[図 8]図 8は、本実施形態による半導体装置の全体構成例を示す表面図である。

[図 9]図 9は、参考例による半導体装置の全体構成を示す表面図である。

[図 10]図 10は、予備セルの構成例を示す概念図である。

[図 11]図 11は、通常のセルの構成例を示す概念図である。

[図 12]図 12は、本実施形態による複数のセルを並べた半導体装置の構成例を示す表面図である。

[図 13]図 13は、本実施形態による予備セルを大電流経路として使用する半導体装置の構成例を示す表面図である。

[図 14]図 14は、半導体装置の設計処理を行うコンピュータのハードウェア構成例を示すブロック図である。発明を実施するための最良の形態

[0007] 図 1、図 2、図 3、図 6及び図 8は、本発明の実施形態による半導体装置の構成例を示す。図 4、図 5、図 7及び図 9は、参考例による半導体装置の構成を示す。以下、本実施形態の半導体装置及びその設計方法を、参考例と比較しながら説明する。

[0008] 図 4は参考例による半導体装置の表面図、図 5は図 4の II一 II線に沿った断面図である。半導体装置は、多数のセルにより構成される。図 4及び図 5は、半導体装置内の 1つのセルの構成を示す。

[0009] 電源配線 VDDは、ビア 411を介してバルタ層 BLKに接続される。グランド配線 VS Sは、ビア 412を介してバルタ層 BLKに接続される。入力ピン 401は、セルの入力端子であり、バルタ層 BLKに接続される。出力ピン 402は、セルの出力端子であり、ノくルク層 BLKに接続される。電源配線 VDD及びグランド配線 VSSは、同一配線層内に設けられる。

[0010] 半導体製造技術では配線に使用できる配線メタル層が限られている。その配線層を有効に使うため、同一配線層内で電源配線 VDD及びグランド配線 VSSが効率良く配置されるように工夫される。例えば、電源配線 VDDを図の左端部に設け、グランド配線 VSSを図の右端部に設ける。複数のセルを並べて配置することにより、同一層内においてセルの両端に電源配線 VDD及びグランド配線 VSSを構成することができる。また、電源配線 VDDを図の上端部に設け、グランド配線 VSSを図の下端部に設けることもできる。その場合に、複数セルを並べた構成を図 7に示す。

[0011] 図 7は、参考例による複数のセル CLを並べた半導体装置の構成を示す表面図である。各セル CLの図の上端部又は下端部には、電源配線 VDD又はグランド配線 V SS力 S設けられる。参考例の方法では、図の水平（又は垂直）の一方向のみに電源配線 VDD及びグランド配線 VSSが設けられる。そのため、電力不足が予想される箇所では、電源配線 VDD及びグランド配線 VSSと直交するように電源補助配線 VDDa 及びグランド補助配線 VSSaを設ける必要がある。しかし、電源補助配線 VDDa及びグランド補助配線 VSSaを設けると、その下方のバルタ層にセルを設けることができず、無駄な領域が生じてしまう。このため、半導体チップ面積の縮小を妨げ、レイアウト工数の増加を招レ、てしまう。

[0012] 図 9は、参考例による半導体装置の全体構成を示す表面図である。セル CLの他に、 RAM等のマクロ MCが設けられる。上記のように、電源配線 VDD及びグランド配線 VSSの他、電源補助配線 VDDa及びグランド配線 VSSaを含む電位供給配線 90 1を設ける必要がある。電位供給配線 901は、その電圧降下及びノイズを考慮して、その配置を決める必要があるため、設計が複雑であり、設計時間に長時間を要する。

[0013] 以上が、参考例の説明である。次に、本発明の実施形態による半導体装置及びその設計方法を、図 1、図 2、図 3、図 6及び図 8を参照しながら説明する。

[0014] 図 1は、本発明の実施形態による半導体装置の構成例を示す概念図である。半導体装置は、多数のセルにより構成される。図 1は、半導体装置内の 1つのセルの構成例を示す。

[0015] バルタ層 BLKは、シリコン等の半導体基板であり、トランジスタを形成するための拡散層等が設けられる。バルタ層 BLKの上には、絶縁層を介して、電源配線 VDDの層が設けられる。電源配線 VDDは、電源配線層においてセルの中心部を除き外周部のみに電源配線 VDDが設けられる。電源配線 VDDの層の上には、絶縁層を介して、グランド配線 VSSの層が設けられる。グランド配線 VSSは、グランド配線層においてセルの中心部を除き外周部のみにグランド配線 VSSが設けられる。グランド配線 VSSの層の上には、絶縁層を介して、第 1の信号配線 101の層が設けられる。第 1の信号配線 101の層の上には、絶縁層を介して、第 2の信号配線 102の層が設けられる。なお、電源配線 VDDの層及びグランド配線 VSSの層の空き領域には、信号配線を設けることができる。

[0016] 本実施形態によれば、電源配線 VDDの専用層とグランド配線 VSSの専用層とが別々に設けられる。電源配線 VDD及びグランド配線 VSSは、それぞれ別々の層においていわゆるリング状に形成される。

[0017] 図 2は本実施形態による半導体装置の表面図、図 3は図 2の I一 I線に沿った断面図である。電源配線 VDDは、例えば第 1のメタル配線層に設けられ、ビア 212を介してバルタ層 BLKに接続される。グランド配線 VSSは、例えば第 2のメタル配線層に設けられ、ビア 211を介してバルタ層 BLKに接続される。入力ピン 201は、セルの入力端子であり、バルタ層 BLKに接続される。出力ピン 202は、セルの出力端子であり、ノくルク層 BLKに接続される。

[0018] 半導体製造技術の進歩により、配線に使えるメタル配線層数が増えてきている。そこで、本実施形態では、まず、配線層として電源配線 VDDの専用層とグランド配線 V SSの専用層を決める。そして、 4角形のセル (マクロ（セルライブラリ）を含む）において、電源配線専用層ではリング状の電源配線 VDDを設け、グランド配線専用層ではリング状のグランド酉己泉 VSSを設ける。

[0019] 図 6は、本実施形態による複数のセル CLを並べた半導体装置の構成例を示す表面図である。各セル CLは、電源配線専用層ではリング状に電源配線 VDDが形成され、同様にグランド配線専用層ではリング状にグランド配線 vssが形成される。複数の 4角形のセル CLが並べられる。 4角形のセル CLの 4辺には、他の 4個以上のセルが隣接する。その隣接する 5個以上のセル CLは、電源配線専用層では電源配線 V DDが相互に接続され、グランド配線専用層ではグランド配線 VSSが相互に接続される。複数のセル CLの接続部には、電源配線 VDD及びグランド配線 VSSが形成される。

[0020] 図 7の参考例では、電源配線 VDD及びグランド配線 VSSが図の水平方向の一方向のみしか形成できないため、電源補助配線 VDDa及びグランド補助配線 VSSaを設ける必要があった。

[0021] 本実施形態によれば、電源配線 VDD及びグランド配線 VSSは、図の水平方向及び垂直方向の両方向に形成できるため、電源補助配線 VDDa及びグランド補助配線 VSSaを設ける必要がなぐ設計が容易であり、設計時間を短縮することができる。また、本実施形態は、電源補助配線 VDDa及びグランド補助配線 VSSaを設ける必要がないので、その下方のバルタ層に無駄な領域が生じてしまうことを防止できる。このため、半導体チップ面積を縮小し、レイアウト工数を減少させることができる。

[0022] また、セル CLとセル CLの間に隙間ができる箇所については、その隙間に予備セル ECLを配置することができる。半導体装置では、バルタ層 BLKの製造時間は長時間を要し、その後の配線層の製造時間は比較的短時間ですむ。これにより、バルタ層の設計変更は困難であるのに対し、配線層の設計変更は比較的容易である。予備セル ECLを使用すれば、バルタ層 BLKを変更せず、配線層の変更のみで論理回路の変更を行うことができる。すなわち、予備セル ECLを通常のセル CLに変更することにより容易に論理変更に対応できる。

[0023] また、セル CLとセル CLの間隔が空いてしまう領域には、電源配線 VDD及びグランド配線 VSSの面積が大きい予備セル ECLを配置することにより、半導体チップ全体の電源配線 VDD及びグランド配線 VSSの面積が増え、シールド効果が期待でき、ノィズ耐性を強くすることができる。

[0024] 図 10は予備セル ECLの構成例を示す概念図であり、図 11は通常のセル CLの構成例を示す概念図である。 [0025] 図 10の予備セル ECLでは、バルタ層 BLKの上に、絶縁層を介して、電源配線専用層の全面に電源配線 VDDが設けられる。電源配線 VDDの専用層の上には、絶縁層を介して、グランド配線専用層の全面にグランド配線 VSSが設けられる。すなわち、電源配線専用層においてセル内すべてに電源配線 VDDが設けられ、グランド配線専用層においてセル内すべてにグランド線 VSSが設けられる。

[0026] 図 11の通常セル CLでは、バルタ層 BLKの上に、絶縁層を介して、電源配線専用層にリング状の電源配線 VDDが設けられる。電源配線 VDDの専用層の上には、絶縁層を介して、グランド配線専用層にリング状のグランド配線 VSSが設けられる。すなわち、電源配線専用層においてセルの中心部を除き外周部のみに電源配線 VD Dが設けられ、グランド配線層においてセルの中心部を除き外周部のみにグランド配線 VSSが設けられる。

[0027] 図 6の半導体装置における予備セル ECLを、図 12に示すように通常セル CLに設計変更することにより、半導体装置の論理変更が可能になる。予備セル ECLでは、セル内全面に電源配線 VDDが配置される。通常セル CLでは、セル内にリング状の電源配線 VDDが配置される。グランド配線 VSSも同様である。

[0028] 図 13は、本実施形態による予備セル ECLを大電流経路として使用する半導体装置の構成例を示す表面図である。半導体装置の外周部には、電源パッド I/O (入力 /出力）セル 1301及び通常の I/Oセル 1302が設けられる。電源配線専用層では、複数の通常セル CL及び予備セル ECLが設けられ、それらは相互に隣接し、通常セル CL及び予備セル ECLの外周部の電源配線 VDDは相互に接続される。グランド配線 VSSも同様に、グランド配線専用層において相互に接続される。その電源配線 VDDには、電源パッド ΊΖ〇セル 1301から電源電圧が供給される。大電流回路 1 304は、リング状の電源配線 VDDを有する 1つのセル (又はマクロ）で構成され、大電流を消費する。その場合、電源パッド I/Oセル 1301及び大電流回路 1304の間に、大電流経路 1303を設ける。大電流経路 1303は、複数の予備セル ECLを並べて敷き詰め電源幹線としたものである。大電流経路 1303は、電源配線 VDDの面積が大きいので、大電流を流すことができる。同様に、グランド配線 VSSの面積も大きくなる。大電流回路 1304は、大電流経路 1303を介して、電源パッド ΊΖ〇セル 1301 力大電流の供給を受けることができる。

[0029] 図 8は、本実施形態による半導体装置の全体構成例を示す表面図である。半導体装置は、多数のセル CLの他、マクロ MCを有する。マクロ MCは、例えば RAM等である。本明細書では、セル CLはマクロ MCを含むものとして説明する。マクロ MCも、上記のセル CLの構成と同じであり、リング状の電源配線 VDD及びグランド配線 VSS を有する。

[0030] 上記のように、セノレ CLは、電源配線専用層においてセルの中心部を除き外周部のみに電源配線 VDDが設けられ、グランド配線専用層においてセルの中心部を除き外周部のみにグランド配線 VSSが設けられる。複数のセル CLは相互に隣接し、電源配線専用層では相互に電源配線 VDDが接続され、グランド配線専用層では相互にグランド配線 VSSが接続される。したがって、セル CL同士の接続部において、合成された電源配線 VDD及びグランド配線 VSSが設けられる。セル CL力角形であるので、水平方向及び垂直方向の両方向に、電源配線 VDD及びグランド配線 VSS を配置させることができる。これにより、電源配線 VDD及びグランド配線 VSSの配置を決める際に、設計が容易であり、設計時間を短縮することができる。

[0031] また、セル CL同士を接触するように配置することにより、電源配線 VDD及びグランド配線 VSSが垂直方向及び水平方向に構成できるので、新たに電源補助配線 VD Da及びグランド補助配線 VSSaを追加する作業を削減することができる。また、電源補助配線 (電源幹線) VDDa等を設ける必要がないため、半導体チップ面積を縮小すること力 Sできる。

[0032] また、セル CLとセル CLの間隔が空いてしまう領域には、電源配線 VDD及びグランド配線 VSSの面積が大きい予備セル ECLを配置することにより、半導体チップ全体の電源配線 VDD及びグランド配線 VSSの面積が増え、シールド効果が向上し、ノィズを防止することができる。

[0033] 図 14は、上記の半導体装置の設計処理を行うコンピュータのハードウェア構成例を示すブロック図である。このコンピュータは、 CAD (computer-aided design)により半導体装置の設計データを作成することができる。バス 1401には、中央処理装置（CP U) 1402、 R〇M1403、 RAM 1404,ネッ卜ワークインタフェース 1405、入力装置 1 406、出力装置 1407及び外部記憶装置 1408が接続されている。

[0034] CPU1402は、データの処理及び演算を行うと共に、バス 1401を介して接続された上記の構成ユニットを制御するものである。 ROM1403には、予めブートプロダラムが記憶されており、このブートプログラムを CPU1402が実行することにより、コンビユータが起動する。外部記憶装置 1408にコンピュータプログラムが記憶されており、そのコンピュータプログラムが RAM1404にコピーされ、 CPU1402により実行される。このコンピュータは、コンピュータプログラムを実行することにより、半導体装置の設計処理等を行う。

[0035] 外部記憶装置 1408は、例えばハードディスク記憶装置等であり、電源を切っても記憶内容が消えない。外部記憶装置 1408は、コンピュータプログラム及び設計データ等を記録媒体に記録したり、記録媒体からコンピュータプログラム等を読み出すことができる。

[0036] ネットワークインタフェース 1405は、ネットワークに対してコンピュータプログラム及び設計データ等を入出力することができる。入力装置 1406は、例えばキーボード及びポインティングデバイス（マウス）等であり、各種指定又は入力等を行うことができる。出力装置 1407は、ディスプレイ及びプリンタ等である。

[0037] 本実施形態による半導体装置の設計方法は、コンピュータがプログラムを実行することによって実現することができる。また、プログラムをコンピュータに供給するための手段、例えば力かるプログラムを記録した CD— ROM等のコンピュータ読み取り可能な記録媒体又は力かるプログラムを伝送するインターネット等の伝送媒体も本発明の実施形態として適用することができる。また、上記のプログラムを記録したコンビユータ読み取り可能な記録媒体等のコンピュータプログラムプロダクトも本発明の実施形態として適用すること力 Sできる。上記のプログラム、記録媒体、伝送媒体及びコンビュータプログラムプロダクトは、本発明の範疇に含まれる。記録媒体としては、例えばフレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、 CD-ROM,磁気テープ、不揮発性のメモリカード、 ROM等を用いることができる。

[0038] なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなぐ様々な形で実施することができる。

産業上の利用可能性

本発明によれば、セルの中心部を除き外周部のみに電源配線又はグランド配線を設けることにより、電源配線又はグランド配線の配置を容易に決めることができるので、その設計が容易になり、設計時間を短縮することができる。また、電源配線又はダランド配線を効率良く配置することができるため、無駄なセルが減少し、半導体装置を小型化することができる。また、予備セル内のすべてに電源配線又はグランド配線を設けた場合には、電源配線又はグランド配線を効率良く配置することができ、シールド効果を向上させ、ノイズを防止することができる。

Claims

請求の範囲

[1] 第 1の層においてセルの中心部を除き外周部のみに電源配線又はグランド配線が設けられる第 1のセルを有する半導体装置。

[2] さらに、前記第 1の層においてセルの中心部を除き外周部のみに電源配線又はグランド配線が設けられる第 2のセルを有し、

前記第 1及び第 2のセルは隣接し、前記第 1及び第 2のセルの外周部の電源配線又はグランド配線は相互に接続される請求項 1記載の半導体装置。

[3] 前記第 1のセルは、第 1の層においてセルの中心部を除き外周部のみに電源配線力 S設けられ、第 2の層においてセルの中心部を除き外周部のみにグランド配線が設けられる請求項 1記載の半導体装置。

[4] 前記第 1のセルはマクロを含む請求項 1記載の半導体装置。

[5] さらに、前記第 1の層においてセル内すべてに電源配線又はグランド配線が設けられる第 2のセルを有する請求項 1記載の半導体装置。

[6] 前記第 2のセルは、大電流が流れる経路に設けられる請求項 5記載の半導体装置

[7] さらに、前記第 1の層においてセルの中心部を除き外周部のみに電源配線又はグランド配線が設けられる第 2、第 3、第 4及び第 5のセルを有し、

前記第 1一第 5のセルは 4角形であり、

前記第 2—第 5のセルは、前記第 1のセルの 4辺に隣接し、前記第 1一第 5のセルの外周部の電源配線又はグランド配線は相互に接続される請求項 1記載の半導体装置。

[8] さらに、前記第 1の層においてセルの中心部を除き外周部のみに電源配線が設けられ、前記第 2の層においてセルの中心部を除き外周部のみにグランド配線が設けられる第 2のセルを有し、

前記第 1及び第 2のセルは隣接し、前記第 1の層では相互に電源配線が接続され、前記第 2の層では相互にグランド配線が接続される請求項 3記載の半導体装置。

[9] さらに、前記第 1の層においてセル内すべてに電源配線が設けられ、前記第 2の層においてセル内すべてにグランド線が設けられる第 3のセルを有する請求項 8記載の半導体装置。

[10] 前記第 3のセルは、大電流が流れる経路に設けられる請求項 9記載の半導体装置

[11] 第 1の層において第 1のセルの中心部を除き外周部のみに電源配線又はグランド配線を設けるように第 1のセルを設計する第 1のセル設計ステップを有する半導体装置の設計方法。

[12] さらに、前記第 1の層において予備セル内すべてに電源配線又はグランド配線を設けるように予備セルを設計する予備セル設計ステップを有する請求項 11記載の半導体装置の設計方法。