JP2003216675A - 半導体集積回路のレイアウト設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 機能マクロの電源接続構造に関わらず、機能
マクロを回転配置してもマクロ内電源接続端とチップレ
ベル電源配線との接続を可能としたＬＳＩのレイアウト
設計方法を提供する。 【解決手段】 回路接続情報に基づいて、機能マクロを
含む所定の素子パターンをチップ領域上の所定位置に配
置する第１工程Ｐ１と、第１電源配線レイアウト情報を
生成する第２工程Ｐ２と、同電位電源接続端及び同電位
電源配線の有無を調べる第３工程Ｐ３と、同電位電源接
続端及び同電位電源配線のレイアウト情報を抽出する第
４工程Ｐ４と、第１接続孔レイアウト情報を生成する第
５工程Ｐ５と、電源開放端の有無を調べる第６工程Ｐ６
と、全ての電源開放端のレイアウト情報を抽出する第７
工程Ｐ７と、電源開放端を所望のチップレベル電源配線
に接続するための修正レイアウト情報を生成する第８工
程Ｐ８とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路
（以下、ＬＳＩとする）のレイアウト設計方法に関し、
特に機能マクロを搭載し、多層配線構造を有するＬＳＩ
の電源配線パターンを設計するレイアウト設計方法に関
する。

【０００２】

【従来の技術】ＬＳＩに用いる機能マクロの電源接続構
造は、図２０（ａ），（ｂ）に示す様に最下層の配線層
に形成されたマクロ内ＶDD配線２１１〜２１５，４１１
〜４１５とマクロ内ＧＮＤ配線２０１〜２０５，４０１
〜４０５、及び上層（例えば第４層）の配線層に形成さ
れるＶDD接続端２１，２３，４２，４４とＧＮＤ接続端
２２，２４，４１，４３で構成されている。従って、チ
ップ上に機能マクロ２０を配置する際、ＶDD接続端２
１，２３とＧＮＤ接続端２２，２４が、チップレベルＶ
DD配線或いはＧＮＤ配線と直交するようにしておけば、
チップレイアウト時に機能マクロ２０の上方を通過する
例えば第５層の配線層で形成されたチップレベルＶDD配
線とＶDD接続端２１，２３、或いはチップレベルＧＮＤ
配線とＧＮＤ接続端２２，２４とが必ず交差するので、
交差した箇所に接続孔を発生させて電源供給を行うこと
ができる様に作られている。ところが、図２１の様に機
能マクロ２０を９０度回転させてチップ３００上に配置
したときに、機能マクロ２０の電源接続端の中にＶDD接
続端２３やＧＮＤ接続端２２，２４のような未接続電源
接続端が発生し、十分な電源供給ができなくなるという
問題を抱えている。

【０００３】機能マクロを回転配置した際、機能マクロ
の電源接続端に未接続電源接続端を発生させない技術と
して特開２００１−３３８９８２号公報（以下、公知例
とする）が知られている。この公知例を図２２を用いて
説明する。機能マクロ４６０は、第１配線層のＶDD配線
（１Ｖ）とＧＮＤ配線（１Ｇ）、及び第４配線層のＶDD
接続端（４Ｖ）とＧＮＤ接続端（４Ｇ）とで構成された
電源接続構造を有している。又、第４配線層のＶDD接続
端（４Ｖ）とＧＮＤ接続端（４Ｇ）を夫々複数有し、こ
れらを当該機能マクロ４６０の領域上に敷き詰めた構造
となっている。更に、第４配線層のＶDD接続端（４Ｖ）
とＧＮＤ接続端（４Ｇ）を交互に配置することで、この
機能マクロ４６０を図２３の様にチップ上に正立して配
置させたときも、図２４の様に９０度回転して配置させ
たときにも、チップ側からの電源供給を十分取ることが
できるようにしている。

【０００４】次に、この電源接続構造を有する機能マク
ロ４６０が搭載されたＬＳＩで、チップレベル電源配線
と機能マクロの電源接続端が接続されるまでの処理フロ
ーを図２５を用いて説明する。まず、ステップＡ１で回
路接続情報に基づいて機能マクロを含む所定の素子の配
置を行い、次にステップＡ２でチップレベル電源配線幅
及びピッチを記述したルールに基づいて機能マクロの電
源接続端を形成する配線層よりも上層の配線層でチップ
レベル電源配線を施す。次に、ステップＡ３で互いに同
電位のチップレベル電源配線と機能マクロの電源接続端
とが交差する同電位交差部を抽出し、ステップＡ４でこ
の同電位交差部に接続孔を生成することにより、互いに
同電位のチップレベル電源配線と機能マクロの電源接続
端の接続が行われる。

【０００５】

【発明が解決しようとする課題】しかし、上記公知例の
ような機能マクロの電源接続構造では、チップからの電
源供給を十分に確保するため、図２２の様に機能マクロ
全体に第４配線層のＶDD接続端（４Ｖ）とＧＮＤ接続端
（４Ｇ）を敷き詰めている。その為、第４配線層におけ
る信号配線に対する配線リソースが減少して配線効率の
低下を招き、結果として機能マクロのサイズが増大して
しまう。

【０００６】又、図２２のような電源接続構造を有する
機能マクロのＶDD接続端（４Ｖ）とＧＮＤ接続端（４
Ｇ）のサイズと間隔を決定する際に、異なるチップレベ
ル電源配線構造を持つ全てのチップには対応させること
ができないという問題も有る。

【０００７】具体的には、例えば機能マクロ４６０の電
源接続端（４Ｖ、４Ｇ）の形状を正方形とし、図２３，
２４のようにチップレベル電源配線（５Ｖ、５Ｇ）が機
能マクロ４６０の電源接続端（４Ｖ、４Ｇ）上を接続孔
を形成できる重なり量を持って少なくとも１本通過する
ためには、両者の間に図２６で示すような条件を満たす
必要が有る。すなわち、機能マクロ内部の電源接続端の
一辺の長さと電源接続端間間隔をそれぞれＷ，ｄとし、
チップレベル電源配線の幅と配線間間隔をそれぞれｂ，
ａとした場合、Ｗ＝２ａ＋２ｂ、ｄ＝ｂ／２となる条件
である。その為、異なるチップレベル電源配線構造を持
つ全てのチップに対して、上記条件を満たすような機能
マクロの電源接続端（４Ｖ、４Ｇ）のサイズと間隔を決
定することは不可能である。

【０００８】このため、通常はチップレベル電源配線の
配線幅と間隔を標準化しておき、機能マクロの電源接続
構造（接続端のサイズと接続端間間隔）をこの標準化さ
れたチップレベル電源配線の配線幅と間隔に基づいて決
定している。こうすることにより、全ての機能マクロの
電源端子をチップレベル電源配線と接続することができ
るようになる。しかし、標準化されたチップレベル電源
配線が任意のチップの消費電力に対応できるためには配
線幅を広くする必要が有るため、消費電力が大きくない
チップでは過剰なチップレベル電源配線となってしま
い、チップの信号配線に対する配線リソースを減少さ
せ、配線効率の低下を招き、チップサイズを増大させる
という問題が生じる。

【０００９】本発明は上記問題点に鑑みてなされたもの
で、機能マクロの電源接続構造に関わらず、機能マクロ
を回転配置してもマクロ内電源接続端とチップレベル電
源配線との接続を可能としたＬＳＩのレイアウト設計方
法を提供するものである。

【００１０】

【課題を解決するための手段】その為、本発明によるＬ
ＳＩのレイアウト設計方法は、回路接続情報に基づい
て、所望の電源配線に接続するためのマクロ内電源接続
端を第１配線層に備えた機能マクロを含む所定の素子パ
ターンをチップ領域上の所定位置に配置する第１工程
と、前記第１配線層よりも上層に所定の層間絶縁膜を介
して形成される第２配線層を用いて各電位の電源をチッ
プ全体に供給するチップレベル電源配線のパターンを設
計し、第１電源配線レイアウト情報を生成する第２工程
と、互いに同電位の前記マクロ内電源接続端と前記チッ
プレベル電源配線とが重なり、且つその重なり量が所定
量より大きい同電位電源接続端及び同電位電源配線の有
無を調べる第３工程と、前記同電位電源接続端及び前記
同電位電源配線が有る場合に、各々のレイアウト情報を
抽出する第４工程と、互いに重なっている前記同電位電
源接続端と前記同電位電源配線とを接続する接続孔を前
記層間絶縁膜の所定位置に形成するための第１接続孔レ
イアウト情報を生成する第５工程と、前記マクロ内電源
接続端の中で、いずれの前記チップレベル電源配線とも
接続されていない電源開放端の有無を調べる第６工程
と、前記電源開放端が有る場合に、全ての前記電源開放
端のレイアウト情報を抽出する第７工程と、前記電源開
放端のレイアウト情報及び前記第１電源配線レイアウト
情報に基づいて、前記電源開放端を所望の電位の前記チ
ップレベル電源配線に接続するための修正レイアウト情
報を生成する第８工程と、を含むことを特徴とする。

【００１１】このとき、前記第８工程は、全ての前記電
源開放端を、前記層間絶縁膜を介して当該電源開放端を
接続すべき電位と異なる電位の前記チップレベル電源配
線である妨害配線により当該前記電源開放端が所定面積
以上覆われている第１電源開放端とその他の第２電源開
放端に区分する第１ステップと、前記第１電源開放端に
対する前記妨害配線の重なり解消処理を施す第２ステッ
プと、前記第１電源開放端を所望の電位の前記チップレ
ベル電源配線に接続するための第１修正レイアウト情報
を生成する第３ステップと、前記第２電源開放端を所望
の電位の前記チップレベル電源配線に接続するための第
２修正レイアウト情報を生成する第４ステップと、を含
む構成とすることができる。

【００１２】又、前記第２ステップは、前記第１電源開
放端を覆う前記妨害配線のレイアウト情報を抽出するサ
ブステップと、前記妨害配線パターンを削除するサブス
テップとを含み、前記第３ステップは、前記第１電源開
放端を接続すべき電位を第１電位、前記妨害配線の電位
を第２電位として、前記妨害配線パターンを削除した跡
に、当該前記第１電源開放端との重なり量が前記所定量
以上の重なり部を有し且つ電位が前記第１電位である第
１修正電源配線を前記第２配線層に設けるための第１電
源修正レイアウト情報を生成するサブステップと、前記
第２電位の第２修正電源配線及び第３修正電源配線を前
記第２配線層に追加する第２電源修正レイアウト情報を
生成するサブステップと、前記第１電源開放端と前記第
１修正電源配線とを接続する接続孔を前記層間絶縁膜の
所定位置に形成するための第２接続孔レイアウト情報を
生成するサブステップとを含み、前記第１修正レイアウ
ト情報が、前記第１電源修正レイアウト情報、前記第２
電源修正レイアウト情報、及び前記第２接続孔レイアウ
ト情報を含む構成としてもよい。このとき、前記第２修
正電源配線と前記第３修正電源配線は、前記第１修正電
源配線を挟む位置に設けるのが好ましい。

【００１３】又、前記第２ステップは、前記第１電源開
放端を覆う前記妨害配線のレイアウト情報を抽出するサ
ブステップと、前記妨害配線パターンが配置されている
第１配線グリッドを抽出するサブステップと、前記妨害
配線パターンを削除するサブステップとを含み、前記第
３ステップは、前記第１電源開放端を接続すべき電位を
第１電位、前記妨害配線の電位を第２電位として、電位
が前記第１電位で且つ前記第１電源開放端との重なり量
が前記所定量以上である重なり部を有する第１修正電源
配線のパターンを前記第１配線グリッド上に配置して第
１電源修正レイアウト情報を生成するサブステップと、
前記第２電位の第２修正電源配線のパターンを、前記第
１配線グリッドの両側に隣接する第２及び第３配線グリ
ッド上に配置して第２電源修正レイアウト情報を生成す
るサブステップと、前記第１電源開放端と前記第１修正
電源配線とを接続する接続孔を前記層間絶縁膜の所定位
置に形成するための第２接続孔レイアウト情報を生成す
るサブステップとを含み、前記第１修正レイアウト情報
が、前記第１電源修正レイアウト情報、前記第２電源修
正レイアウト情報及び前記第２接続孔レイアウト情報を
含む構成としてもよい。

【００１４】又、前記第２ステップは、前記第１電源開
放端の上を配線禁止領域とする配線禁止領域情報を生成
するサブステップと、前記配線禁止領域情報を追加して
前記第２配線層の再レイアウトを実施し、第２電源配線
レイアウト情報を生成するサブステップと、前記配線禁
止領域情報を削除するサブステップとを含み、前記第３
ステップは、前記第１電源開放端を接続すべき電位を第
１電位、前記妨害配線の電位を第２電位として、前記第
１電位のチップレベル電源配線であって、且つ前記第１
電源開放端と最短距離の位置にある修正直近電源配線を
抽出するサブステップと、前記第１電源開放端との重な
り量が前記所定量以上になる重なり部を有する第２引出
配線を前記修正直近電源配線に追加する第２引出配線追
加レイアウト情報を生成するサブステップと、前記第１
電源開放端と前記第２引出配線とを接続する接続孔を前
記層間絶縁膜の所定位置に形成するための第４接続孔レ
イアウト情報を生成するサブステップとを含み、前記第
１修正レイアウト情報が、前記第２引出配線追加レイア
ウト情報及び前記第４接続孔レイアウト情報を含む構成
とすることができる。

【００１５】又、前記第４ステップは、前記第２電源開
放端の各々について、前記第２電源開放端と同電位の前
記チップレベル電源配線であって、且つ当該第２電源開
放端と最短距離の位置にある直近電源配線を探索し、該
直近電源配線のレイアウト情報を抽出する第４１サブス
テップと、前記第２電源開放端との重なり量が前記所定
量以上になる重なり部を有する第１引出配線を当該第２
電源開放端に対応する前記直近電源配線に追加する第１
引出配線追加レイアウト情報を生成する第４２サブステ
ップと、前記第２電源開放端と対応する前記第１引出配
線とを接続する接続孔を形成する第３接続孔レイアウト
情報を生成する第４３サブステップとを含み、前記第２
修正レイアウト情報が、前記第１引出配線追加レイアウ
ト情報及び前記第３接続孔レイアウト情報を含む構成と
することができる。

【００１６】更に、前記第４２サブステップは、前記第
２電源開放端のレイアウト情報、並びに予め定められた
単位引出配線幅及び単位引出配線間間隔に関する情報を
用いて各第２電源開放端毎の単位引出配線本数を決定す
る第１処理と、各前記第２電源開放端について、当該第
２電源開放端との重なり量が前記所定量以上になる重な
り部を有する単位引出配線を前記第１処理で決定された
本数だけ前記当該第２電源開放端に対応する前記直近電
源配線に追加する単位引出配線追加レイアウト情報を生
成する第２処理とを含み、前記第４３サブステップは、
各前記第２電源開放端と対応する前記単位引出配線とを
接続する接続孔を形成する第５接続孔レイアウト情報を
生成し、前記第２修正レイアウト情報が、前記第単位引
出配線追加レイアウト情報及び前記第５接続孔レイアウ
ト情報を含む構成とすることができる。

【００１７】又、本発明による他のＬＳＩのレイアウト
設計方法は、回路接続情報に基づいて所望の電源配線に
接続するためのマクロ内電源接続端を第１配線層に備え
た機能マクロを含む所定の素子パターンをチップ領域上
の所定位置に配置する第１工程と、前記第１配線層より
も上層に所定の層間絶縁膜を介して形成される第２配線
層を用いて各電位の電源をチップ全体に供給するチップ
レベル電源配線のパターンを設計し、第１電源配線レイ
アウト情報を生成する第２工程と、前記マクロ内電源接
続端の中で、前記層間絶縁膜を介して当該電源開放端を
接続すべき電位と異なる電位の前記チップレベル電源配
線である妨害配線により当該前記電源開放端が所定面積
以上覆われている第１電源開放端の有無を調べる第１１
工程と、前記第１電源開放端が有る場合に、全ての前記
第１電源開放端のレイアウト情報を抽出する第１２工程
と、前記第１電源開放端の上を配線禁止領域とする配線
禁止領域情報を生成する第１３工程と、前記配線禁止領
域情報を追加して前記第２配線層の再レイアウトを実施
し、第２電源配線レイアウト情報を生成する第１４工程
と、前記配線禁止領域情報を削除する第１５工程と、前
記第１電源開放端が無いことが確認された後で、互いに
同電位の前記マクロ内電源接続端と前記チップレベル電
源配線とが重なり、且つその重なり量が所定量より大き
い同電位電源接続端及び同電位電源配線の有無を調べる
第３工程と、前記同電位電源接続端及び前記同電位電源
配線が有る場合に、各々のレイアウト情報を抽出する第
４工程と、互いに重なっている前記同電位電源接続端と
前記同電位電源配線とを接続する接続孔を前記層間絶縁
膜の所定位置に形成するための第１接続孔レイアウト情
報を生成する第５工程と、いずれの前記チップレベル電
源配線とも接続されていない第２電源開放端の有無を調
べる第１６工程と、前記第２電源開放端が有る場合に、
全ての前記第２電源開放端のレイアウト情報を抽出する
第１７工程と、前記第２電源開放端のレイアウト情報及
び前記第２電源配線レイアウト情報に基づいて、前記第
２電源開放端を所望の電位の前記チップレベル電源配線
に接続するための修正レイアウト情報を生成する第１８
工程と、を含むことを特徴とする。

【００１８】このとき、前記第１８工程は、前記チップ
レベル電源配線の中で、各前記第２電源開放端と同電位
で且つ当該第２電源開放端と最短距離の位置にある直近
電源配線を探索し、該直近電源配線のレイアウト情報を
抽出する第１８１ステップと、各前記第２電源開放端に
ついて、当該第２電源開放端との重なり量が前記所定量
以上になる重なり部を有する引出配線を当該第２電源開
放端に対応する前記直近電源配線に追加する引出配線追
加レイアウト情報を生成する第１８２ステップと、各前
記引出配線と対応する前記第２電源開放端とを接続する
接続孔を形成する第４接続孔レイアウト情報を生成する
第１８３ステップと、を含む構成とすることができる。

【００１９】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００２０】尚、以下の説明は本発明の特徴部分である
マクロ内電源接続端とチップレベル電源配線との接続方
法のみについて行う。他の素子への電源供給配線や信号
配線のレイアウト設計については、現在一般的に使用さ
れている公知の技術を用いればよいので、それらについ
ての説明は全て省略する。

【００２１】図１は、本発明のＬＳＩのレイアウト設計
方法の一実施形態を示す概略フローチャートであり、図
２は図１の第８工程Ｐ８の詳細フローチャートである。
又、図３は図２の第２ステップＳ２と第３ステップＳ３
の一例の詳細フローチャートであり、図４は図２の第４
ステップＳ４の一例の詳細フローチャートである。以
下、図１〜４を適宜参照して説明する。

【００２２】本実施形態のＬＳＩのレイアウト設計方法
は、回路接続情報に基づいて、所望の電源配線に接続す
るためのマクロ内電源接続端を第１配線層に備えた機能
マクロを含む所定の素子パターンをチップ領域上の所定
位置に配置する第１工程Ｐ１と、第１配線層よりも上層
に所定の層間絶縁膜を介して形成される第２配線層を用
いて各電位の電源をチップ全体に供給するチップレベル
電源配線のパターンを設計し、第１電源配線レイアウト
情報を生成する第２工程Ｐ２と、互いに同電位のマクロ
内電源接続端とチップレベル電源配線とが重なり、且つ
その重なり量が所定量より大きい同電位電源接続端及び
同電位電源配線の有無を調べる第３工程Ｐ３と、同電位
電源接続端及び同電位電源配線が有る場合に、各々のレ
イアウト情報を抽出する第４工程Ｐ４と、互いに重なっ
ている同電位電源接続端と同電位電源配線とを接続する
接続孔を層間絶縁膜の所定位置に形成するための第１接
続孔レイアウト情報を生成する第５工程Ｐ５と、マクロ
内電源接続端の中で、いずれのチップレベル電源配線と
も接続されていない電源開放端の有無を調べる第６工程
Ｐ６と、電源開放端が有る場合に、全ての電源開放端の
レイアウト情報を抽出する第７工程Ｐ７と、電源開放端
のレイアウト情報及び第１電源配線レイアウト情報に基
づいて、電源開放端を所望の電位のチップレベル電源配
線に接続するための修正レイアウト情報を生成する第８
工程Ｐ８と、を含み構成される。

【００２３】又、第８工程Ｐ８は、全ての電源開放端
を、層間絶縁膜を介して当該電源開放端を接続すべき電
位と異なる電位のチップレベル電源配線である妨害配線
により当該電源開放端が所定面積以上覆われている第１
電源開放端とその他の第２電源開放端に区分する第１ス
テップＳ１と、第１電源開放端に対する妨害配線の重な
り解消処理を施す第２ステップＳ２と、第１電源開放端
を所望の電位のチップレベル電源配線に接続するための
第１修正レイアウト情報を生成する第３ステップＳ３
と、第２電源開放端を所望の電位のチップレベル電源配
線に接続するための第２修正レイアウト情報を生成する
第４ステップＳ４と、を含み構成される。

【００２４】更に、第２ステップＳ２は、第１電源開放
端を覆う妨害配線のレイアウト情報を抽出するサブステ
ップＳ２０１と、妨害配線パターンを削除するサブステ
ップＳ２０２とを含み、第３ステップＳ３は、第１電源
開放端を接続すべき電位を第１電位、妨害配線の電位を
第２電位として、妨害配線パターンを削除した跡に、当
該第１電源開放端との重なり量が所定量以上の重なり部
を有し且つ電位が第１電位である第１修正電源配線を第
２配線層に設けるための第１電源修正レイアウト情報を
生成するサブステップＳ３０１と、第２電位の第２修正
電源配線を第２配線層に追加する第２電源修正レイアウ
ト情報を生成するサブステップＳ３０２と、第１電源開
放端と第１修正電源配線とを接続する接続孔を層間絶縁
膜の所定位置に形成するための第２接続孔レイアウト情
報を生成するサブステップＳ３０３とを含み、第４ステ
ップＳ４は、チップレベル電源配線の中で、各第２電源
開放端と同電位で且つ当該第２電源開放端と最短距離の
位置にある直近電源配線を探索し、該直近電源配線のレ
イアウト情報を抽出する第４１サブステップＳ４１と、
各第２電源開放端について、当該第２電源開放端との重
なり量が所定量以上になる重なり部を有する第１引出配
線を当該第２電源開放端に対応する直近電源配線に追加
する第１引出配線追加レイアウト情報を生成する第４２
サブステップＳ４２と、各引出配線と対応する第２電源
開放端とを接続する接続孔を形成する第４接続孔レイア
ウト情報を生成する第４３サブステップＳ４３とを含み
構成されている。

【００２５】尚、第８工程Ｐ８で生成される修正レイア
ウト情報には、妨害配線パターンの削除情報、第１修正
レイアウト情報及び第２修正レイアウト情報が含まれ
る。又、第１修正レイアウト情報には、第１電源修正レ
イアウト情報，第２電源修正レイアウト情報及び第２接
続孔レイアウト情報が含まれ、第２修正レイアウト情報
には、第１引出配線追加レイアウト情報及び第４接続孔
レイアウト情報が含まれている。

【００２６】次に、本実施形態の動作を、図２０（ａ）
に示すような機能マクロ２０をチップ１上に搭載するＬ
ＳＩを例として説明する。尚、以下ではマクロ内電源接
続端が形成される第１配線層を例えば第４層のアルミニ
ウム配線層（以下、単に第４Ａｌとする）とし、チップ
レベル電源配線が形成される第２配線層を第５層のアル
ミニウム配線層（以下、単に第５Ａｌとする）として説
明する。又、チップレベル電源配線は高電位側電源配線
（以下、ＶDD配線とする）及び低電位側電源配線（以
下、ＧＮＤ配線とする）からなり、マクロ内電源接続端
は高電位側電源接続端（以下、ＶDD接続端とする）及び
低電位側電源接続端（以下、ＧＮＤ接続端とする）から
なるものとする。又、チップ１の形状は矩形で互いに直
交する第１及び第２の辺の方向を、それぞれＸ方向及び
Ｙ方向としたとき、チップレベル電源配線は、環状配線
の中にＸ方向に平行に配置されるものとする。又、図５
〜９は、本実施形態を説明するための主な設計ステップ
におけるチップ１の関連する概略パターンを模式的に示
す平面図である。但し、図６〜９については煩瑣を避け
て分かり易くするため図５の機能マクロ２０の領域部の
みを図示している。又、図８では（ａ）のＡ部を拡大し
て（ｂ）に示し、図９では（ａ）のＢ１，Ｂ２部をそれ
ぞれ拡大して（ｂ），（ｃ）に示している。

【００２７】まず、第１工程Ｐ１で、図示されていない
回路接続情報に基づき機能マクロ２０を他の素子パター
ン（図示せず）と共に図５のようにチップ１上の所定の
位置に配置する。

【００２８】次に、第２工程Ｐ２で、図５のように第５
Ａｌを用いて環状ＧＮＤ配線６、この環状ＧＮＤ配線６
の中にＸ方向に平行に設けられるＧＮＤ配線１１，１
３，１５，１７、並びに他の配線層（通常は第２配線層
である第５Ａｌよりも更に上層の配線層）で形成される
環状ＶDD配線７の中にＸ方向に平行に設けられるＶDD配
線１２，１４，１６，１８をチップ１上に配線し、第１
電源配線レイアウト情報を生成する。尚、環状ＧＮＤ配
線６及び環状ＶDD配線７については、これらに限定され
るものでなく、双方を第５Ａｌ或いは他の配線層で形成
してもよい。

【００２９】次に、第３工程Ｐ３で、第２工程Ｐ２で配
線されたチップレベル電源配線において、互いに同電位
なチップレベル電源配線とマクロ内電源接続端とが重な
り部を有し、且つその重なり量が所定量より大きい同電
位電源配線と同電位電源接続端の有無を調べ、該当する
同電位電源配線と同電位電源接続端が有る場合は、第４
工程Ｐ４で全ての同電位電源配線と同電位電源接続端の
レイアウト情報を抽出する。尚、重なり部の所定量は、
例えば重なり部に同電位電源配線と同電位電源接続端を
接続する接続孔を形成する領域を確保できるように定め
ておけばよい。例えば図５の例では、第５ＡｌのＶDD配
線１２と機能マクロのＶDD接続端２１とを、それぞれ同
電位電源配線と同電位電源接続端として抽出する（図
５）。

【００３０】次に、第５工程Ｐ５で、第５ＡｌのＶDD配
線１２と機能マクロのＶDD接続端２１との重なり部の層
間絶縁膜（図示せず）に、これらを接続する接続孔５１
を形成するための第１接続孔レイアウト情報を生成する
（図６）。

【００３１】次に、第６工程Ｐ６で、いずれのチップレ
ベル電源配線とも接続されていないマクロ内電源接続端
である電源開放端の有無を調べる。そして、電源開放端
が有る場合は、第７工程Ｐ７で全ての電源開放端のレイ
アウト情報を抽出する。チップ１の場合は、ＧＮＤ接続
端２２，２４，及びＶDD接続端２３が電源開放端となっ
ており、これらのレイアウト情報が抽出される（図
６）。

【００３２】次に、第８工程Ｐ８で、これらの電源開放
端のレイアウト情報及び第１電源配線レイアウト情報を
用いて、各電源開放端を所望の電位のチップレベル電源
配線に接続する修正レイアウト情報を生成する。具体的
には、第１ステップＳ１で全ての電源開放端を、層間絶
縁膜を介して当該電源開放端を接続すべき電位と異なる
電位のチップレベル電源配線である妨害配線により当該
電源開放端が所定面積以上覆われている第１電源開放端
とその他の第２電源開放端に区分する。チップ１では、
ＧＮＤ接続端２２がＶDD配線１４に覆われた第１電源開
放端であり、ＶDD接続端２３及びＧＮＤ接続端２４が第
２電源開放端である（図６）。

【００３３】次に、第２ステップでＧＮＤ接続端２２の
重なり解消処理を施す。具体的には、サブステップＳ２
０１で、ＧＮＤ接続端２２を覆う妨害配線であるＶDD配
線１４のレイアウト情報を抽出し、サブステップＳ２０
２で、ＶDD配線１４のパターンを削除する（図７）。

【００３４】次に、第３ステップＳ３で、ＧＮＤ接続端
２２をＧＮＤ電位のチップレベル電源配線に接続するた
めの第１修正レイアウト情報を生成する。具体的には、
サブステップＳ３０１で、ＶDD配線１４のパターンを削
除した跡に、ＧＮＤ接続端２２との重なり量が所定量以
上の重なり部を有し且つ電位がＧＮＤ電位であるＧＮＤ
配線６１を第１修正電源配線として第５Ａｌに設けるた
めの第１電源修正レイアウト情報を生成する。次に、サ
ブステップＳ３０２でＶDD電位のＶDD配線６３，６４を
第２修正電源配線として第５Ａｌに設けるための第２電
源修正レイアウト情報を生成し、サブステップＳ３０３
で、ＧＮＤ接続端２２とＧＮＤ配線６１とを接続する接
続孔５２を層間絶縁膜の所定位置に形成するための第２
接続孔レイアウト情報を生成する（図８）。尚、ＶDD配
線６３，６４は、ＧＮＤ配線６１をＹ方向から挟む位置
に配置する。第１修正レイアウト情報には、前述した、
第１電源修正レイアウト情報、第２電源修正レイアウト
情報、及び第２接続孔レイアウト情報が含まれる。

【００３５】次に、第４ステップＳ４で、第２電源開放
端を所望の電位のチップレベル電源配線に接続するため
の第２修正レイアウト情報を生成する。詳細には、まず
第４１サブステップＳ４１において、チップ１の第２電
源開放端であるＶDD接続端２３及びＧＮＤ接続端２４に
ついて、ＶDD配線１６及びＧＮＤ配線１７をそれぞれの
直近電源配線として探索し、これらのレイアウト情報を
抽出する。次に第４２サブステップＳ４２で、ＶDD接続
端２３との重なり量が所定量以上になる重なり部を有し
且つこのＶDD接続端２３に対応する直近電源配線である
ＶDD配線１６と接続する第１引出配線８１、及びＧＮＤ
接続端２４との重なり量が所定量以上になる重なり部を
有し且つこのＧＮＤ接続端２４に対応する直近電源配線
であるＧＮＤ配線１７と接続する第１引出配線８２の第
１引出配線追加レイアウト情報を生成する。次に、第４
３サブステップＳ４３で、第１引出配線８１とＶDD接続
端２３とを接続する接続孔５３、及び第１引出配線８２
とＧＮＤ接続端２４とを接続する接続孔５４を含む接続
孔を形成する第３接続孔レイアウト情報を生成する（図
９）。第２修正レイアウト情報には、前述した第１引出
配線追加レイアウト情報及び第３接続孔レイアウト情報
が含まれる。

【００３６】又、第８工程Ｐ８における修正レイアウト
情報には、妨害配線であるＶDD配線１４のレイアウト情
報の削除情報、第１修正レイアウト情報及び第２修正レ
イアウト情報を含まれる。

【００３７】尚、上記実施形態では、重なり解消処理
を、ＧＮＤ接続端２２の上をＶDD配線１４が覆い妨害配
線となった例について説明したが、ＶDD接続端の上をＧ
ＮＤ配線が覆った場合についても、同様にして重なり解
消処理を施すことができることは明らかであり、詳細な
説明は省略する。

【００３８】以上説明した通り、本実施形態のレイアウ
ト設計方法により、機能マクロの電源接続構造にとらわ
れること無く、チップ上に機能マクロを９０度回転させ
て配置しても、機能マクロの電源接続端を全て所望のチ
ップレベル電源配線に接続することができるので、十分
な電源供給が可能となる。

【００３９】従って、機能マクロの電源接続構造に例え
ば図２２のような特別な構造を用いる必要がないので機
能マクロ内の配線性を低下させることがなく、機能マク
ロのサイズの増大を抑制できる。

【００４０】更に、本実施形態のレイアウト設計方法に
よれば、機能マクロの電源接続構造とチップの電源配線
構造とを独立に決定しても、各マクロ内電源接続端を全
て所望のチップレベル電源配線に接続できるので、機能
マクロの電源接続構造に対する設計自由度が高まり、機
能マクロの消費電力に応じた最適な電源接続構造を採用
することができる。すなわち、機能マクロの消費電力が
小さければ、マクロ内電源接続端のサイズを小さくした
り、数を減らしたりすることができるので、機能マクロ
内の配線性が向上する。

【００４１】次に、図２に示す第８工程Ｐ８の第２ステ
ップＳ２と第３ステップＳ３の第１変形例について説明
する。図１０は、第２ステップＳ２と第３ステップＳ３
の第１変形例の詳細フローチャートである。ＣＡＤ（Co
mputer Aided Design ）装置による自動レイアウト設計
では、通常各パターンがチップ領域上に仮想的に所定の
ピッチで設定されるグリッド（格子）上に配置される。
この第１変形例は、少なくともチップレベル電源配線が
配線グリッド上に配置されている場合を想定している。
図１０を参照すると、この第１変形例の第２ステップＳ
２は、第１電源開放端を覆う前記妨害配線のレイアウト
情報を抽出するサブステップＳ２１１と、妨害配線パタ
ーンが配置されている第１配線グリッドを抽出するサブ
ステップＳ２１２と、妨害配線パターンを削除するサブ
ステップＳ２１３とを含み、第３ステップＳ３は、第１
電源開放端を接続すべき電位を第１電位、妨害配線の電
位を第２電位として、電位が前記第１電位で且つ第１電
源開放端との重なり量が所定量以上である重なり部を有
する第１修正電源配線のパターンを第１配線グリッド上
に配置して第１電源修正レイアウト情報を生成するサブ
ステップ３１１と、第２電位の第２修正電源配線のパタ
ーンを、第１配線グリッドの両側に隣接する第２及び第
３配線グリッド上に配置して第２電源修正レイアウト情
報を生成するサブステップ３１２と、第１電源開放端と
第１修正電源配線とを接続する接続孔を前記層間絶縁膜
の所定位置に形成するための第２接続孔レイアウト情報
を生成するサブステップ３１３とを含み構成されてい
る。

【００４２】この第１変形例の動作は、チップ１を例に
すると、まずサブステップＳ２１１で、サブステップ２
０１と同様、ＧＮＤ接続端２２を覆う妨害配線であるＶ
DD配線１４のレイアウト情報を抽出する。次に、サブス
テップＳ２１２で、ＶDD配線１４のパターンが配置され
ているＸ方向の第１グリッド７１を抽出し、サブステッ
プＳ２１３で、ＶDD配線１４のパターンを削除する（図
７）。

【００４３】次に、サブステップ３１１で、ＧＮＤ電位
の第１修正電源配線であるＧＮＤ配線６１のパターンを
第１グリッド７１上に配置して第１電源修正レイアウト
情報を生成する。次に、サブステップ３１２で、ＶDD電
位の第２修正電源配線であるＶDD配線６３，６４のパタ
ーンを、第１グリッド７１の両側に隣接する第２グリッ
ド７２及び第３グリッド７３上に配置して第２電源修正
レイアウト情報を生成する。次に、サブステップ３１３
で、ＧＮＤ接続端２２とＧＮＤ配線６１とを接続する接
続孔５２を層間絶縁膜の所定位置に形成するための第２
接続孔レイアウト情報を生成する（図８）。

【００４４】次に、図２に示す第８工程Ｐ８の第２ステ
ップＳ２と第３ステップＳ３の第２変形例について説明
する。図１１は、第２ステップＳ２と第３ステップＳ３
の第２変形例の詳細フローチャートである。図１１を参
照すると、この第２変形例の第２ステップＳ２は、第１
電源開放端の上を配線禁止領域とする配線禁止領域情報
を生成するサブステップＳ２２１と、配線禁止領域情報
を追加して第２配線層の再レイアウトを実施し、第２電
源配線レイアウト情報を生成するサブステップＳ２２２
と、配線禁止領域情報を削除するサブステップＳ２２３
とを含み、第３ステップは、第１電源開放端を接続すべ
き電位を第１電位、妨害配線の電位を第２電位として、
第１電位のチップレベル電源配線であって、且つ第１電
源開放端と最短距離の位置にある修正直近電源配線を第
２電源配線レイアウト情報から抽出するサブステップＳ
３２１と、第１電源開放端との重なり量が所定量以上に
なる重なり部を有する第２引出配線を修正直近電源配線
に追加する第２引出配線追加レイアウト情報を生成する
サブステップＳ３２２と、第１電源開放端と第２引出配
線とを接続する接続孔を層間絶縁膜の所定位置に形成す
るための第４接続孔レイアウト情報を生成するサブステ
ップＳ３２３とを含み構成されている。

【００４５】次に、この第２変形例の動作を説明する。
第２変形例の動作の説明は、図２０（ｂ）に示すような
機能マクロ４０をチップ５上に搭載するＬＳＩを例とし
て説明する。尚、機能マクロ４０についても、マクロ内
電源接続端が形成される第１配線層を第４Ａｌとし、チ
ップレベル電源配線が形成される第２配線層を第５Ａｌ
として説明する。又、チップレベル電源配線はＶDD配線
及びＧＮＤ配線からなり、マクロ内電源接続端はＶDD接
続端４２，４４及びＧＮＤ接続端４１，４３からなるも
のとする。又、チップ５の形状は矩形で互いに直交する
第１及び第２の辺の方向を、それぞれＸ方向及びＹ方向
としたとき、チップレベル電源配線は、環状配線の中に
Ｘ方向に平行に配置されるものとする。図１２〜１４は
第２変形例の動作を説明するための主な設計ステップに
おけるチップ５の関連する概略パターンを模式的に示す
平面図である。但し、図１３，１４については煩瑣を避
けて分かり易くするため、図１２の機能マクロ４０の領
域部のみを図示している。又、図１４では、（ａ）のＣ
１，Ｃ２，Ｃ３部をそれぞれ拡大して（ｂ），（ｃ），
（ｄ）に示している。

【００４６】チップ５の例においても、第１工程Ｐ１〜
第７工程Ｐ７、第８工程Ｐ８の第１ステップＳ１及び第
４ステップＳ４については、上記実施形態のチップ１と
同様に処理できるので、その部分の説明は省略し、第２
ステップＳ２及び第３ステップＳ３についてのみ説明す
る。尚、チップ５の例では、ＧＮＤ配線３４，ＶDD接続
端４２，並びにＧＮＤ接続端４３及びＶDD接続端４４
が、それぞれ妨害配線，妨害配線に覆われた第１電源開
放端，並びに第２電源開放端となっている。

【００４７】図１１〜図１４を参照すると、まずサブス
テップＳ２２１で、妨害配線であるＧＮＤ配線３４に覆
われたＶDD接続端４２の上を配線禁止領域とする第１配
線禁止情報を生成する。次に、サブステップＳ２２２
で、第１配線禁止情報を追加して第５Ａｌの再レイアウ
トを実施し、第２電源配線レイアウト情報を生成し、サ
ブステップＳ２２３で、第１配線禁止情報を削除する
（図１２，１３）。尚、サブステップＳ２２２における
再レイアウト時に、妨害配線であるＧＮＤ配線３４以外
のＶDD配線３１，３３，３５，３７及びＧＮＤ配線３
２，３６，３８のパターン及び位置に関する第１電源配
線レイアウト情報に含まれる内容を保持するようにして
おけば、第２電源配線レイアウト情報は、第１電源配線
レイアウト情報からＧＮＤ配線３４のレイアウト情報が
削除されると共にＧＮＤ配線３４を配線グリッドに合わ
せてＶDD接続端４２を覆わない位置まで移動させた例え
ばＧＮＤ配線３４ａのレイアウト情報が追加されたもの
となる。

【００４８】次に、サブステップ３２１で、ＶDD接続端
４２に対応する修正直近電源配線として第２電源配線レ
イアウト情報の中からＶDD配線３３のレイアウト情報を
抽出し、サブステップ３２２で、ＶDD接続端４２との重
なり量が所定量以上になる重なり部を有する第２引出配
線８５をＶDD接続端４２に対応する修正直近電源配線で
あるＶDD配線３３に追加する第２引出配線追加レイアウ
ト情報を生成する（図１４）。次に、サブステップ３２
３で、ＶDD接続端４２と第２引出配線８５とを接続する
接続孔５７を層間絶縁膜の所定位置に形成するための第
４接続孔レイアウト情報を生成する（図１４）。

【００４９】尚、チップ５の例でも、第４ステップＳ４
は上記実施形態の場合と全く同様にして次のように処理
される。まず、それぞれの直近電源配線であるＧＮＤ配
線３６とＶDD配線３７のレイアウト情報を抽出した後、
ＧＮＤ接続端４３との重なり量が所定量以上になる重な
り部を有する第１引出配線８３及びＶDD接続端４４との
重なり量が所定量以上になる重なり部を有する第１引出
配線８４を、ＧＮＤ配線３６及びＶDD配線４７にそれぞ
れ追加するための第１引出配線追加レイアウト情報を生
成し、次に、第１引出配線８３とＧＮＤ接続端４３とを
接続する接続孔５６、及び第１引出配線８４とＶDD接続
端４４とを接続する接続孔５５を形成する第３接続孔レ
イアウト情報を生成する（図１４）。

【００５０】上述の通り、図２に示す第８工程Ｐ８の第
２ステップＳ２と第３ステップＳ３の変形例において
も、上記実施形態と同様に全てのマクロ内電源接続端を
所望のチップレベル電源配線に接続することができる。

【００５１】次に、図２に示す第８工程Ｐ８の第４ステ
ップＳ４の変形例について説明する。より具体的には、
図４の第４２サブステップＳ４２及び第４３サブステッ
プＳ４３を変形したもので、直近電源配線から所定の幅
の単位引出配線を櫛歯状に追加形成するものである。図
１５は、第４２サブステップＳ４２及び第４３サブステ
ップＳ４３の変形例の詳細フローチャートである。図１
５を参照すると、変形例の第４２サブステップＳ４２
は、第２電源開放端のレイアウト情報、並びに当該機能
マクロの消費電力に応じて定められた単位引出配線幅及
び単位引出配線間間隔情報に基づいて単位引出配線本数
を決定する第１処理Ｓ４２１と、各第２電源開放端につ
いて、当該第２電源開放端に対応する直近電源配線に、
第２電源開放端と所定の重なり量の重なり部を有する単
位引出配線を、第１処理Ｓ４２１で決定された本数だけ
追加するための単位引出配線追加レイアウト情報を生成
する第２処理Ｓ４２２とを含んで構成され、第４３サブ
ステップＳ４３では第２電源開放端と単位引出配線とを
接続する接続孔を形成するための第５接続孔レイアウト
情報を生成する。

【００５２】次に第４ステップＳ４の変形例の動作につ
いて説明する。図１６は、単位引出配線幅及び単位引出
配線間間隔を例えばそれぞれｈ及びｇとして、チップ１
で第２電源開放端となっていたＶDD接続端２３及びＧＮ
Ｄ接続端２４を、それぞれに対応する直近電源配線に接
続する際にこの変形例を適用したときの機能マクロ２０
部分の模式的な平面図で、（ａ）は機能マクロ２０の領
域全体を示す全体平面図、（ｂ），（ｃ）はそれぞれ
（ａ）のＤ１部，Ｄ２部の拡大平面図である。尚、第１
工程Ｐ１〜第７工程Ｐ７、第８工程Ｐ８の第１ステップ
Ｓ１〜第３ステップＳ３については上記実施形態と同じ
であるので説明は省略する。

【００５３】図４，図１５，図１６を参照すると、まず
第４１サブステップＳ４１で、ＶDD接続端２３及びＧＮ
Ｄ接続端２４のレイアウト情報を抽出する。次に、第４
２サブステップＳ４２の第１処理Ｓ４２１で、ＶDD接続
端２３及びＧＮＤ接続端２４のレイアウト情報、並びに
機能マクロ２０の消費電力に応じて定められた単位引出
配線幅ｈ及び単位引出配線間間隔ｇに基づいて単位引出
配線本数をそれぞれ４本と定める。次に、第２処理Ｓ４
２２で、ＶDD配線１６に幅ｈの単位引出配線８７を間隔
ｇで４本、又ＧＮＤ配線１７に幅ｈの単位引出配線８８
を間隔ｇで４本、それぞれ追加するための単位引出配線
追加レイアウト情報を生成する。次に、第４３サブステ
ップＳ４３で、ＶDD接続端２３と単位引出配線８７を接
続する接続孔５８及びＧＮＤ接続端２４と単位引出配線
８８を接続する接続孔５９をそれぞれの重なり部の層間
絶縁膜に形成するための第５接続孔レイアウト情報を生
成する。このように、第２電源開放端と所望のチップレ
ベル電源配線との接続に、第４ステップＳ４の変形例を
適用することにより、機能マクロの消費電力に応じた必
要最小限の本数の単位引出配線で、各第２電源開放端を
所望のチップレベル電源配線に接続可能となるので、配
線効率が向上する。又、マクロ内電源接続端と対応する
電位のチップレベル電源配線とが交錯するような場合に
も、チップレベル電源配線を変更することなく容易に接
続することができる。具体的には、例えばチップ１の機
能マクロ２０が、図１７の機能マクロ２０ａのように互
いに近接したＶDD接続端２５とＧＮＤ接続端２６を更に
備えていた場合、ＶDD配線１８とＧＮＤ配線１７がそれ
ぞれの直近電源配線となる。このため、これらの接続端
を対応する直近電源配線と接続するために第１引出配線
８１，８２のような引出配線を用いると、どちらか一方
が接続できなくなる。しかし、上述した第４ステップＳ
４の変形例を適用すれば、図１７に示すとおりＶDD接続
端２５とＶDD配線１８の接続には複数の単位引出配線８
７を、又、ＧＮＤ接続端２６とＧＮＤ配線１７の接続に
は複数の単位引出配線８８をそれぞれ設けることがで
き、更にＶDD配線１８と単位引出配線８７を接続孔５８
により、又ＧＮＤ配線１７と単位引出配線８８を接続孔
５９によりそれぞれ接続できる。

【００５４】以上説明したように、本発明のＬＳＩのレ
イアウト設計方法によれば、機能マクロをチップ上へ回
転配置しても、全てのマクロ内電源接続端を所望のチッ
プレベル電源配線に接続することができるので、機能マ
クロを含むレイアウト設計の自由度が増すという効果が
得られる。しかも、このときマクロ内電源接続端の構
造、サイズ、間隔等は、機能マクロの消費電力に応じて
定めることが可能であり、機能マクロのサイズの増大を
抑制することができるという効果も得られる。

【００５５】尚、本発明は上記実施形態の説明に限定さ
れるものでなく、その要旨の範囲内で種々変更が可能で
ある。

【００５６】例えば、上記実施形態の説明においては、
第２工程Ｐ２の後で同電位電源接続端と同電位チップレ
ベル電源配線の有無を確認し、ある場合にはそれらの接
続処理を施した後で、電源開放端の接続処理を行ってい
たが、第１電源開放端の有無の確認と、第１電源開放端
が有る場合にその重なり解消処理を先に行い、その後で
全てのマクロ内電源接続端とチップレベル電源配線との
接続処理を行うようにしてもよい。図１８は、第１電源
開放端の重なり解消処理を先に行う場合の一例のフロー
チャートであり、図１９は図１８の第１８工程Ｐ１８の
詳細フローチャートである。尚、図１８，１９のフロー
チャートの個々の工程或いはステップの処理内容は、上
記実施形態の説明の中に含まれているので、詳細な説明
は省略する。このように第１電源開放端の重なり解消処
理を先に施すことで、チップレベル電源配線の再レイア
ウトを行う際の自由度が増すというメリットが得られ
る。

【００５７】又、複数の単位引出配線をチップレベル電
源配線に追加してマクロ内電源接続端と接続する方法
は、第２電源開放端を例として説明したが、チップ５に
搭載した機能マクロ４０のＶDD接続端４２のように、第
１電源開放端の重なり解消処理の結果が第２電源開放端
と同じ状態になっていれば（図１３）、第１電源開放端
であったＶDD接続端４２に対しても適用できることは明
らかである。

【００５８】又、上記実施形態では、マクロ内電源接続
端を形成する第１配線層及びチップレベル電源配線を形
成する第２配線層を、それぞれ第４層目及び第５層目の
配線層で形成した例で説明したが、これらもチップの規
模、構成、製造技術等に応じて適宜変更できることは明
らかである。

【００５９】

【発明の効果】以上説明したように、本発明のＬＳＩの
レイアウト設計方法によれば、機能マクロのマクロ内電
源接続構造に関わらず、機能マクロを回転配置してもマ
クロ内電源接続端を所望のチップレベル電源配線に接続
でき、ＬＳＩのレイアウト設計の自由度を増すことがで
きるという効果が得られる。

【００６０】又、マクロ内電源接続端の構造、サイズ、
間隔等は、機能マクロの消費電力に応じて定めることが
可能であり、機能マクロのサイズの増大を抑制すること
ができるという効果も得られる。

【図面の簡単な説明】

【図１】本発明のＬＳＩのレイアウト設計方法の一実施
形態を説明する概略フローチャートである。

【図２】図１の第８工程の詳細フローチャートである。

【図３】図２の第２ステップと第３ステップの一例の詳
細フローチャートである。

【図４】図２の第４ステップの一例の詳細フローチャー
トである。

【図５】本発明のＬＳＩのレイアウト設計方法の一実施
形態を説明するための主な設計ステップにおけるチップ
の関連する概略パターンを模式的に示す平面図である。

【図６】本発明のＬＳＩのレイアウト設計方法の一実施
形態を説明するための主な設計ステップにおけるチップ
の関連する概略パターンを模式的に示す平面図である。

【図７】本発明のＬＳＩのレイアウト設計方法の一実施
形態を説明するための主な設計ステップにおけるチップ
の関連する概略パターンを模式的に示す平面図である。

【図８】本発明のＬＳＩのレイアウト設計方法の一実施
形態を説明するための主な設計ステップにおけるチップ
の関連する概略パターンを模式的に示す平面図であり、
（ｂ）は（ａ）のＡ部の拡大平面図である。

【図９】本発明のＬＳＩのレイアウト設計方法の一実施
形態を説明するための主な設計ステップにおけるチップ
の関連する概略パターンを模式的に示す平面図であり、
（ｂ），（ｃ）はそれぞれ（ａ）のＢ１，Ｂ２部の拡大
平面図である。

【図１０】図２における第８工程の第２ステップと第３
ステップの第１変形例の詳細フローチャートである。

【図１１】図２における第８工程の第２ステップと第３
ステップの第２変形例の詳細フローチャートである。

【図１２】図２における第８工程の第２ステップと第３
ステップの第２変形例の動作を説明するための主な設計
ステップにおけるチップ５の関連する概略パターンを模
式的に示す平面図である。

【図１３】図２における第８工程の第２ステップと第３
ステップの第２変形例の動作を説明するための主な設計
ステップにおけるチップ５の関連する概略パターンを模
式的に示す平面図である。

【図１４】図２における第８工程の第２ステップと第３
ステップの第２変形例の動作を説明するための主な設計
ステップにおけるチップの関連する概略パターンを模式
的に示す平面図であり、（ｂ），（ｃ），（ｄ）はそれ
ぞれ（ａ）のＣ１，Ｃ２，Ｃ３部の拡大平面図である。

【図１５】図４の第４２サブステップ及び第４３サブス
テップの変形例の詳細フローチャートである。

【図１６】第４ステップの変形例の動作を説明するため
の機能マクロ部分の関連するパターンの模式的な平面図
で、（ａ）は機能マクロの領域全体を示す全体平面図、
（ｂ），（ｃ）はそれぞれ（ａ）のＤ１部，Ｄ２部の拡
大平面図である。

【図１７】第４ステップの変形例の動作を説明するため
の他の機能マクロ部分の関連するパターンの模式的な平
面図である。

【図１８】第１電源開放端の重なり解消処理を先に行う
場合の一例のフローチャートである。

【図１９】図１８の第１８工程の詳細フローチャートで
ある。

【図２０】一般的な機能マクロの電源接続構造の例を示
した図である。

【図２１】図２０の機能マクロをチップ上に９０度回転
させて配置したときの図である。

【図２２】特開２００１−３３８９８２号公報に開示さ
れた機能マクロ内部の電源接続構造を示す図である。

【図２３】図２２の機能マクロをチップ上に正立して配
置したときの図である。

【図２４】図２２の機能マクロをチップ上に９０度回転
させて配置したときの図である。

【図２５】従来のＬＳＩの電源配線方法を説明するフロ
ーチャートである。

【図２６】図２２のマクロ内電源接続端とチップレベル
電源配線の関係を説明するための図である。

【符号の説明】

１，５ チップ ６ 環状ＧＮＤ配線 ７ 環状ＶDD配線 １１，１３，１５，１７，３２，３４，３６，３８，６
１ ＧＮＤ配線 １２，１４，１６，１８，３１，３３，３５，３７，６
３，６４ ＶDD配線 ２０，２０ａ，４０ 機能マクロ ２１，２３，２５，４２，４４ ＶDD接続端 ２２，２４，２６，４１，４３ ＧＮＤ接続端 ５１，５２，５３，５４，５５，５６，５７，５８，５
９ 接続孔 ７１ 第１グリッド ７２ 第２グリッド ７３ 第３グリッド ８１，８２，８３，８４ 第１引出配線 ８５ 第２引出配線 ８７，８８ 単位引出配線

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Claims (10)

【特許請求の範囲】
1. 【請求項１】 所望の電源配線に接続するためのマクロ
   内電源接続端を第１配線層に備えた機能マクロを搭載す
   る半導体集積回路のレイアウト設計方法であって、回路
   接続情報に基づいて、前記機能マクロを含む所定の素子
   パターンをチップ領域上の所定位置に配置する第１工程
   と、前記第１配線層よりも上層に所定の層間絶縁膜を介
   して形成される第２配線層を用いて各電位の電源をチッ
   プ全体に供給するチップレベル電源配線のパターンを設
   計し、第１電源配線レイアウト情報を生成する第２工程
   と、互いに同電位の前記マクロ内電源接続端と前記チッ
   プレベル電源配線とが重なり、且つその重なり量が所定
   量より大きい同電位電源接続端及び同電位電源配線の有
   無を調べる第３工程と、前記同電位電源接続端及び前記
   同電位電源配線が有る場合に、各々のレイアウト情報を
   抽出する第４工程と、互いに重なっている前記同電位電
   源接続端と前記同電位電源配線とを接続する接続孔を前
   記層間絶縁膜の所定位置に形成するための第１接続孔レ
   イアウト情報を生成する第５工程と、前記マクロ内電源
   接続端の中で、いずれの前記チップレベル電源配線とも
   接続されていない電源開放端の有無を調べる第６工程
   と、前記電源開放端が有る場合に、全ての前記電源開放
   端のレイアウト情報を抽出する第７工程と、前記電源開
   放端のレイアウト情報及び前記第１電源配線レイアウト
   情報に基づいて、前記電源開放端を所望の電位の前記チ
   ップレベル電源配線に接続するための修正レイアウト情
   報を生成する第８工程と、を含むことを特徴とする半導
   体集積回路のレイアウト設計方法。
2. 【請求項２】 前記第８工程は、全ての前記電源開放端
   を、前記層間絶縁膜を介して当該電源開放端を接続すべ
   き電位と異なる電位の前記チップレベル電源配線である
   妨害配線により当該前記電源開放端が所定面積以上覆わ
   れている第１電源開放端とその他の第２電源開放端に区
   分する第１ステップと、前記第１電源開放端に対する前
   記妨害配線の重なり解消処理を施す第２ステップと、前
   記第１電源開放端を所望の電位の前記チップレベル電源
   配線に接続するための第１修正レイアウト情報を生成す
   る第３ステップと、前記第２電源開放端を所望の電位の
   前記チップレベル電源配線に接続するための第２修正レ
   イアウト情報を生成する第４ステップと、を含む請求項
   １記載の半導体集積回路のレイアウト設計方法。
3. 【請求項３】 前記第２ステップは、前記第１電源開放
   端を覆う前記妨害配線のレイアウト情報を抽出するサブ
   ステップと、前記妨害配線パターンを削除するサブステ
   ップとを含み、前記第３ステップは、前記第１電源開放
   端を接続すべき電位を第１電位、前記妨害配線の電位を
   第２電位として、前記妨害配線パターンを削除した跡
   に、当該前記第１電源開放端との重なり量が前記所定量
   以上の重なり部を有し且つ電位が前記第１電位である第
   １修正電源配線を前記第２配線層に設けるための第１電
   源修正レイアウト情報を生成するサブステップと、前記
   第２電位の第２修正電源配線及び第３修正電源配線を前
   記第２配線層に追加する第２電源修正レイアウト情報を
   生成するサブステップと、前記第１電源開放端と前記第
   １修正電源配線とを接続する接続孔を前記層間絶縁膜の
   所定位置に形成するための第２接続孔レイアウト情報を
   生成するサブステップとを含み、前記第１修正レイアウ
   ト情報が、前記第１電源修正レイアウト情報、前記第２
   電源修正レイアウト情報、及び前記第２接続孔レイアウ
   ト情報を含む請求項２記載の半導体集積回路のレイアウ
   ト設計方法。
4. 【請求項４】 前記第２修正電源配線と前記第３修正電
   源配線とが前記第１修正電源配線を挟む位置に設けられ
   た請求項３記載の半導体集積回路のレイアウト設計方
   法。
5. 【請求項５】 前記第２ステップは、前記第１電源開放
   端を覆う前記妨害配線のレイアウト情報を抽出するサブ
   ステップと、前記妨害配線パターンが配置されている第
   １配線グリッドを抽出するサブステップと、前記妨害配
   線パターンを削除するサブステップとを含み、前記第３
   ステップは、前記第１電源開放端を接続すべき電位を第
   １電位、前記妨害配線の電位を第２電位として、電位が
   前記第１電位で且つ前記第１電源開放端との重なり量が
   前記所定量以上である重なり部を有する第１修正電源配
   線のパターンを前記第１配線グリッド上に配置して第１
   電源修正レイアウト情報を生成するサブステップと、前
   記第２電位の第２修正電源配線のパターンを、前記第１
   配線グリッドの両側に隣接する第２及び第３配線グリッ
   ド上に配置して第２電源修正レイアウト情報を生成する
   サブステップと、前記第１電源開放端と前記第１修正電
   源配線とを接続する接続孔を前記層間絶縁膜の所定位置
   に形成するための第２接続孔レイアウト情報を生成する
   サブステップとを含み、前記第１修正レイアウト情報
   が、前記第１電源修正レイアウト情報、前記第２電源修
   正レイアウト情報及び前記第２接続孔レイアウト情報を
   含む請求項２記載の半導体集積回路のレイアウト設計方
   法。
6. 【請求項６】 前記第２ステップは、前記第１電源開放
   端の上を配線禁止領域とする配線禁止領域情報を生成す
   るサブステップと、前記配線禁止領域情報を追加して前
   記第２配線層の再レイアウトを実施し、第２電源配線レ
   イアウト情報を生成するサブステップと、前記配線禁止
   領域情報を削除するサブステップとを含み、前記第３ス
   テップは、前記第１電源開放端を接続すべき電位を第１
   電位、前記妨害配線の電位を第２電位として、前記第１
   電位のチップレベル電源配線であって、且つ前記第１電
   源開放端と最短距離の位置にある修正直近電源配線を抽
   出するサブステップと、前記第１電源開放端との重なり
   量が前記所定量以上になる重なり部を有する第２引出配
   線を前記修正直近電源配線に追加する第２引出配線追加
   レイアウト情報を生成するサブステップと、前記第１電
   源開放端と前記第２引出配線とを接続する接続孔を前記
   層間絶縁膜の所定位置に形成するための第４接続孔レイ
   アウト情報を生成するサブステップとを含み、前記第１
   修正レイアウト情報が、前記第２引出配線追加レイアウ
   ト情報及び前記第４接続孔レイアウト情報を含む請求項
   ２記載の半導体集積回路のレイアウト設計方法。
7. 【請求項７】 前記第４ステップは、前記第２電源開放
   端の各々について、前記第２電源開放端と同電位の前記
   チップレベル電源配線であって、且つ当該第２電源開放
   端と最短距離の位置にある直近電源配線を探索し、該直
   近電源配線のレイアウト情報を抽出する第４１サブステ
   ップと、前記第２電源開放端との重なり量が前記所定量
   以上になる重なり部を有する第１引出配線を当該第２電
   源開放端に対応する前記直近電源配線に追加する第１引
   出配線追加レイアウト情報を生成する第４２サブステッ
   プと、各前記第２電源開放端と対応する前記第１引出配
   線とを接続する接続孔を形成する第３接続孔レイアウト
   情報を生成する第４３サブステップとを含み、前記第２
   修正レイアウト情報が、前記第１引出配線追加レイアウ
   ト情報及び前記第３接続孔レイアウト情報を含む請求項
   ２乃至６いずれか１項に記載の半導体集積回路のレイア
   ウト設計方法。
8. 【請求項８】 前記第４２サブステップは、前記第２電
   源開放端のレイアウト情報、並びに予め定められた単位
   引出配線幅及び単位引出配線間間隔に関する情報を用い
   て各第２電源開放端毎の単位引出配線本数を決定する第
   １処理と、各前記第２電源開放端について、前記第２電
   源開放端との重なり量が前記所定量以上になる重なり部
   を有する単位引出配線を前記第１処理で決定された本数
   だけ当該第２電源開放端に対応する前記直近電源配線に
   追加する単位引出配線追加レイアウト情報を生成する第
   ２処理とを含み、前記第４３サブステップは、各前記第
   ２電源開放端と対応する前記単位引出配線とを接続する
   接続孔を形成する第５接続孔レイアウト情報を生成し、
   前記第２修正レイアウト情報が、前記第単位引出配線追
   加レイアウト情報及び前記第５接続孔レイアウト情報を
   含む請求項７記載の半導体集積回路のレイアウト設計方
   法。
9. 【請求項９】 所望の電源配線に接続するためのマクロ
   内電源接続端を第１配線層に備えた機能マクロを搭載す
   る半導体集積回路のレイアウト設計方法であって、回路
   接続情報に基づいて、前記機能マクロを含む所定の素子
   パターンをチップ領域上の所定位置に配置する第１工程
   と、前記第１配線層よりも上層に所定の層間絶縁膜を介
   して形成される第２配線層を用いて各電位の電源をチッ
   プ全体に供給するチップレベル電源配線のパターンを設
   計し、第１電源配線レイアウト情報を生成する第２工程
   と、前記マクロ内電源接続端の中で、前記層間絶縁膜を
   介して当該電源開放端を接続すべき電位と異なる電位の
   前記チップレベル電源配線である妨害配線により当該前
   記電源開放端が所定面積以上覆われている第１電源開放
   端の有無を調べる第１１工程と、前記第１電源開放端が
   有る場合に、全ての前記第１電源開放端のレイアウト情
   報を抽出する第１２工程と、前記第１電源開放端の上を
   配線禁止領域とする配線禁止領域情報を生成する第１３
   工程と、前記配線禁止領域情報を追加して前記第２配線
   層の再レイアウトを実施し、第２電源配線レイアウト情
   報を生成する第１４工程と、前記配線禁止領域情報を削
   除する第１５工程と、前記第１電源開放端が無いことが
   確認された後で、互いに同電位の前記マクロ内電源接続
   端と前記チップレベル電源配線とが重なり、且つその重
   なり量が所定量より大きい同電位電源接続端及び同電位
   電源配線の有無を調べる第３工程と、前記同電位電源接
   続端及び前記同電位電源配線が有る場合に、各々のレイ
   アウト情報を抽出する第４工程と、互いに重なっている
   前記同電位電源接続端と前記同電位電源配線とを接続す
   る接続孔を前記層間絶縁膜の所定位置に形成するための
   第１接続孔レイアウト情報を生成する第５工程と、いず
   れの前記チップレベル電源配線とも接続されていない第
   ２電源開放端の有無を調べる第１６工程と、前記第２電
   源開放端が有る場合に、全ての前記第２電源開放端のレ
   イアウト情報を抽出する第１７工程と、前記第２電源開
   放端のレイアウト情報及び前記第２電源配線レイアウト
   情報に基づいて、前記第２電源開放端を所望の電位の前
   記チップレベル電源配線に接続するための修正レイアウ
   ト情報を生成する第１８工程と、を含むことを特徴とす
   る半導体集積回路のレイアウト設計方法。
10. 【請求項１０】 前記第１８工程は、前記チップレベル
    電源配線の中で、各前記第２電源開放端と同電位で且つ
    当該第２電源開放端と最短距離の位置にある直近電源配
    線を探索し、該直近電源配線のレイアウト情報を抽出す
    る第１８１ステップと、各前記第２電源開放端につい
    て、当該第２電源開放端との重なり量が前記所定量以上
    になる重なり部を有する引出配線を当該第２電源開放端
    に対応する前記直近電源配線に追加する引出配線追加レ
    イアウト情報を生成する第１８２ステップと、各前記引
    出配線と対応する前記第２電源開放端とを接続する接続
    孔を形成する第４接続孔レイアウト情報を生成する第１
    ８３ステップと、を含む請求項９に記載の半導体集積回
    路のレイアウト設計方法。