JP3806016B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体集積回路に関し、詳しくはダミーを配置した半導体集積回路に関する。
【０００２】
【従来の技術】
大規模半導体集積回路を製造する場合、配線密度が基板上の位置によって大きく異なると、位置によって最適なエッチング条件が異なってしまい、エッチング処理の効果が一様にならないという問題がある。この結果、配線密度が小さいところでは、レジストが消滅して断線が生じたり、配線幅が狭くなってくびれてしまい配線抵抗が著しく増大するなどの弊害が生じる。また大きくくびれる場所では配線が倒れたりする可能性がある。これを避けるために近年の半導体集積回路では、配線密度の小さい場所では配線のダミーを敷き詰めて、配線密度を基板上の位置に関わらず一定にするよう構成されている。
【０００３】
図１は、配線ダミーにより配線密度が一定となるように構成される半導体集積回路の一部を示す平面図である。
【０００４】
図１の半導体集積回路は、半導体基板上の第ｎ層の配線を上部から見た平面図を示しており、第ｎ層配線１０乃至１２が回路配線として設けられる（ｎは任意の自然数）。配線１０と１１との間には通常の回路配線が無く、このまま配線が無い状態でエッチング処理して半導体集積回路を製造したのでは、断線や配線くびれが生じる可能性がある。そこで図１に示されるように、第ｎ層に、配線ダミー１３を配線間の空白域に敷き詰めるように回路が設計される。この配線ダミー１３は、回路に電気的に接続される配線ではなく、配線密度を一様にしてエッチング条件を一定にするためのダミーである。
【０００５】
このように配線ダミー１３を敷き詰めることによって、エッチング処理の条件の違いによって生じる断線や配線くびれなどを避けることが出来る。
【０００６】
【発明が解決しようとする課題】
しかし配線ダミー１３を配置した場合、これらの配線ダミー１３と実際の回路との間に直接の電気接続はないが、容量が生成されるという問題がある。
【０００７】
図２は、配線ダミー１３による容量の生成を説明するための図である。
【０００８】
図２に示されるように、第ｎ層の上の第ｎ＋１層には、例えば回路の通常の配線１４及び１５が配置され、第ｎ層の下の第ｎ−１層には、例えば回路の通常の配線１６及び１７が配置される。これらの配線１４乃至１７及び配線ダミー１３との間に容量が存在することになる。
【０００９】
図３は、配線ダミー１３による容量の影響を説明するための図である。
【００１０】
図３の左側には、図２の回路において線Ａ−Ａ’に沿ってとった断面図を示す。また図３の右側には、断面図の点線で囲った部分に発生するカップリング容量を模式的に示した図を示す。これらの図に示されるように、例えば配線１４及び１５と配線ダミー１３との間には、容量Ｃ１及びＣ２が発生する。ここで回路の設計過程において回路シミュレーションを行う際に、通常の配線に関しては、配線間の容量を抽出してシミュレーション計算に組み込むことが可能である。しかしながら配線ダミー１３に関しては、回路設計後に自動的に生成されるために、通常の配線と配線ダミー１３間との容量Ｃ１及びＣ２を抽出して、シミュレーション計算に組み込むことは出来ない。従って、この容量分がシミュレーションの誤差となって現れ、シミュレーションの解析精度が低下するという問題がある。
【００１１】
また従来の配線ダミーパターンを生成する方法としては、配線の無い領域に、一定の大きさ及び形状の単位ダミーパターンを、所定の間隔で規則的に敷き詰めることが行われる。しかしこの方法では、配線間隔がダミーパターンの大きさより狭い領域ではダミーパターンが全く挿入されず、配線間隔が広がるとダミーパターンが例えば一列挿入されるが、更に配線間隔が広がっても上記所定の間隔で二列目のダミーパターンを挿入するに充分な配線間隔がない場合には、配置されるダミーパターンは一列のままである。このように、配線間隔は連続的な値をとり得るのに対して、所定の間隔で所定の大きさのダミーパターンを配置しようとすると、ダミーパターンの配置はステップ的に変化する。従って、空き領域が存在しレジストパターンの面積比を稼ぐことが出来ないと共に、レジストパターンの面積比を一定の割合に設定することが出来ない場合がある。
【００１２】
以上を鑑みて、本発明は、通常配線とダミー配線との容量を低減して、シミュレーションの解析精度を向上することが可能な半導体集積回路を提供することを目的とする。
【００１３】
また本発明は、配線間隔の大きさに関わらずレジストパターンの面積比を稼いで一定範囲に収めるように、ダミーパターンを適切に配置した半導体集積回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
また本発明による半導体集積回路は、積層される複数の配線層と、該複数の配線層のうち第１の配線層に所定の間隔を最小間隔として配置され、該所定の間隔だけ離れて配線が両側に存在する第１の配線と、該所定の間隔だけ離れた位置には両側において配線が存在しない第２の配線とを含む複数の配線と、該第１の配線層の１つ上又は下にある第２の配線層において、該第１の配線の位置に対応する位置に配置されると共に、該第２の配線の位置に対応する位置には配置されないダミーパターンを含むことを特徴とする。
【００２５】
上記半導体集積回路においては、両隣接グリッド（グリッド：配線を配置可能な最小間隔で配置された仮想的な格子）が空いた配線に対応するダミーパターンは相対的に大きな寄生容量を持つので、このような配線の上下層にはダミーパターンが存在しない。また両隣接グリッドが詰まった配線に対応するダミーパターンは寄生容量が相対的に小さいので、このような配線の上下層にはダミーパターンが配置されている。これにより、ある配線層に回路配線パターンが密に存在する場合であっても、その上下の配線層においてレジストパターンの面積比を増加させることが出来る。
【００３１】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００３２】
図４は、本発明の第１の実施例による半導体集積回路の一部を示す図である。
【００３３】
図１の半導体集積回路は、半導体基板上の第ｎ−１乃至ｎ＋１層の配線を上部から見た平面図を示しており、第ｎ層配線１０乃至１２が回路配線として設けられる。第ｎ層の配線１０と１１との間には通常の回路配線が存在しないので、同じ第ｎ層に配線ダミー１３を配線間の空白域に敷き詰めるように配置する。この配線ダミー１３は、回路に電気的に接続される配線ではなく、配線密度を一様にしてエッチング条件を一定にするためのダミーである。
【００３４】
但しこの配線ダミー１３を配置する際に、第ｎ層の上下に存在する第ｎ＋１層及び／又は第ｎ−１層に通常の配線が存在する場合、その通常の配線に平面上の位置が重なる領域には配線ダミー１３を配置しないように構成する。即ち、図４の例では、第ｎ−１層に通常の配線２１及び２２が設けられるので、第ｎ層においてこれらの通常配線に重なる領域には配線ダミー１３を配置しない。また同様に第ｎ＋１層に通常の配線２３及び２４が設けられるので、第ｎ層においてこれらの通常配線に重なる領域には配線ダミー１３を配置しない。
【００３５】
これによって、第ｎ＋１層及び／又は第ｎ−１層の通常配線と第ｎ層の配線ダミー１３との間の容量を削減することが可能となり、回路設計等におけるシミュレーションの精度を向上させることが出来る。更に、実際のデバイスにおいて、配線の寄生容量を低減することが出来るため、配線における信号遅延を低減させることが出来る。
【００３６】
図５は、本発明の第２の実施例による半導体集積回路の一部を示す図である。
【００３７】
図５の半導体集積回路は、半導体基板上の第ｎ−１乃至ｎ＋１層の配線を上部から見た平面図を示しており、図４と同一の要素は同一の符号で参照する。
【００３８】
第ｎ層の配線１０と１１との間には通常の回路配線が存在しないので、同じ第ｎ層に配線ダミー１３を配線間の空白域に敷き詰めるように配置する。 但しこの配線ダミー１３を配置する際に、第ｎ層の上下に存在する第ｎ＋１層及び／又は第ｎ−１層に通常の配線が存在する場合、その通常の配線に平面上の位置が重なる領域には配線ダミー１３を配置しないように構成する。即ち、図５の例では、第ｎ＋１層に通常の配線２３及び２４が設けられるので、第ｎ層においてこれらの通常配線に重なる領域には配線ダミー１３を配置しない。
【００３９】
但し第ｎ＋１層及び／又は第ｎ−１層に存在する通常の配線が電源配線である場合には、この電源配線と平面上の位置が重なる領域には配線ダミー１３を配置可能であると判断して回路を構成する。即ち、図５の例では、第ｎ−１層に通常の配線２５が設けられるが電源配線であるので、第ｎ層においてこの電源配線に重なる領域には配線ダミー１３を配置する。
【００４０】
電源配線に供給される電圧は信号電圧ではなく電源電圧であり、配線ダミー１３による容量が存在しても問題とならない。従って上述のように、電源配線に対しては、配線ダミー１３の配置制限を設けないようにする。これによって、上下層に存在する通常配線の影響によって配線ダミー１３の配置数が極端に減り、配線ダミー１３によって配線密度を一様にするという本来の目的が損なわれることを避けることが出来る。
【００４１】
なお電源配線を通常配線と区別するためには、配線幅に着目すればよい。電源配線は、信号伝送用の信号配線と比較すると、配線幅Ｗがかなり広く設計されるのが一般である。従って、配線幅Ｗが所定の配線幅以上である場合には、電源配線と認識して、配線ダミー１３に対する配置制限を解除すればよい。なお信号配線と電源配線とを分ける閾値配線幅は、半導体集積回路の微細化の度合いによって異なり、半導体製造プロセスの技術進歩と共に変化（減少）する。従って、閾値配線幅は、約何マイクロと固定的に規定できるものではない。具体的には、製造する半導体集積回路の微細化の度合いに応じて、閾値配線幅を適宜決定すればよい。
【００４２】
図６は、本発明の第３の実施例による半導体集積回路の一部を示す図である。
【００４３】
図６の半導体集積回路は、半導体基板上の第ｎ−１乃至ｎ＋１層の配線を上部から見た平面図を示しており、図５と同一の要素は同一の符号で参照する。
【００４４】
図６の第３の実施例においては、図５の第２の実施例と同様に、第ｎ＋１層及び／又は第ｎ−１層に存在する通常の配線が電源配線である場合には、この電源配線と平面上の位置が重なる領域には配線ダミー１３を配置可能であると判断して回路を構成する。但し図５の第２の実施例では、第ｎ−１層に配置された通常の配線２５を電源配線と認識するために配線幅Ｗを考慮したが、図６の第３の実施例では、配線レイアウト設計において、第ｎ−１層に配置する通常の配線２６及び２７とは異なるレイヤーに電源配線２５Ａを描くように配線レイアウトする。即ち例えば、配線レイアウト設計を行う際に、第ｎ−１層とは別の第（ｎ−１）’層を設けて、電源配線はこの第（ｎ−１）’層に描くように配線レイアウトをする。これによって、図６に示される配線２５Ａが通常配線ではなく電源配線であると容易に認識することが可能となる。
【００４５】
図７は、本発明の第４の実施例による半導体集積回路の一部を示す図である。
【００４６】
図７の半導体集積回路は、半導体基板上の第ｎ−１乃至ｎ＋１層の配線を上部から見た平面図を示しており、図４と同一の要素は同一の符号で参照する。図7に示されるように、第ｎ層配線１０乃至１２が回路配線として設けられる。第ｎ層の配線１０と１１との間には通常の回路配線が存在しないので、同じ第ｎ層に配線ダミー１３を配線間の空白域に敷き詰めるように配置する。
【００４７】
但しこの配線ダミー１３を配置する際に、第ｎ層に隣接する層に半導体基板上に形成されたポリシリコン層又は半導体基板上に形成された拡散層が存在する場合、そのポリシリコン又は拡散層に平面上の位置が重なる領域には配線ダミー１３を配置しないように構成する。即ち、図７の例では、第ｎ−１層にポリシリコン又は拡散層３０が設けられるので、第ｎ層においてこれらのポリシリコン又は拡散層３０に重なる領域には配線ダミー１３を配置しない。
【００４８】
これによって、第ｎ−１層のポリシリコン又は拡散層と第ｎ層の配線ダミー１３との間の容量を削減することが可能となり、回路設計等におけるシミュレーションの精度を向上させることが出来る。更に、実際のデバイスにおいて、配線の寄生容量を低減することが出来るため、配線における信号遅延を低減させることが出来る。
【００４９】
図８は、本発明の第５の実施例による半導体集積回路の一部を示す図である。
【００５０】
図８の半導体集積回路は、半導体基板上の複数層の配線を上部から見た平面図を示しており、図４と同一の要素は同一の符号で参照する。
【００５１】
図８において、第ｎ層配線１０乃至１２が回路配線として設けられる。第ｎ層の配線１０と１１との間には通常の回路配線が存在しないので、同じ第ｎ層に配線ダミー１３を配線間の空白域に敷き詰めるように配置する。また第ｎ−１層に通常の配線２１及び２２が設けられるので、第ｎ層においてこれらの通常配線に重なる領域には配線ダミー１３を配置しない。また同様に第ｎ＋１層に通常の配線２３及び２４が設けられるので、第ｎ層においてこれらの通常配線に重なる領域には配線ダミー１３を配置しない。
【００５２】
更にこの第５の実施例においては、この配線ダミー１３を配置する際に、第ｎ層の上下に存在する第ｎ＋ｍ層及び／又は第ｎ−ｍ層に通常の配線が存在する場合、その通常の配線に平面上の位置が重なる第ｎ層の領域には配線ダミー１３を配置しないように構成する（ｍは任意の自然数）。即ち、図８の例では、第ｎ＋ｍ層に通常の配線３１及び３２が設けられるので、第ｎ層においてこれらの通常配線に重なる領域には配線ダミー１３を配置しない。
【００５３】
これによって、第ｎ−ｍ層乃至第ｎ＋ｍ層の通常配線と第ｎ層の配線ダミー１３との間の容量を削減することが可能となり、回路設計等におけるシミュレーションの精度を向上させることが出来る。なおこの第５の実施例においては、第ｎ−ｍ層乃至第ｎ＋ｍ層に通常配線が存在するときにこの通常配線に対応する位置に配線ダミー１３を配置しないとしたが、更に前述の第４の実施例の場合と同様に、ポリシリコン或いは拡散層が存在するときに、これに対応する位置に配線ダミー１３を配置しないようにしてよい。
【００５４】
以下に、本発明の更なる実施例を添付の図面を用いて詳細に説明する。
【００５５】
以下の説明においては、ＬＳＩの多層配線における配線層のうち任意の１層を例にとって実施例を説明すると共に、複数の配線層を考慮する必要がある場合にはこの任意の１層とその上下配線層を例にとって実施例を説明する。
【００５６】
図９は、本発明の第６の実施例によるダミーパターン配置方法及び半導体集積回路を説明するための配線レイアウトの平面図である。図９の配線レイアウトは、第１の配線１０１、第２の配線１０２、第３の配線１０３、及び第４の配線１０４を含む。配線１０１乃至１０４は、同一配線層に存在する。
【００５７】
図９（ａ）に示されるように、まず第１段階で、第１のダミーパターン１０５を発生する。ダミーパターン１０５は、第６の実施例で発生する３種類のダミーパターンサイズのうちで、最大のサイズを有するものである。ダミーパターン１０５のサイズは例えば９μｍであり、隣接するダミーパターン１０５間の間隔は例えば１μｍである。この場合、ダミーパターン１０５を縦横に多数並べた領域における配線面積占有率は、（９μｍ×９μｍ）／（（９μｍ＋１μｍ）×（９μｍ＋１μｍ））×１００＝８１％ となり、高い占有率を確保できる。但し、ダミーパターン１０５は最大サイズのダミーパターンであるので、ダミーパターン１０５は、配線１０１と配線１０２の間の領域のように配線間隔が広い領域にのみ発生される。
【００５８】
図９（ｂ）は、第２段階におけるダミーパターン発生を示す。ダミーパターン１０６は、第６の実施例で発生する３種類のダミーパターンサイズのうち、中間のサイズを有するものである。ダミーパターン１０６のサイズは、例えば２μｍであり、隣接するダミーパターン１０６間の間隔は例えば１μｍである。この場合、例えばダミーパターン１０６を縦横に多数並べた領域における配線面積占有率は、（２μｍ×２μｍ）／（（２μｍ＋１μｍ）×（２μｍ＋１μｍ））×１００＝４５％となる。既にダミーパターン１０５が配置されているので、配線１０１と配線１０２の間にはダミーパターン１０６は発生されない。また、配線１０３と配線１０４との間隔が狭いので、配線１０３と配線１０４との間にダミーパターン１０６は発生されない。
【００５９】
図９（ｃ）は、第３段階におけるダミーパターン発生を示す。ダミーパターン１０７は、第６の実施例で発生する３種類のダミーパターンサイズのうち、最小のサイズを有するものである。ダミーパターン１０７のサイズは、例えば１μｍであり、隣接するダミーパターン１０７間の間隔は例えば１μｍである。この場合、ダミーパターン１０７を縦横に多数並べた部分における配線面積占有率は、（１μｍ×１μｍ）／（（１μｍ＋１μｍ）×（１μｍ＋１μｍ））×１００＝２５％となる。
【００６０】
既にダミーパターン１０５及び１０６が配置されているので、配線１０１と配線１０２の間および配線１０２と配線１０３の間には、ダミーパターン１０７は発生されない。
【００６１】
上述のように本実施例においては、基本となるダミーパターンサイズとして複数の異なるサイズを用意し、ダミーパターンサイズが大きい方から順にサイズに応じた間隔で配置していく。本実施例においては、小サイズのダミーパターンについては、配線面積占有率を気にすることなくサイズを小さくしてよい。
これは、具体的には以下のように説明できる。
【００６２】
従来の単一ダミーサイズ方式で、ダミーサイズが２μｍであり、ダミーパターンの間隔が１μｍである場合を想定する。このダミーパターンは、上記第６の実施例のダミーパターン１０６と同一である。このダミーパターンを使用した場合、ダミーパターン近傍の面積占有率は４５％となり、適切なレジスト面積比が得られる。なおレジスト面積比は、約３０％から約８０％の範囲にあれば適切であると見なされる。
【００６３】
この従来例のダミーパターンを第６の実施例の配線１０１乃至１０４に適用すると、図１０に示されるようになる。配線１０１及び配線１０２の間と配線１０２及び配線１０３の間とには、ダミーパターン１０８が発生されるが、配線１０３及び配線１０４の間にはダミーパターンが発生されない。
【００６４】
単純にダミーパターンだけの面積占有率に着目すると、図１０では、配線１０１と配線１０２の間と、配線１０２と配線１０３の間とでそれぞれ４５％となり、配線１０３と配線１０４の間が０％となる。また配線１０１乃至１０３も配線面積占有率に含めて考えると、配線１０１と配線１０２とを含む近傍については、ダミーパターン１０８と配線１０２との間にはかなりのブランク領域があり、実際の面積占有率は４５％より大幅に落ちることになる。
【００６５】
これに対し、本発明の第６の実施例の図９（ｃ）では、単純にダミーパターンだけの面積占有率に着目すると、配線１０１と配線１０２の間が８１％で、配線１０２と配線１０３の間が４５％で、配線１０３と配線１０４の間が２５％となる。このように、複数のダミーパターンサイズを使用することにより、全体的に面積占有率を稼ぐことができる。また配線１０１乃至１０３も配線面積占有率に含めて考えると、配線１０１と配線１０２とを含む近傍については実際の面積占有率は８１％より低くなり、また配線１０３と配線１０４を含む近傍については実際の面積占有率は２５％より高くなる。従って、全体的に面積占有率を稼ぐことができると共に、適切な面積占有率を一様に実現することが可能になる。
また本実施例においては、ダミーパターンをサイズの大きいものから順に配置していくことにより、配線間隔の広い領域に大きなダミーパターンを挿入し、局所的な配線面積占有率を稼ぐことができる。これとは逆に、ダミーパターンサイズが小さい方から順に配置していくと、配線１０１、配線１０２、配線１０３、及び配線１０４の全ての配線間に最小サイズのダミーパターンが配置されてしまうので、大きなダミーパターンを挿入する余地が無くなり、配線面積占有率を向上することが出来ない。但し、ダミーパターンサイズが小さい方から順に配置していく場合であっても、より大きな残りのダミーパターンが配置可能な領域を除外して配置するように考慮すれば、適切なダミーパターンの配置を実現することが出来る。
【００６６】
また本実施例では、複数のダミーパターンサイズを使用することにより、単一のダミーサイズを用いる従来例と比較して、より小さなサイズのダミーパターンを含めることが出来る。このようにより小さなサイズのダミーパターンを設定することにより、図１０に示されるように従来ダミーパターンを発生できなかった配線１０３と配線１０４の間のような領域にも、ダミーパターンを発生することが可能となる。
【００６７】
ダミーパターンの間隔は、デザインルール上の制約により、ダミーパターンサイズを小さくするのに比例して縮小することは難しく、一定の下限が定められてしまう。従って従来の単一ダミーサイズ方式で、配線１０３と配線１０４の間に発生できるようなダミーサイズに設定してしまうと、配線１０１と配線１０２の間のように配線間隔が広い領域において、配線面積占有率を適正値に維持することが出来なくなってしまう。これに対して本実施例では、図９（ｃ）に示されるように、配線間の領域の広さに応じたダミーパターンサイズを用いることにより適正な配線面積占有率を確保しながら、配線間隔が狭い領域にも配置可能なダミーパターン１０７を使用することが出来る。
【００６８】
図１１は、本発明の第６の実施例によるダミーパターン配置方法を示すフローチャートである。
【００６９】
ステップＳ１で、レイアウトデータと最大サイズの仮想ダミーパターンのデータを読み込み、レイアウトデータと最大サイズの仮想ダミーパターンを重ねる。ステップＳ２で、ルールファイルを読み込み、配線と最大サイズの仮想ダミーパターンの各々との最小間隔が適正であるか判断する。適正である場合には、ステップＳ３で、最大サイズの仮想ダミーパターンを残す。適正でない仮想ダミーパターンがある場合には、ステップＳ４で、適正でない最大サイズの仮想ダミーパターンを選択して削除する。これによりステップＳ５で、第１のダミーパターン群の配置が確定する。
【００７０】
ステップＳ６で、中間サイズの仮想ダミーパターンデータを読み込み、レイアウトデータと第１のダミーパターンとの和に、中間サイズの仮想ダミーパターンを重ねる。ステップＳ７で、ルールファイルを読み込み、配線及び第１のダミーパターンと中間サイズの仮想ダミーパターンの各々との最小間隔は適正であるか判断する。適正である場合には、ステップＳ８で、中間サイズの仮想ダミーパターンを残す。適正でない仮想ダミーパターンがある場合には、ステップＳ９で、適正でない中間サイズの仮想ダミーパターンを選択して削除する。これによりステップＳ１０で、第２のダミーパターン群の配置が確定する。
【００７１】
ステップＳ１１で、最小サイズの仮想ダミーパターンデータを読み込み、レイアウトデータと第１のダミーパターンと第２のダミーパターンとの和に、最小サイズの仮想ダミーパターンを重ねる。ステップＳ１２で、ルールファイルを読み込み、配線、第１のダミーパターン、及び第２のダミーパターンと最小サイズの仮想ダミーパターンの各々との最小間隔は適正か判断する。適正である場合には、ステップＳ１３で、最小サイズの仮想ダミーパターンを残す。適正でない仮想ダミーパターンがある場合には、ステップＳ１４で、適正でない最小サイズの仮想ダミーパターンを選択して削除する。これによりステップＳ１５で、第３のダミーパターン群の配置が確定する。
【００７２】
最後に、ステップＳ１６で、配線、第１のダミーパターン、第２のダミーパターン、及び第３のダミーパターンを合成し、レジスト露光処理に使用するためのマスクデータを作成する。
【００７３】
なお上記第６の実施例の説明では、３種類の異なるサイズのダミーパターンを用いる構成としたが、２種類或いは４種類以上の異なるサイズのダミーパターンを用いる構成としてもよい。
【００７４】
以下に、本発明の第７の実施例を説明する。
【００７５】
図１２は、本発明の第７の実施例によるダミーパターン配置方法及び半導体集積回路を説明するための図である。図１２（ａ）に示されるように配線レイアウトは、第１の配線１０８、第２の配線１０９、及び第３の配線１１０を含む。配線１０８乃至１１０は、同一配線層に存在する。
【００７６】
図１２（ａ）に示されるように、まず第1段階で、ダミーパターン１１２を発生する。ダミーパターン１１２は、複数のダミーパターン要素で１つの纏まり１１２Ａを構成し、纏まり１１２Ａ内のダミーパターン間の間隔である第１の間隔Ｄ１と、纏まり間のダミーパターン間隔である第２の間隔Ｄ２とが存在するように、異なる２つの間隔を設けて配置される。ダミーパターン１１２の寸法は、例えば１μｍである。ダミーパターン１１２間の間隔Ｄ１は例えば０．８μｍであり、間隔Ｄ２は例えば１μｍである。
【００７７】
図１２（ｂ）は、本発明の第７の実施例におけるダミーパターン１１２のテンプレートを示す図である。このテンプレートを図１２（ａ）の配線のレイアウトに重ねて、配線と干渉するダミーパターン１１２を削除すると、図１２（ａ）のようなダミーパターン配置が得られる。この例では、３×３で９個のダミーパターン要素が、間隔０．８μｍで配置され１つの纏まり１１２Ａを形成しており、隣接する纏まり間は間隔１μｍである。
【００７８】
図１２（ｃ）は、第７の実施例の第２段階におけるダミーパターン発生を示す。図１２（ｃ）において、ダミーパターン１１３は、図１２（ａ）のダミーパターン１１２の併合処理を行うことで生成される。このダミーパターン１１２の併合処理は、以下のように実行される。
【００７９】
まずダミーパターン１１２に対して、例えば上下左右０．４４μｍの拡大処理を行う。即ち、１μｍのダミーサイズが１．８８μｍのダミーサイズに拡大される。この段階で、間隔０．８μｍで並んでいるダミーパターン同士は、周辺が重なり合うことにより間隙がなくなる。この際、纏まり１１２Ａ間の間隔である間隔１μｍで並んでいるダミーパターン同士の間には、０．１２μｍの間隔が残っているので、ダミーパターン同士が重なり合うことはなく併合されない。
【００８０】
続いて、拡大併合されたダミーパターンに対して、上下左右０．４４μｍの縮小処理を行う。この結果、纏まり１１２Ａ間の間隔である０．１２μｍの間隔が１μｍに戻され、図１２（ｃ）に示されるダミーパターン１１３が得られる。
【００８１】
上述のように第７の実施例では、ダミーパターンのサイズは１種類でよいが、ダミーパターン間の間隔を複数の異なる間隔に設定し。複数の異なる間隔のうちで狭い方の間隙を塞いでダミーパターンを併合する。これにより、ダミーサイズを拡大して面積占有率を稼ぐことができる。また、テンプレートのダミーサイズをある程度小さく設定しても、併合処理により面積占有率を回復できるので、狭い領域にも配置可能なサイズの小さいダミーパターンを用いることが出来る。
【００８２】
図１３は、本発明の第７の実施例によるダミーパターン配置方法のフローチャートを示す。
【００８３】
ステップＳ１で、レイアウトデータとダミーパターンデータを読み込んで、レイアウトデータとダミーパターンを重ねる。ステップＳ２で、ルールファイルを読み込んで、配線と各々のダミーパターンとの最小間隔は適正かを判断する。適正な場合には、ステップＳ３で、ダミーパターンを残す。適正でないダミーパターンがある場合には、ステップＳ４で、適正でないダミーパターンを削除する。ステップＳ５で、ダミーパターン群の配置が確定される。更にステップＳ６で、ダミーパターンを拡大処理する。ステップＳ７で、拡大したダミーパターンを縮小処理し、併合されたダミーパターンを生成する。
【００８４】
上記処理によって、前述の併合されたダミーパターンが生成されるが、必要であれば、以下の処理を更に行ってもよい。即ち、ステップＳ８で、レイアウトデータを読み込んで、レイアウトデータと併合したダミーパターンを重ねる。ステップＳ９で、ルールファイルを読み込んで、配線及び上記併合したダミーパターンの各々との最小間隔は適正か否かを判断する。適正な場合には、ステップＳ１０で、併合したダミーパターンを残す。適正でない併合したダミーパターンがある場合には、ステップＳ１１で、適正でない併合したダミーパターンを削除する。ステップＳ１２で、併合したダミーパターン群の配置が確定される。
【００８５】
その後、ステップＳ１３で、配線及び併合したダミーパターンを合成し、露光処理のためのマスクデータを作成する。
【００８６】
上記第７の実施例の説明では、併合処理により図１２（ｃ）のダミーパターンを生成する方法を説明したが、上記のような併合処理を経なくとも同様のダミーパターンを生成することは可能である。例えば、図１２（ｃ）の併合後の正方形状であるダミーパターンを縦横に等間隔で配置したものをテンプレートとしておき、このテンプレートと配線パターンとを重ね合わせて、正方形状のダミーパターンから配線パターンと重なる部分を切り取る方法などが考えられる。このように第７の実施例は、実現するための方法に関わらず、配線パターンに応じた形状を有する一定形状でないダミーパターンが配置される半導体集積回路を含むものである。
【００８７】
以下に、本発明の第８の実施例を説明する。前述の実施例において、回路配線パターンの上下にダミーパターンを発生しない方法では、回路配線パターンが密に配置されている場合、その上下配線層には殆どダミーパターンが発生されないことになり、レジストパターンの面積比を稼ぐことが出来ないと共に、レジストパターンの面積比を一定範囲に収めることができない場合がある。本発明の第８の実施例は、これを解決するためのものである。
【００８８】
図１４は、本発明の第８の実施例によるダミーパターン配置可能領域を示すＬＳＩ断面図である。図１４（ａ）において、着目する配線層には、両隣接グリッドの空いた配線１１４と、片側隣接グリッドの空いた配線１１５が配置される。また配線１１６は、着目する配線層において、両隣接グリッドが埋められた配線である。また配線１１７は、着目する配線層における幅の太い配線である。なおここで、グリッドとは半導体集積回路を設計する際に配線を配置する位置を示す仮想的な格子であり、グリッド間隔が配線の最小間隔に対応する。
【００８９】
着目する配線層の上記配線パターンに対して、ダミーパターン配置可能領域１１８が計算される。着目する配線層の上下の配線層において、ダミーパターン配置可能領域１１８の上下においては、ダミーパターンを配置するよう構成する。配線１１４、１１５、及び１１６の幅は例えば０．５μｍとし、配線１１７の幅は例えば２．５μｍである。グリッドのピッチは例えば１μｍである。ここで、幅が２μｍ以上の配線の部位においては、上下配線層にダミーパターン配置可能と設定する。それ以外に、両隣接グリッドの詰まった配線１１６の部位においては、上下配線層にダミーパターンを配置可能であるが、両隣接グリッドの空いた配線１１４及び片側隣接グリッドの空いた配線１１５の部位においては、上下配線層にダミーパターンを配置することは禁止である。なお上記説明は、単一配線層に付随した属性の説明であり、実際のダミー発生は、ダミー発生対象層の配線不在領域と上下の配線層に付随した属性であるダミーパターン配置可能領域１１８との論理積を基にして、評価し決定する。
【００９０】
図１４（ｂ）は、図１４（ａ）で着目した配線層の上側配線層にダミーパターンを仮想的に配置した場合の、寄生容量の結合を示す模式図である。ダミーパターン１１９は、両隣接グリッドの空いた配線１１４の上側に配置されたダミーパターンである。ダミーパターン１２０は、片側隣接グリッドの空いた配線１１５の上側に配置されたダミーパターンである。ダミーパターン１２１は、両隣接グリッドの詰まった配線１１６の上側に配置されたダミーパターンである。ダミーパターン１２２は、幅の太い配線１１７の上側に配置されたダミーパターンである。
【００９１】
各配線と上層の対応するダミーパターンとの間に結合する寄生容量は、一般的なキャパシタの記号で模式的に示している。なお、寄生容量の相対的な大きさを、キャパシタ記号の長さで表現している。幅の太い配線１１７に対応するダミーパターン１２２が、最も寄生容量が大きくなるが、電源配線やグランド配線を想定しているため問題とならない。両隣接グリッドの空いた配線１１４に対応するダミーパターン１１９は大きな寄生容量を持つので、本実施例において、このような配線の上下層にはダミーパターンの発生を禁止する。
【００９２】
片側隣接グリッドの空いた配線１１５に対応するダミーパターン１２０は中間的な寄生容量を持つので、本実施例において、このような配線の上下層にはダミーパターンの発生を禁止する。両隣接グリッドの詰まった配線１１６に対応するダミーパターン１２１は寄生容量が小さいので、本実施例において、このような配線の上下層にはダミーパターンの発生を許可する。配線１１６においてダミーパターン１２１の寄生容量が小さくなる理由は、両隣接グリッドに配線が存在する場合、隣接配線との間に結合する寄生容量が支配的になり、ダミーパターン１２１との間に結合する寄生容量の比率が相対的に下がるためである。従って寄生容量による影響は相対的に無視することが可能となり、上下層にダミーパターンの発生を許可することが出来る。
【００９３】
図１５は、本発明の第８の実施例によるダミーパターン配置方法を示すフローチャートである。また図１６乃至図２１は、第８の実施例によるダミーパターン配置方法の各段階におけるレイアウトを示す平面図である。以下に、図１５に示されるダミーパターン配置方法を、図１６乃至図２１を参照して説明する。
【００９４】
まず図１６は、初期配線パターンを示す図である。図１６において、図１４と同一の配線は同一の参照番号で参照される。
【００９５】
図１５のステップＳ１では、第１の処理として、レイアウトデータを読み込んで、配線１１４乃至１１７に対して拡幅処理を行う。拡幅量は、隣接グリッドの詰まった配線が互いに接触して隙間が潰れる量とする。このとき、隣接グリッドは空いているが２グリッド隣が詰まっている配線同士が、互いに接触して隙間が潰れる程拡幅してはならない。図１７に、拡幅処理後の配線２３を示す。また初期状態の配線１１４乃至１１７を参考として点線で示す。
ステップＳ２では、第２の処理として、拡幅後の配線パターン１２３に対して縮幅処理を行う。図１８に示されるように、縮幅量は、片側隣接グリッドの空いた配線１１５の位置に縮幅後の配線パターン１２４が残らず、両隣接グリッドの詰まった配線１１６の位置に縮幅後の配線パターン１２４が残るような量とする。
【００９６】
ステップＳ３で、第３の処理として、レイアウトデータを読み込んで、縮幅後の配線パターン１２４と元の配線１１４乃至１１７との論理和をとり、配線パターン１２５を生成する。図１９に、論理和処理後の配線パターン１２５を示す。
【００９７】
ステップＳ４で、レイアウトデータを読み込んで、着目するダミーパターン層の配線パターンを着目するダミーパターン層に配置する。ステップＳ５で、ダミーパターンデータを読み込んで、着目するダミーパターン層のダミーパターンを生成する。ステップＳ６で、ルールファイルを読み込んで、着目するダミーパターン層において、配線とダミーパターンとの最小間隔が適正であるか判断する。適正である場合には、ステップＳ７で、ダミーパターンを残す。適正でないダミーパターンがある場合には、ステップＳ８で、適正でないダミーパターンを削除する。これによりステップＳ９で、着目するダミーパターン層内での配線を考慮した、ダミーパターン群の配置が確定する。
【００９８】
その後以下の処理において、上記論理和処理後の配線パターン１２５を用いて、着目するダミーパターン層の上下配線層の配線パターンを考慮したダミーパターンを生成する。
【００９９】
ステップＳ１０で、ルールファイルを読み込んで、着目ダミーパターン層の上下配線層において、着目ダミーパターン層のダミーパターンの直上或いは直下に細い配線パターンが存在するか否かチェックする。この際、上下配線層の配線パターンとしては、上記論理和処理後の配線パターン１２５をチェック対象として用いる。細い配線パターンが存在しない場合には、ステップＳ１１で、ダミーパターンを残す。細い配線パターンが存在する場合には、ステップＳ１２で、ダミーパターンを削除する。これによりステップＳ１３で、着目するダミーパターン層に対する上下配線を考慮した、ダミーパターン群の配置が確定する。
【０１００】
以上のステップＳ１０乃至Ｓ１３が第４の処理に相当し、図２０に示されるように、例えば幅１μｍ以上の配線等の太幅配線の部位においては、着目ダミーパターン層にダミーパターン１２２の配置を許可し、最終的なダミーパターン１２２を生成する。なおその後、第５の処理として、論理和処理後の配線パターン１２５を元の配線１１４乃至１１７に差し替えて、最終的なレイアウトを確定する。図２１は、着目ダミーパターン層の最終的なダミーパターン１２２とその下層の配線パターン１１４乃至１１７を示す。
【０１０１】
最後にステップＳ１４で、全ダミーパターン層に対して上記処理を行った後、各配線層にて配線パターンとダミーパターンを合成し、露光処理用のマスクデータを作成する。
【０１０２】
なお、図１６乃至図２１においては図示を簡単にするために、単一の配線層のみ考慮し、その上層にダミーパターンを発生する場合について示した。実際のレイアウトにおいては、関連する複数配線層からの影響を考慮して、ダミーパターン発生対象層の配線レイアウトと、１層下の配線から上層を見込んだダミーパターン発生禁止領域と、１層上の配線から下層を見込んだダミーパターン発生禁止領域との論理和、即ち各ダミーパターン発生可能領域の論理積を考慮して、ダミーパターンを発生させる。
【０１０３】
上記説明した第８の実施例では、両隣接グリッドの空いた配線１１４の上下と、片側隣接グリッドの空いた配線１１５の上下は、ダミーパターン発生禁止領域としたが、寄生容量の影響が少ない場合は、片側隣接グリッドの空いた配線１１５の上下をダミーパターン発生可能領域としてもよい。
【０１０４】
以下に、本発明の第９の実施例を説明する。上述の実施例において、幅の太い配線の上下層に配線ダミーパターンの発生を認める方法では、例えばクロック配線のツリーにおける幹部分などのように、幅が太いにもかかわらず信号レベルが変化する配線に対しても、上下配線層にダミーパターンの発生を許可することになり、寄生容量による遅延が発生する場合がある。本発明の第９の実施例は、これを解決するためのものである。
【０１０５】
図２２は、本発明の第９の実施例によるダミーパターン配置方法及び半導体集積回路を説明する図である。
【０１０６】
第９の実施例では、クロックツリーの上下配線層に対してダミーパターンの発生を禁止する。図２２において、クロックツリーの実配線パターン１３１に対して、例えば１層上の配線層においてダミーパターン１３２が設けられる。実際のチップレイアウトにおいては当然複数配線層でツリーを構成するが、図示の簡略化のため２つの配線層のみを示す。図２２に示されるように、クロックツリーの配線パターン１３１の部位においては、上下層においてダミーパターン１３２の発生が禁止される。
【０１０７】
図２３は、本発明の第９の実施例によるダミーパターン配置方法を示すフローチャートである。
【０１０８】
ステップＳ１で、クロックツリーを生成する。ステップＳ２で、クロックツリーと同一形状のダミーパターン発生禁止領域を、クロックツリーの上下配線層に生成する。即ち、クロックツリーレイアウトを生成する際、ＣＡＤシステムにおいて通常は実配線用のレベルコードのみを発生するのに対し、クロックツリーと同一の形状を有するパターンを生成して、ダミーパターン発生禁止領域用のレベルコードを割り当てる。
【０１０９】
ステップＳ３において、ダミーパターンを読み込んで、クロックツリーの上下配線層において、ダミーパターンを配線パターンに重ねる。ステップＳ４で、ルールファイルを読み込んで、クロックツリーの上下配線層において、配線パターンとダミーパターンとの最小間隔は適正か否かを判断する。適正な場合には、ステップＳ５で、ダミーパターンを残す。適正でないダミーパターンがある場合には、ステップＳ６で、適正でないダミーパターンを削除する。ステップＳ７で、クロックツリーの上下配線層内での配線を考慮した、ダミーパターン群の配置が確定される。
【０１１０】
ステップＳ８において、クロックツリーの上下配線層においてステップＳ１で生成されるダミーパターン発生禁止領域内に、ダミーパターンが位置するか否かを判断する。位置しない場合には、ステップＳ９で、ダミーパターンを残す。位置するダミーパターンがある場合には、ステップＳ１０で、対応するダミーパターンを削除する。これによりステップＳ１１で、クロックツリーの上下配線層においてクロックツリーのダミーパターン発生禁止領域を考慮した、ダミーパターン群の配置が確定する。
【０１１１】
最後に、ステップＳ１２で、全配線層に対して上記処理を行った後、各配線層において配線パターンとダミーパターンとを合成し、露光処理用のマスクデータを作成する。
【０１１２】
図２４は、本発明のダミーパターン配置方法を実行するＣＡＤシステムの構成を示す図である。
【０１１３】
図２４に示されるように、本発明によるダミーパターン配置方法を実行する装置或いはＣＡＤシステムは、例えばパーソナルコンピュータやエンジニアリングワークステーション等のコンピュータにより実現される。図２４の装置は、コンピュータ５１０と、コンピュータ５１０に接続されるディスプレイ装置５２０、通信装置５２３、及び入力装置よりなる。入力装置は、例えばキーボード５２１及びマウス５２２を含む。コンピュータ５１０は、ＣＰＵ５１１、ＲＡＭ５１２、ＲＯＭ５１３、ハードディスク等の二次記憶装置５１４、可換媒体記憶装置５１５、及びインターフェース５１６を含む。
【０１１４】
キーボード５２１及びマウス５２２は、ユーザとのインターフェースを提供するものであり、コンピュータ５１０を操作するための各種コマンドや要求されたデータに対するユーザ応答等が入力される。ディスプレイ装置５２０は、コンピュータ５１０で処理された結果等を表示すると共に、コンピュータ５１０を操作する際にユーザとの対話を可能にするために様々なデータ表示を行う。通信装置５２３は、遠隔地との通信を行うためのものであり、例えばモデムやネットワークインターフェース等よりなる。
【０１１５】
本発明によるダミーパターン配置方法を含むＣＡＤソフトウェアは、コンピュータ５１０が実行可能なコンピュータプログラムとして提供される。このコンピュータプログラムは、可換媒体記憶装置５１５に装着可能な記憶媒体Ｍに記憶されており、記憶媒体Ｍから可換媒体記憶装置５１５を介して、ＲＡＭ５１２或いは二次記憶装置５１４にロードされる。或いは、このコンピュータプログラムは、遠隔地にある記憶媒体（図示せず）に記憶されており、この記憶媒体から通信装置５２３及びインターフェース５１６を介して、ＲＡＭ５１２或いは二次記憶装置５１４にロードされる。
【０１１６】
キーボード５２１及び／又はマウス５２２を介してユーザからプログラム実行指示があると、ＣＰＵ５１１は、記憶媒体Ｍ、遠隔地記憶媒体、或いは二次記憶装置５１４からプログラムをＲＡＭ５１２にロードする。ＣＰＵ５１１は、ＲＡＭ５１２の空き記憶空間をワークエリアとして使用して、ＲＡＭ５１２にロードされたプログラムを実行し、適宜ユーザと対話しながら処理を進める。なおＲＯＭ５１３は、コンピュータ５１０の基本動作を制御するための制御プログラムが格納されている。
【０１１７】
上記コンピュータプログラムを実行することで、上記各実施例で説明されたように、ダミーパターン配置方法を実行する。またこの計算機環境が、ＣＡＤシステムである。
【０１１８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【０１１９】
なお本発明は、以下の内容を含むものである。
【０１２０】
（付記１）半導体基板上に設けられた複数の層と、該複数の層の任意の１層である第１の層に設けられる配線と、該第１の層とは異なる第２の層に設けられ該配線の位置と重なる平面上の位置を避けて配置される配線ダミーを含むことを特徴とする半導体集積回路。
【０１２１】
（付記２）該第１の層は該第２の層の上下何れかに隣接する層であることを特徴とする付記１記載の半導体集積回路。
【０１２２】
（付記３）該配線は電源配線を除く信号配線であることを特徴とする付記１記載の半導体集積回路。
【０１２３】
（付記４）該配線ダミーは該第１の層に設けられる電源配線の位置と重なる平面上の位置にも配置されることを特徴とする付記３記載の半導体集積回路。
【０１２４】
（付記５）該信号配線は所定の配線幅以下の配線であり該電源配線は該所定の幅以上の配線であることを特徴とする付記４記載の半導体集積回路。
【０１２５】
（付記６）該配線ダミーはポリシリコン或いは拡散層の位置と重なる平面上の位置を避けるように配置されることを特徴とする付記１記載の半導体集積回路。
【０１２６】
（付記７)配線層と、
該配線層に配置される配線と、
該配線層に配置される複数種類の異なるサイズのダミーパターン
を含むことを特徴とする半導体集積回路。
【０１２７】
（付記８)該複数種類の異なるサイズのダミーパターンはそれぞれ異なるパターン間隔で配置されることを特徴とする付記７記載の半導体集積回路。
【０１２８】
（付記９)配線層と、
該配線層に配置される配線と、
該配線層に配置され該配線のパターンに応じ異なる形状を有するダミーパターン
を含むことを特徴とする半導体集積回路。
【０１２９】
（付記１０)積層される複数の配線層と、
該複数の配線層のうち第１の配線層に所定の間隔を最小間隔として配置され、該所定の間隔だけ離れて配線が両側に存在する第１の配線と、該所定の間隔だけ離れた位置には両側において配線が存在しない第２の配線とを含む複数の配線と、
該第１の配線層の１つ上又は下にある第２の配線層において、該第１の配線の位置に対応する位置に配置されると共に、該第２の配線の位置に対応する位置には配置されないダミーパターン
を含むことを特徴とする半導体集積回路。
【０１３０】
（付記１１)該複数の配線は該所定の間隔だけ離れて配線が片側にのみ存在する第３の配線を含み、該第２の配線層において該ダミーパターンは該第３の配線の位置に対応する位置にも配置されることを特徴とする付記１０記載の半導体集積回路。
【０１３１】
（付記１２)該複数の配線は該所定の間隔だけ離れて配線が片側にのみ存在する第３の配線を含み、該第２の配線層において該ダミーパターンは該第３の配線の位置に対応する位置に配置されないことを特徴とする付記１０記載の半導体集積回路。
【０１３２】
（付記１３)積層される複数の配線層と、
該複数の配線層のうち第１の配線層に配置され、所定幅未満の第１の配線と、該所定幅以上であり電源電位を伝達する第２の配線と、該所定幅以上でありクロック信号を伝達する第３の配線とを含む複数の配線と、
該第１の配線層の１つ上又は下にある第２の配線層において、該第２の配線の位置に対応する位置に配置されると共に、該第３の配線の位置に対応する位置には配置されないダミーパターン
を含むことを特徴とする半導体集積回路。
【０１３３】
（付記１４）複数の異なるサイズを有するパターンがそれぞれ縦横に配置された複数のダミーパターンを提供し、
該複数のダミーパターンをサイズの大きいものから配線レイアウト上に順に配置する
各段階を有することを特徴とするダミーパターン配置方法。
【０１３４】
（付記１５）第１の間隔と該第１の間隔より広い第２の間隔を含む複数の間隔で配置されるダミーパターンを提供し、
該ダミーパターンを配線レイアウト上に配置し、
該ダミーパターンのサイズを拡大することで該第１の間隔で隣接するダミーパターン同士を併合し、
該併合されたダミーパターンのサイズを縮小する
各段階を含むことを特徴とするダミーパターン配置方法。
【０１３５】
（付記１６）積層される複数の配線層のうち第１の配線層に所定の間隔を最小間隔として配置される第１の配線パターンを拡幅することにより該所定間隔で隣接する配線パターン同士を併合し、
併合された配線パターンを含む該拡幅された配線パターンを縮幅し、
該縮幅された配線パターンと拡幅される前の該第１の配線パターンとを重ねあわせることで第２の配線パターンを生成し、
該第１の配線層の１つ上又は下にある第２の配線層において、該第２の配線パターンにおける該縮幅された配線パターンの位置に対応する位置にダミーパターンを配置する
各段階を含むことを特徴とするダミーパターン配置方法。
【０１３６】
【発明の効果】
本発明による半導体集積回路では、異なる層に通常配線と配線ダミーとが配置される際に、通常配線の位置と重なる平面上の位置を避けて配線ダミーを配置する。これによって、異なる層に配置される通常配線と配線ダミーとの間の容量を削減することが可能となり、回路設計等におけるシミュレーションの精度を向上させることが出来る。
【０１３７】
また上記半導体集積回路において、通常配線が電源配線の場合には、配線ダミーは電源配線の位置と重なる平面上の位置に配置可能であることを特徴とする。このように、カップリング容量の影響の無い電源配線に対しては配線ダミーの配置制限を設けないようにすることで、上下層に存在する通常配線の影響によって配線ダミーの配置数が極端に減り、配線ダミーによって配線密度を一様にするという本来の目的が損なわれることを避けることが出来る。
【０１３８】
また上記半導体集積回路において、配線ダミーはポリシリコン或いは拡散層の位置と重なる平面上の位置を避けるように配置されることを特徴とする。これによって、カップリング容量の影響を受けるポリシリコン又は拡散層と配線ダミーとの間の容量を削減することが可能となり、回路設計等におけるシミュレーションの精度を向上させることが出来る。
【０１３９】
更に、本発明によれば、複数サイズのダミーパターンを利用することにより、ダミーパターン近傍においてパターン面積占有率の制御可能範囲を広げると共に、狭い隙間にも小さなダミーパターンを挿入してダミー発生効率を向上させることが出来る。この結果、適正なレジストパターン面積比を達成することが出来る。
【０１４０】
更に、隣接配線との結合容量が支配的な密配線部を選択的に抽出して、その上下にダミーパターンを発生可能とすることで、寄生容量の影響を極力抑えながら、適正なダミーパターンの面積占有率を確保することが出来る。
【０１４１】
更に、クロックツリーの上下にはダミーパターンの発生を禁止することで、ダミーパターン面積占有率確保のために太幅配線の上下にダミーパターンの発生を許可している場合であっても、高速な電位変動を伴うクロックツリーのみ選択的に除外し、クロック信号に対する寄生容量の影響を削減することが出来る。
【図面の簡単な説明】
【図１】配線ダミーにより配線密度が一定となるように構成される半導体集積回路の一部を示す平面図である。
【図２】配線ダミーによる容量の生成を説明するための図である。
【図３】配線ダミーによる容量の影響を説明するための図である。
【図４】本発明の第１の実施例による半導体集積回路の一部を示す図である。
【図５】本発明の第２の実施例による半導体集積回路の一部を示す図である。
【図６】本発明の第３の実施例による半導体集積回路の一部を示す図である。
【図７】本発明の第４の実施例による半導体集積回路の一部を示す図である。
【図８】本発明の第５の実施例による半導体集積回路の一部を示す図である。
【図９】本発明の第６の実施例によるダミーパターン配置方法及び半導体集積回路を説明するための配線レイアウトの平面図である。
【図１０】従来の単一ダミーサイズ方式によるパターン配置を示す配線レイアウトの平面図である。
【図１１】本発明の第６の実施例によるダミーパターン配置方法を示すフローチャートである。
【図１２】本発明の第７の実施例によるダミーパターン配置方法及び半導体集積回路を説明するための図である。
【図１３】本発明の第７の実施例によるダミーパターン配置方法を示すフローチャートである。
【図１４】本発明の第８の実施例によるダミーパターン配置可能領域を示すＬＳＩ断面図である。
【図１５】本発明の第８の実施例によるダミーパターン配置方法を示すフローチャートである。
【図１６】第８の実施例によるダミーパターン配置方法の一段階におけるレイアウトを示す平面図である。
【図１７】第８の実施例によるダミーパターン配置方法の一段階におけるレイアウトを示す平面図である。
【図１８】第８の実施例によるダミーパターン配置方法の一段階におけるレイアウトを示す平面図である。
【図１９】第８の実施例によるダミーパターン配置方法の一段階におけるレイアウトを示す平面図である。
【図２０】第８の実施例によるダミーパターン配置方法の一段階におけるレイアウトを示す平面図である。
【図２１】第８の実施例によるダミーパターン配置方法の一段階におけるレイアウトを示す平面図である。
【図２２】本発明の第９の実施例によるダミーパターン配置方法及び半導体集積回路を説明する図である。
【図２３】本発明の第９の実施例によるダミーパターン配置方法を示すフローチャートである。
【図２４】本発明のダミーパターン配置方法を実行するＣＡＤシステムの構成を示す図である。
【符号の説明】
１０、１１、１２ 通常配線
１３ 配線ダミー
３０ ポリシリコン又は拡散層
５１０ コンピュータ
５１１ ＣＰＵ
５１２ ＲＡＭ
５１３ ＲＯＭ
５１４ 二次記憶装置
５１５ 可換媒体記憶装置
５１６ インターフェース
５２０ ディスプレイ装置
５２１ キーボード
５２２ マウス
５２３ 通信装置
【発明の属する技術分野】
本発明は、一般に半導体集積回路に関し、詳しくはダミーを配置した半導体集積回路に関する。
【０００２】
【従来の技術】
大規模半導体集積回路を製造する場合、配線密度が基板上の位置によって大きく異なると、位置によって最適なエッチング条件が異なってしまい、エッチング処理の効果が一様にならないという問題がある。この結果、配線密度が小さいところでは、レジストが消滅して断線が生じたり、配線幅が狭くなってくびれてしまい配線抵抗が著しく増大するなどの弊害が生じる。また大きくくびれる場所では配線が倒れたりする可能性がある。これを避けるために近年の半導体集積回路では、配線密度の小さい場所では配線のダミーを敷き詰めて、配線密度を基板上の位置に関わらず一定にするよう構成されている。
【０００３】
図１は、配線ダミーにより配線密度が一定となるように構成される半導体集積回路の一部を示す平面図である。
【０００４】
図１の半導体集積回路は、半導体基板上の第ｎ層の配線を上部から見た平面図を示しており、第ｎ層配線１０乃至１２が回路配線として設けられる（ｎは任意の自然数）。配線１０と１１との間には通常の回路配線が無く、このまま配線が無い状態でエッチング処理して半導体集積回路を製造したのでは、断線や配線くびれが生じる可能性がある。そこで図１に示されるように、第ｎ層に、配線ダミー１３を配線間の空白域に敷き詰めるように回路が設計される。この配線ダミー１３は、回路に電気的に接続される配線ではなく、配線密度を一様にしてエッチング条件を一定にするためのダミーである。
【０００５】
このように配線ダミー１３を敷き詰めることによって、エッチング処理の条件の違いによって生じる断線や配線くびれなどを避けることが出来る。
【０００６】
【発明が解決しようとする課題】
しかし配線ダミー１３を配置した場合、これらの配線ダミー１３と実際の回路との間に直接の電気接続はないが、容量が生成されるという問題がある。
【０００７】
図２は、配線ダミー１３による容量の生成を説明するための図である。
【０００８】
図２に示されるように、第ｎ層の上の第ｎ＋１層には、例えば回路の通常の配線１４及び１５が配置され、第ｎ層の下の第ｎ−１層には、例えば回路の通常の配線１６及び１７が配置される。これらの配線１４乃至１７及び配線ダミー１３との間に容量が存在することになる。
【０００９】
図３は、配線ダミー１３による容量の影響を説明するための図である。
【００１０】
図３の左側には、図２の回路において線Ａ−Ａ’に沿ってとった断面図を示す。また図３の右側には、断面図の点線で囲った部分に発生するカップリング容量を模式的に示した図を示す。これらの図に示されるように、例えば配線１４及び１５と配線ダミー１３との間には、容量Ｃ１及びＣ２が発生する。ここで回路の設計過程において回路シミュレーションを行う際に、通常の配線に関しては、配線間の容量を抽出してシミュレーション計算に組み込むことが可能である。しかしながら配線ダミー１３に関しては、回路設計後に自動的に生成されるために、通常の配線と配線ダミー１３間との容量Ｃ１及びＣ２を抽出して、シミュレーション計算に組み込むことは出来ない。従って、この容量分がシミュレーションの誤差となって現れ、シミュレーションの解析精度が低下するという問題がある。
【００１１】
また従来の配線ダミーパターンを生成する方法としては、配線の無い領域に、一定の大きさ及び形状の単位ダミーパターンを、所定の間隔で規則的に敷き詰めることが行われる。しかしこの方法では、配線間隔がダミーパターンの大きさより狭い領域ではダミーパターンが全く挿入されず、配線間隔が広がるとダミーパターンが例えば一列挿入されるが、更に配線間隔が広がっても上記所定の間隔で二列目のダミーパターンを挿入するに充分な配線間隔がない場合には、配置されるダミーパターンは一列のままである。このように、配線間隔は連続的な値をとり得るのに対して、所定の間隔で所定の大きさのダミーパターンを配置しようとすると、ダミーパターンの配置はステップ的に変化する。従って、空き領域が存在しレジストパターンの面積比を稼ぐことが出来ないと共に、レジストパターンの面積比を一定の割合に設定することが出来ない場合がある。
【００１２】
以上を鑑みて、本発明は、通常配線とダミー配線との容量を低減して、シミュレーションの解析精度を向上することが可能な半導体集積回路を提供することを目的とする。
【００１３】
また本発明は、配線間隔の大きさに関わらずレジストパターンの面積比を稼いで一定範囲に収めるように、ダミーパターンを適切に配置した半導体集積回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
また本発明による半導体集積回路は、積層される複数の配線層と、該複数の配線層のうち第１の配線層に所定の間隔を最小間隔として配置され、該所定の間隔だけ離れて配線が両側に存在する第１の配線と、該所定の間隔だけ離れた位置には両側において配線が存在しない第２の配線とを含む複数の配線と、該第１の配線層の１つ上又は下にある第２の配線層において、該第１の配線の位置に対応する位置に配置されると共に、該第２の配線の位置に対応する位置には配置されないダミーパターンを含むことを特徴とする。
【００２５】
上記半導体集積回路においては、両隣接グリッド（グリッド：配線を配置可能な最小間隔で配置された仮想的な格子）が空いた配線に対応するダミーパターンは相対的に大きな寄生容量を持つので、このような配線の上下層にはダミーパターンが存在しない。また両隣接グリッドが詰まった配線に対応するダミーパターンは寄生容量が相対的に小さいので、このような配線の上下層にはダミーパターンが配置されている。これにより、ある配線層に回路配線パターンが密に存在する場合であっても、その上下の配線層においてレジストパターンの面積比を増加させることが出来る。
【００３１】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００３２】
図４は、本発明の第１の実施例による半導体集積回路の一部を示す図である。
【００３３】
図１の半導体集積回路は、半導体基板上の第ｎ−１乃至ｎ＋１層の配線を上部から見た平面図を示しており、第ｎ層配線１０乃至１２が回路配線として設けられる。第ｎ層の配線１０と１１との間には通常の回路配線が存在しないので、同じ第ｎ層に配線ダミー１３を配線間の空白域に敷き詰めるように配置する。この配線ダミー１３は、回路に電気的に接続される配線ではなく、配線密度を一様にしてエッチング条件を一定にするためのダミーである。
【００３４】
但しこの配線ダミー１３を配置する際に、第ｎ層の上下に存在する第ｎ＋１層及び／又は第ｎ−１層に通常の配線が存在する場合、その通常の配線に平面上の位置が重なる領域には配線ダミー１３を配置しないように構成する。即ち、図４の例では、第ｎ−１層に通常の配線２１及び２２が設けられるので、第ｎ層においてこれらの通常配線に重なる領域には配線ダミー１３を配置しない。また同様に第ｎ＋１層に通常の配線２３及び２４が設けられるので、第ｎ層においてこれらの通常配線に重なる領域には配線ダミー１３を配置しない。
【００３５】
これによって、第ｎ＋１層及び／又は第ｎ−１層の通常配線と第ｎ層の配線ダミー１３との間の容量を削減することが可能となり、回路設計等におけるシミュレーションの精度を向上させることが出来る。更に、実際のデバイスにおいて、配線の寄生容量を低減することが出来るため、配線における信号遅延を低減させることが出来る。
【００３６】
図５は、本発明の第２の実施例による半導体集積回路の一部を示す図である。
【００３７】
図５の半導体集積回路は、半導体基板上の第ｎ−１乃至ｎ＋１層の配線を上部から見た平面図を示しており、図４と同一の要素は同一の符号で参照する。
【００３８】
第ｎ層の配線１０と１１との間には通常の回路配線が存在しないので、同じ第ｎ層に配線ダミー１３を配線間の空白域に敷き詰めるように配置する。 但しこの配線ダミー１３を配置する際に、第ｎ層の上下に存在する第ｎ＋１層及び／又は第ｎ−１層に通常の配線が存在する場合、その通常の配線に平面上の位置が重なる領域には配線ダミー１３を配置しないように構成する。即ち、図５の例では、第ｎ＋１層に通常の配線２３及び２４が設けられるので、第ｎ層においてこれらの通常配線に重なる領域には配線ダミー１３を配置しない。
【００３９】
但し第ｎ＋１層及び／又は第ｎ−１層に存在する通常の配線が電源配線である場合には、この電源配線と平面上の位置が重なる領域には配線ダミー１３を配置可能であると判断して回路を構成する。即ち、図５の例では、第ｎ−１層に通常の配線２５が設けられるが電源配線であるので、第ｎ層においてこの電源配線に重なる領域には配線ダミー１３を配置する。
【００４０】
電源配線に供給される電圧は信号電圧ではなく電源電圧であり、配線ダミー１３による容量が存在しても問題とならない。従って上述のように、電源配線に対しては、配線ダミー１３の配置制限を設けないようにする。これによって、上下層に存在する通常配線の影響によって配線ダミー１３の配置数が極端に減り、配線ダミー１３によって配線密度を一様にするという本来の目的が損なわれることを避けることが出来る。
【００４１】
なお電源配線を通常配線と区別するためには、配線幅に着目すればよい。電源配線は、信号伝送用の信号配線と比較すると、配線幅Ｗがかなり広く設計されるのが一般である。従って、配線幅Ｗが所定の配線幅以上である場合には、電源配線と認識して、配線ダミー１３に対する配置制限を解除すればよい。なお信号配線と電源配線とを分ける閾値配線幅は、半導体集積回路の微細化の度合いによって異なり、半導体製造プロセスの技術進歩と共に変化（減少）する。従って、閾値配線幅は、約何マイクロと固定的に規定できるものではない。具体的には、製造する半導体集積回路の微細化の度合いに応じて、閾値配線幅を適宜決定すればよい。
【００４２】
図６は、本発明の第３の実施例による半導体集積回路の一部を示す図である。
【００４３】
図６の半導体集積回路は、半導体基板上の第ｎ−１乃至ｎ＋１層の配線を上部から見た平面図を示しており、図５と同一の要素は同一の符号で参照する。
【００４４】
図６の第３の実施例においては、図５の第２の実施例と同様に、第ｎ＋１層及び／又は第ｎ−１層に存在する通常の配線が電源配線である場合には、この電源配線と平面上の位置が重なる領域には配線ダミー１３を配置可能であると判断して回路を構成する。但し図５の第２の実施例では、第ｎ−１層に配置された通常の配線２５を電源配線と認識するために配線幅Ｗを考慮したが、図６の第３の実施例では、配線レイアウト設計において、第ｎ−１層に配置する通常の配線２６及び２７とは異なるレイヤーに電源配線２５Ａを描くように配線レイアウトする。即ち例えば、配線レイアウト設計を行う際に、第ｎ−１層とは別の第（ｎ−１）’層を設けて、電源配線はこの第（ｎ−１）’層に描くように配線レイアウトをする。これによって、図６に示される配線２５Ａが通常配線ではなく電源配線であると容易に認識することが可能となる。
【００４５】
図７は、本発明の第４の実施例による半導体集積回路の一部を示す図である。
【００４６】
図７の半導体集積回路は、半導体基板上の第ｎ−１乃至ｎ＋１層の配線を上部から見た平面図を示しており、図４と同一の要素は同一の符号で参照する。図7に示されるように、第ｎ層配線１０乃至１２が回路配線として設けられる。第ｎ層の配線１０と１１との間には通常の回路配線が存在しないので、同じ第ｎ層に配線ダミー１３を配線間の空白域に敷き詰めるように配置する。
【００４７】
但しこの配線ダミー１３を配置する際に、第ｎ層に隣接する層に半導体基板上に形成されたポリシリコン層又は半導体基板上に形成された拡散層が存在する場合、そのポリシリコン又は拡散層に平面上の位置が重なる領域には配線ダミー１３を配置しないように構成する。即ち、図７の例では、第ｎ−１層にポリシリコン又は拡散層３０が設けられるので、第ｎ層においてこれらのポリシリコン又は拡散層３０に重なる領域には配線ダミー１３を配置しない。
【００４８】
これによって、第ｎ−１層のポリシリコン又は拡散層と第ｎ層の配線ダミー１３との間の容量を削減することが可能となり、回路設計等におけるシミュレーションの精度を向上させることが出来る。更に、実際のデバイスにおいて、配線の寄生容量を低減することが出来るため、配線における信号遅延を低減させることが出来る。
【００４９】
図８は、本発明の第５の実施例による半導体集積回路の一部を示す図である。
【００５０】
図８の半導体集積回路は、半導体基板上の複数層の配線を上部から見た平面図を示しており、図４と同一の要素は同一の符号で参照する。
【００５１】
図８において、第ｎ層配線１０乃至１２が回路配線として設けられる。第ｎ層の配線１０と１１との間には通常の回路配線が存在しないので、同じ第ｎ層に配線ダミー１３を配線間の空白域に敷き詰めるように配置する。また第ｎ−１層に通常の配線２１及び２２が設けられるので、第ｎ層においてこれらの通常配線に重なる領域には配線ダミー１３を配置しない。また同様に第ｎ＋１層に通常の配線２３及び２４が設けられるので、第ｎ層においてこれらの通常配線に重なる領域には配線ダミー１３を配置しない。
【００５２】
更にこの第５の実施例においては、この配線ダミー１３を配置する際に、第ｎ層の上下に存在する第ｎ＋ｍ層及び／又は第ｎ−ｍ層に通常の配線が存在する場合、その通常の配線に平面上の位置が重なる第ｎ層の領域には配線ダミー１３を配置しないように構成する（ｍは任意の自然数）。即ち、図８の例では、第ｎ＋ｍ層に通常の配線３１及び３２が設けられるので、第ｎ層においてこれらの通常配線に重なる領域には配線ダミー１３を配置しない。
【００５３】
これによって、第ｎ−ｍ層乃至第ｎ＋ｍ層の通常配線と第ｎ層の配線ダミー１３との間の容量を削減することが可能となり、回路設計等におけるシミュレーションの精度を向上させることが出来る。なおこの第５の実施例においては、第ｎ−ｍ層乃至第ｎ＋ｍ層に通常配線が存在するときにこの通常配線に対応する位置に配線ダミー１３を配置しないとしたが、更に前述の第４の実施例の場合と同様に、ポリシリコン或いは拡散層が存在するときに、これに対応する位置に配線ダミー１３を配置しないようにしてよい。
【００５４】
以下に、本発明の更なる実施例を添付の図面を用いて詳細に説明する。
【００５５】
以下の説明においては、ＬＳＩの多層配線における配線層のうち任意の１層を例にとって実施例を説明すると共に、複数の配線層を考慮する必要がある場合にはこの任意の１層とその上下配線層を例にとって実施例を説明する。
【００５６】
図９は、本発明の第６の実施例によるダミーパターン配置方法及び半導体集積回路を説明するための配線レイアウトの平面図である。図９の配線レイアウトは、第１の配線１０１、第２の配線１０２、第３の配線１０３、及び第４の配線１０４を含む。配線１０１乃至１０４は、同一配線層に存在する。
【００５７】
図９（ａ）に示されるように、まず第１段階で、第１のダミーパターン１０５を発生する。ダミーパターン１０５は、第６の実施例で発生する３種類のダミーパターンサイズのうちで、最大のサイズを有するものである。ダミーパターン１０５のサイズは例えば９μｍであり、隣接するダミーパターン１０５間の間隔は例えば１μｍである。この場合、ダミーパターン１０５を縦横に多数並べた領域における配線面積占有率は、（９μｍ×９μｍ）／（（９μｍ＋１μｍ）×（９μｍ＋１μｍ））×１００＝８１％ となり、高い占有率を確保できる。但し、ダミーパターン１０５は最大サイズのダミーパターンであるので、ダミーパターン１０５は、配線１０１と配線１０２の間の領域のように配線間隔が広い領域にのみ発生される。
【００５８】
図９（ｂ）は、第２段階におけるダミーパターン発生を示す。ダミーパターン１０６は、第６の実施例で発生する３種類のダミーパターンサイズのうち、中間のサイズを有するものである。ダミーパターン１０６のサイズは、例えば２μｍであり、隣接するダミーパターン１０６間の間隔は例えば１μｍである。この場合、例えばダミーパターン１０６を縦横に多数並べた領域における配線面積占有率は、（２μｍ×２μｍ）／（（２μｍ＋１μｍ）×（２μｍ＋１μｍ））×１００＝４５％となる。既にダミーパターン１０５が配置されているので、配線１０１と配線１０２の間にはダミーパターン１０６は発生されない。また、配線１０３と配線１０４との間隔が狭いので、配線１０３と配線１０４との間にダミーパターン１０６は発生されない。
【００５９】
図９（ｃ）は、第３段階におけるダミーパターン発生を示す。ダミーパターン１０７は、第６の実施例で発生する３種類のダミーパターンサイズのうち、最小のサイズを有するものである。ダミーパターン１０７のサイズは、例えば１μｍであり、隣接するダミーパターン１０７間の間隔は例えば１μｍである。この場合、ダミーパターン１０７を縦横に多数並べた部分における配線面積占有率は、（１μｍ×１μｍ）／（（１μｍ＋１μｍ）×（１μｍ＋１μｍ））×１００＝２５％となる。
【００６０】
既にダミーパターン１０５及び１０６が配置されているので、配線１０１と配線１０２の間および配線１０２と配線１０３の間には、ダミーパターン１０７は発生されない。
【００６１】
上述のように本実施例においては、基本となるダミーパターンサイズとして複数の異なるサイズを用意し、ダミーパターンサイズが大きい方から順にサイズに応じた間隔で配置していく。本実施例においては、小サイズのダミーパターンについては、配線面積占有率を気にすることなくサイズを小さくしてよい。
これは、具体的には以下のように説明できる。
【００６２】
従来の単一ダミーサイズ方式で、ダミーサイズが２μｍであり、ダミーパターンの間隔が１μｍである場合を想定する。このダミーパターンは、上記第６の実施例のダミーパターン１０６と同一である。このダミーパターンを使用した場合、ダミーパターン近傍の面積占有率は４５％となり、適切なレジスト面積比が得られる。なおレジスト面積比は、約３０％から約８０％の範囲にあれば適切であると見なされる。
【００６３】
この従来例のダミーパターンを第６の実施例の配線１０１乃至１０４に適用すると、図１０に示されるようになる。配線１０１及び配線１０２の間と配線１０２及び配線１０３の間とには、ダミーパターン１０８が発生されるが、配線１０３及び配線１０４の間にはダミーパターンが発生されない。
【００６４】
単純にダミーパターンだけの面積占有率に着目すると、図１０では、配線１０１と配線１０２の間と、配線１０２と配線１０３の間とでそれぞれ４５％となり、配線１０３と配線１０４の間が０％となる。また配線１０１乃至１０３も配線面積占有率に含めて考えると、配線１０１と配線１０２とを含む近傍については、ダミーパターン１０８と配線１０２との間にはかなりのブランク領域があり、実際の面積占有率は４５％より大幅に落ちることになる。
【００６５】
これに対し、本発明の第６の実施例の図９（ｃ）では、単純にダミーパターンだけの面積占有率に着目すると、配線１０１と配線１０２の間が８１％で、配線１０２と配線１０３の間が４５％で、配線１０３と配線１０４の間が２５％となる。このように、複数のダミーパターンサイズを使用することにより、全体的に面積占有率を稼ぐことができる。また配線１０１乃至１０３も配線面積占有率に含めて考えると、配線１０１と配線１０２とを含む近傍については実際の面積占有率は８１％より低くなり、また配線１０３と配線１０４を含む近傍については実際の面積占有率は２５％より高くなる。従って、全体的に面積占有率を稼ぐことができると共に、適切な面積占有率を一様に実現することが可能になる。
また本実施例においては、ダミーパターンをサイズの大きいものから順に配置していくことにより、配線間隔の広い領域に大きなダミーパターンを挿入し、局所的な配線面積占有率を稼ぐことができる。これとは逆に、ダミーパターンサイズが小さい方から順に配置していくと、配線１０１、配線１０２、配線１０３、及び配線１０４の全ての配線間に最小サイズのダミーパターンが配置されてしまうので、大きなダミーパターンを挿入する余地が無くなり、配線面積占有率を向上することが出来ない。但し、ダミーパターンサイズが小さい方から順に配置していく場合であっても、より大きな残りのダミーパターンが配置可能な領域を除外して配置するように考慮すれば、適切なダミーパターンの配置を実現することが出来る。
【００６６】
また本実施例では、複数のダミーパターンサイズを使用することにより、単一のダミーサイズを用いる従来例と比較して、より小さなサイズのダミーパターンを含めることが出来る。このようにより小さなサイズのダミーパターンを設定することにより、図１０に示されるように従来ダミーパターンを発生できなかった配線１０３と配線１０４の間のような領域にも、ダミーパターンを発生することが可能となる。
【００６７】
ダミーパターンの間隔は、デザインルール上の制約により、ダミーパターンサイズを小さくするのに比例して縮小することは難しく、一定の下限が定められてしまう。従って従来の単一ダミーサイズ方式で、配線１０３と配線１０４の間に発生できるようなダミーサイズに設定してしまうと、配線１０１と配線１０２の間のように配線間隔が広い領域において、配線面積占有率を適正値に維持することが出来なくなってしまう。これに対して本実施例では、図９（ｃ）に示されるように、配線間の領域の広さに応じたダミーパターンサイズを用いることにより適正な配線面積占有率を確保しながら、配線間隔が狭い領域にも配置可能なダミーパターン１０７を使用することが出来る。
【００６８】
図１１は、本発明の第６の実施例によるダミーパターン配置方法を示すフローチャートである。
【００６９】
ステップＳ１で、レイアウトデータと最大サイズの仮想ダミーパターンのデータを読み込み、レイアウトデータと最大サイズの仮想ダミーパターンを重ねる。ステップＳ２で、ルールファイルを読み込み、配線と最大サイズの仮想ダミーパターンの各々との最小間隔が適正であるか判断する。適正である場合には、ステップＳ３で、最大サイズの仮想ダミーパターンを残す。適正でない仮想ダミーパターンがある場合には、ステップＳ４で、適正でない最大サイズの仮想ダミーパターンを選択して削除する。これによりステップＳ５で、第１のダミーパターン群の配置が確定する。
【００７０】
ステップＳ６で、中間サイズの仮想ダミーパターンデータを読み込み、レイアウトデータと第１のダミーパターンとの和に、中間サイズの仮想ダミーパターンを重ねる。ステップＳ７で、ルールファイルを読み込み、配線及び第１のダミーパターンと中間サイズの仮想ダミーパターンの各々との最小間隔は適正であるか判断する。適正である場合には、ステップＳ８で、中間サイズの仮想ダミーパターンを残す。適正でない仮想ダミーパターンがある場合には、ステップＳ９で、適正でない中間サイズの仮想ダミーパターンを選択して削除する。これによりステップＳ１０で、第２のダミーパターン群の配置が確定する。
【００７１】
ステップＳ１１で、最小サイズの仮想ダミーパターンデータを読み込み、レイアウトデータと第１のダミーパターンと第２のダミーパターンとの和に、最小サイズの仮想ダミーパターンを重ねる。ステップＳ１２で、ルールファイルを読み込み、配線、第１のダミーパターン、及び第２のダミーパターンと最小サイズの仮想ダミーパターンの各々との最小間隔は適正か判断する。適正である場合には、ステップＳ１３で、最小サイズの仮想ダミーパターンを残す。適正でない仮想ダミーパターンがある場合には、ステップＳ１４で、適正でない最小サイズの仮想ダミーパターンを選択して削除する。これによりステップＳ１５で、第３のダミーパターン群の配置が確定する。
【００７２】
最後に、ステップＳ１６で、配線、第１のダミーパターン、第２のダミーパターン、及び第３のダミーパターンを合成し、レジスト露光処理に使用するためのマスクデータを作成する。
【００７３】
なお上記第６の実施例の説明では、３種類の異なるサイズのダミーパターンを用いる構成としたが、２種類或いは４種類以上の異なるサイズのダミーパターンを用いる構成としてもよい。
【００７４】
以下に、本発明の第７の実施例を説明する。
【００７５】
図１２は、本発明の第７の実施例によるダミーパターン配置方法及び半導体集積回路を説明するための図である。図１２（ａ）に示されるように配線レイアウトは、第１の配線１０８、第２の配線１０９、及び第３の配線１１０を含む。配線１０８乃至１１０は、同一配線層に存在する。
【００７６】
図１２（ａ）に示されるように、まず第1段階で、ダミーパターン１１２を発生する。ダミーパターン１１２は、複数のダミーパターン要素で１つの纏まり１１２Ａを構成し、纏まり１１２Ａ内のダミーパターン間の間隔である第１の間隔Ｄ１と、纏まり間のダミーパターン間隔である第２の間隔Ｄ２とが存在するように、異なる２つの間隔を設けて配置される。ダミーパターン１１２の寸法は、例えば１μｍである。ダミーパターン１１２間の間隔Ｄ１は例えば０．８μｍであり、間隔Ｄ２は例えば１μｍである。
【００７７】
図１２（ｂ）は、本発明の第７の実施例におけるダミーパターン１１２のテンプレートを示す図である。このテンプレートを図１２（ａ）の配線のレイアウトに重ねて、配線と干渉するダミーパターン１１２を削除すると、図１２（ａ）のようなダミーパターン配置が得られる。この例では、３×３で９個のダミーパターン要素が、間隔０．８μｍで配置され１つの纏まり１１２Ａを形成しており、隣接する纏まり間は間隔１μｍである。
【００７８】
図１２（ｃ）は、第７の実施例の第２段階におけるダミーパターン発生を示す。図１２（ｃ）において、ダミーパターン１１３は、図１２（ａ）のダミーパターン１１２の併合処理を行うことで生成される。このダミーパターン１１２の併合処理は、以下のように実行される。
【００７９】
まずダミーパターン１１２に対して、例えば上下左右０．４４μｍの拡大処理を行う。即ち、１μｍのダミーサイズが１．８８μｍのダミーサイズに拡大される。この段階で、間隔０．８μｍで並んでいるダミーパターン同士は、周辺が重なり合うことにより間隙がなくなる。この際、纏まり１１２Ａ間の間隔である間隔１μｍで並んでいるダミーパターン同士の間には、０．１２μｍの間隔が残っているので、ダミーパターン同士が重なり合うことはなく併合されない。
【００８０】
続いて、拡大併合されたダミーパターンに対して、上下左右０．４４μｍの縮小処理を行う。この結果、纏まり１１２Ａ間の間隔である０．１２μｍの間隔が１μｍに戻され、図１２（ｃ）に示されるダミーパターン１１３が得られる。
【００８１】
上述のように第７の実施例では、ダミーパターンのサイズは１種類でよいが、ダミーパターン間の間隔を複数の異なる間隔に設定し。複数の異なる間隔のうちで狭い方の間隙を塞いでダミーパターンを併合する。これにより、ダミーサイズを拡大して面積占有率を稼ぐことができる。また、テンプレートのダミーサイズをある程度小さく設定しても、併合処理により面積占有率を回復できるので、狭い領域にも配置可能なサイズの小さいダミーパターンを用いることが出来る。
【００８２】
図１３は、本発明の第７の実施例によるダミーパターン配置方法のフローチャートを示す。
【００８３】
ステップＳ１で、レイアウトデータとダミーパターンデータを読み込んで、レイアウトデータとダミーパターンを重ねる。ステップＳ２で、ルールファイルを読み込んで、配線と各々のダミーパターンとの最小間隔は適正かを判断する。適正な場合には、ステップＳ３で、ダミーパターンを残す。適正でないダミーパターンがある場合には、ステップＳ４で、適正でないダミーパターンを削除する。ステップＳ５で、ダミーパターン群の配置が確定される。更にステップＳ６で、ダミーパターンを拡大処理する。ステップＳ７で、拡大したダミーパターンを縮小処理し、併合されたダミーパターンを生成する。
【００８４】
上記処理によって、前述の併合されたダミーパターンが生成されるが、必要であれば、以下の処理を更に行ってもよい。即ち、ステップＳ８で、レイアウトデータを読み込んで、レイアウトデータと併合したダミーパターンを重ねる。ステップＳ９で、ルールファイルを読み込んで、配線及び上記併合したダミーパターンの各々との最小間隔は適正か否かを判断する。適正な場合には、ステップＳ１０で、併合したダミーパターンを残す。適正でない併合したダミーパターンがある場合には、ステップＳ１１で、適正でない併合したダミーパターンを削除する。ステップＳ１２で、併合したダミーパターン群の配置が確定される。
【００８５】
その後、ステップＳ１３で、配線及び併合したダミーパターンを合成し、露光処理のためのマスクデータを作成する。
【００８６】
上記第７の実施例の説明では、併合処理により図１２（ｃ）のダミーパターンを生成する方法を説明したが、上記のような併合処理を経なくとも同様のダミーパターンを生成することは可能である。例えば、図１２（ｃ）の併合後の正方形状であるダミーパターンを縦横に等間隔で配置したものをテンプレートとしておき、このテンプレートと配線パターンとを重ね合わせて、正方形状のダミーパターンから配線パターンと重なる部分を切り取る方法などが考えられる。このように第７の実施例は、実現するための方法に関わらず、配線パターンに応じた形状を有する一定形状でないダミーパターンが配置される半導体集積回路を含むものである。
【００８７】
以下に、本発明の第８の実施例を説明する。前述の実施例において、回路配線パターンの上下にダミーパターンを発生しない方法では、回路配線パターンが密に配置されている場合、その上下配線層には殆どダミーパターンが発生されないことになり、レジストパターンの面積比を稼ぐことが出来ないと共に、レジストパターンの面積比を一定範囲に収めることができない場合がある。本発明の第８の実施例は、これを解決するためのものである。
【００８８】
図１４は、本発明の第８の実施例によるダミーパターン配置可能領域を示すＬＳＩ断面図である。図１４（ａ）において、着目する配線層には、両隣接グリッドの空いた配線１１４と、片側隣接グリッドの空いた配線１１５が配置される。また配線１１６は、着目する配線層において、両隣接グリッドが埋められた配線である。また配線１１７は、着目する配線層における幅の太い配線である。なおここで、グリッドとは半導体集積回路を設計する際に配線を配置する位置を示す仮想的な格子であり、グリッド間隔が配線の最小間隔に対応する。
【００８９】
着目する配線層の上記配線パターンに対して、ダミーパターン配置可能領域１１８が計算される。着目する配線層の上下の配線層において、ダミーパターン配置可能領域１１８の上下においては、ダミーパターンを配置するよう構成する。配線１１４、１１５、及び１１６の幅は例えば０．５μｍとし、配線１１７の幅は例えば２．５μｍである。グリッドのピッチは例えば１μｍである。ここで、幅が２μｍ以上の配線の部位においては、上下配線層にダミーパターン配置可能と設定する。それ以外に、両隣接グリッドの詰まった配線１１６の部位においては、上下配線層にダミーパターンを配置可能であるが、両隣接グリッドの空いた配線１１４及び片側隣接グリッドの空いた配線１１５の部位においては、上下配線層にダミーパターンを配置することは禁止である。なお上記説明は、単一配線層に付随した属性の説明であり、実際のダミー発生は、ダミー発生対象層の配線不在領域と上下の配線層に付随した属性であるダミーパターン配置可能領域１１８との論理積を基にして、評価し決定する。
【００９０】
図１４（ｂ）は、図１４（ａ）で着目した配線層の上側配線層にダミーパターンを仮想的に配置した場合の、寄生容量の結合を示す模式図である。ダミーパターン１１９は、両隣接グリッドの空いた配線１１４の上側に配置されたダミーパターンである。ダミーパターン１２０は、片側隣接グリッドの空いた配線１１５の上側に配置されたダミーパターンである。ダミーパターン１２１は、両隣接グリッドの詰まった配線１１６の上側に配置されたダミーパターンである。ダミーパターン１２２は、幅の太い配線１１７の上側に配置されたダミーパターンである。
【００９１】
各配線と上層の対応するダミーパターンとの間に結合する寄生容量は、一般的なキャパシタの記号で模式的に示している。なお、寄生容量の相対的な大きさを、キャパシタ記号の長さで表現している。幅の太い配線１１７に対応するダミーパターン１２２が、最も寄生容量が大きくなるが、電源配線やグランド配線を想定しているため問題とならない。両隣接グリッドの空いた配線１１４に対応するダミーパターン１１９は大きな寄生容量を持つので、本実施例において、このような配線の上下層にはダミーパターンの発生を禁止する。
【００９２】
片側隣接グリッドの空いた配線１１５に対応するダミーパターン１２０は中間的な寄生容量を持つので、本実施例において、このような配線の上下層にはダミーパターンの発生を禁止する。両隣接グリッドの詰まった配線１１６に対応するダミーパターン１２１は寄生容量が小さいので、本実施例において、このような配線の上下層にはダミーパターンの発生を許可する。配線１１６においてダミーパターン１２１の寄生容量が小さくなる理由は、両隣接グリッドに配線が存在する場合、隣接配線との間に結合する寄生容量が支配的になり、ダミーパターン１２１との間に結合する寄生容量の比率が相対的に下がるためである。従って寄生容量による影響は相対的に無視することが可能となり、上下層にダミーパターンの発生を許可することが出来る。
【００９３】
図１５は、本発明の第８の実施例によるダミーパターン配置方法を示すフローチャートである。また図１６乃至図２１は、第８の実施例によるダミーパターン配置方法の各段階におけるレイアウトを示す平面図である。以下に、図１５に示されるダミーパターン配置方法を、図１６乃至図２１を参照して説明する。
【００９４】
まず図１６は、初期配線パターンを示す図である。図１６において、図１４と同一の配線は同一の参照番号で参照される。
【００９５】
図１５のステップＳ１では、第１の処理として、レイアウトデータを読み込んで、配線１１４乃至１１７に対して拡幅処理を行う。拡幅量は、隣接グリッドの詰まった配線が互いに接触して隙間が潰れる量とする。このとき、隣接グリッドは空いているが２グリッド隣が詰まっている配線同士が、互いに接触して隙間が潰れる程拡幅してはならない。図１７に、拡幅処理後の配線２３を示す。また初期状態の配線１１４乃至１１７を参考として点線で示す。
ステップＳ２では、第２の処理として、拡幅後の配線パターン１２３に対して縮幅処理を行う。図１８に示されるように、縮幅量は、片側隣接グリッドの空いた配線１１５の位置に縮幅後の配線パターン１２４が残らず、両隣接グリッドの詰まった配線１１６の位置に縮幅後の配線パターン１２４が残るような量とする。
【００９６】
ステップＳ３で、第３の処理として、レイアウトデータを読み込んで、縮幅後の配線パターン１２４と元の配線１１４乃至１１７との論理和をとり、配線パターン１２５を生成する。図１９に、論理和処理後の配線パターン１２５を示す。
【００９７】
ステップＳ４で、レイアウトデータを読み込んで、着目するダミーパターン層の配線パターンを着目するダミーパターン層に配置する。ステップＳ５で、ダミーパターンデータを読み込んで、着目するダミーパターン層のダミーパターンを生成する。ステップＳ６で、ルールファイルを読み込んで、着目するダミーパターン層において、配線とダミーパターンとの最小間隔が適正であるか判断する。適正である場合には、ステップＳ７で、ダミーパターンを残す。適正でないダミーパターンがある場合には、ステップＳ８で、適正でないダミーパターンを削除する。これによりステップＳ９で、着目するダミーパターン層内での配線を考慮した、ダミーパターン群の配置が確定する。
【００９８】
その後以下の処理において、上記論理和処理後の配線パターン１２５を用いて、着目するダミーパターン層の上下配線層の配線パターンを考慮したダミーパターンを生成する。
【００９９】
ステップＳ１０で、ルールファイルを読み込んで、着目ダミーパターン層の上下配線層において、着目ダミーパターン層のダミーパターンの直上或いは直下に細い配線パターンが存在するか否かチェックする。この際、上下配線層の配線パターンとしては、上記論理和処理後の配線パターン１２５をチェック対象として用いる。細い配線パターンが存在しない場合には、ステップＳ１１で、ダミーパターンを残す。細い配線パターンが存在する場合には、ステップＳ１２で、ダミーパターンを削除する。これによりステップＳ１３で、着目するダミーパターン層に対する上下配線を考慮した、ダミーパターン群の配置が確定する。
【０１００】
以上のステップＳ１０乃至Ｓ１３が第４の処理に相当し、図２０に示されるように、例えば幅１μｍ以上の配線等の太幅配線の部位においては、着目ダミーパターン層にダミーパターン１２２の配置を許可し、最終的なダミーパターン１２２を生成する。なおその後、第５の処理として、論理和処理後の配線パターン１２５を元の配線１１４乃至１１７に差し替えて、最終的なレイアウトを確定する。図２１は、着目ダミーパターン層の最終的なダミーパターン１２２とその下層の配線パターン１１４乃至１１７を示す。
【０１０１】
最後にステップＳ１４で、全ダミーパターン層に対して上記処理を行った後、各配線層にて配線パターンとダミーパターンを合成し、露光処理用のマスクデータを作成する。
【０１０２】
なお、図１６乃至図２１においては図示を簡単にするために、単一の配線層のみ考慮し、その上層にダミーパターンを発生する場合について示した。実際のレイアウトにおいては、関連する複数配線層からの影響を考慮して、ダミーパターン発生対象層の配線レイアウトと、１層下の配線から上層を見込んだダミーパターン発生禁止領域と、１層上の配線から下層を見込んだダミーパターン発生禁止領域との論理和、即ち各ダミーパターン発生可能領域の論理積を考慮して、ダミーパターンを発生させる。
【０１０３】
上記説明した第８の実施例では、両隣接グリッドの空いた配線１１４の上下と、片側隣接グリッドの空いた配線１１５の上下は、ダミーパターン発生禁止領域としたが、寄生容量の影響が少ない場合は、片側隣接グリッドの空いた配線１１５の上下をダミーパターン発生可能領域としてもよい。
【０１０４】
以下に、本発明の第９の実施例を説明する。上述の実施例において、幅の太い配線の上下層に配線ダミーパターンの発生を認める方法では、例えばクロック配線のツリーにおける幹部分などのように、幅が太いにもかかわらず信号レベルが変化する配線に対しても、上下配線層にダミーパターンの発生を許可することになり、寄生容量による遅延が発生する場合がある。本発明の第９の実施例は、これを解決するためのものである。
【０１０５】
図２２は、本発明の第９の実施例によるダミーパターン配置方法及び半導体集積回路を説明する図である。
【０１０６】
第９の実施例では、クロックツリーの上下配線層に対してダミーパターンの発生を禁止する。図２２において、クロックツリーの実配線パターン１３１に対して、例えば１層上の配線層においてダミーパターン１３２が設けられる。実際のチップレイアウトにおいては当然複数配線層でツリーを構成するが、図示の簡略化のため２つの配線層のみを示す。図２２に示されるように、クロックツリーの配線パターン１３１の部位においては、上下層においてダミーパターン１３２の発生が禁止される。
【０１０７】
図２３は、本発明の第９の実施例によるダミーパターン配置方法を示すフローチャートである。
【０１０８】
ステップＳ１で、クロックツリーを生成する。ステップＳ２で、クロックツリーと同一形状のダミーパターン発生禁止領域を、クロックツリーの上下配線層に生成する。即ち、クロックツリーレイアウトを生成する際、ＣＡＤシステムにおいて通常は実配線用のレベルコードのみを発生するのに対し、クロックツリーと同一の形状を有するパターンを生成して、ダミーパターン発生禁止領域用のレベルコードを割り当てる。
【０１０９】
ステップＳ３において、ダミーパターンを読み込んで、クロックツリーの上下配線層において、ダミーパターンを配線パターンに重ねる。ステップＳ４で、ルールファイルを読み込んで、クロックツリーの上下配線層において、配線パターンとダミーパターンとの最小間隔は適正か否かを判断する。適正な場合には、ステップＳ５で、ダミーパターンを残す。適正でないダミーパターンがある場合には、ステップＳ６で、適正でないダミーパターンを削除する。ステップＳ７で、クロックツリーの上下配線層内での配線を考慮した、ダミーパターン群の配置が確定される。
【０１１０】
ステップＳ８において、クロックツリーの上下配線層においてステップＳ１で生成されるダミーパターン発生禁止領域内に、ダミーパターンが位置するか否かを判断する。位置しない場合には、ステップＳ９で、ダミーパターンを残す。位置するダミーパターンがある場合には、ステップＳ１０で、対応するダミーパターンを削除する。これによりステップＳ１１で、クロックツリーの上下配線層においてクロックツリーのダミーパターン発生禁止領域を考慮した、ダミーパターン群の配置が確定する。
【０１１１】
最後に、ステップＳ１２で、全配線層に対して上記処理を行った後、各配線層において配線パターンとダミーパターンとを合成し、露光処理用のマスクデータを作成する。
【０１１２】
図２４は、本発明のダミーパターン配置方法を実行するＣＡＤシステムの構成を示す図である。
【０１１３】
図２４に示されるように、本発明によるダミーパターン配置方法を実行する装置或いはＣＡＤシステムは、例えばパーソナルコンピュータやエンジニアリングワークステーション等のコンピュータにより実現される。図２４の装置は、コンピュータ５１０と、コンピュータ５１０に接続されるディスプレイ装置５２０、通信装置５２３、及び入力装置よりなる。入力装置は、例えばキーボード５２１及びマウス５２２を含む。コンピュータ５１０は、ＣＰＵ５１１、ＲＡＭ５１２、ＲＯＭ５１３、ハードディスク等の二次記憶装置５１４、可換媒体記憶装置５１５、及びインターフェース５１６を含む。
【０１１４】
キーボード５２１及びマウス５２２は、ユーザとのインターフェースを提供するものであり、コンピュータ５１０を操作するための各種コマンドや要求されたデータに対するユーザ応答等が入力される。ディスプレイ装置５２０は、コンピュータ５１０で処理された結果等を表示すると共に、コンピュータ５１０を操作する際にユーザとの対話を可能にするために様々なデータ表示を行う。通信装置５２３は、遠隔地との通信を行うためのものであり、例えばモデムやネットワークインターフェース等よりなる。
【０１１５】
本発明によるダミーパターン配置方法を含むＣＡＤソフトウェアは、コンピュータ５１０が実行可能なコンピュータプログラムとして提供される。このコンピュータプログラムは、可換媒体記憶装置５１５に装着可能な記憶媒体Ｍに記憶されており、記憶媒体Ｍから可換媒体記憶装置５１５を介して、ＲＡＭ５１２或いは二次記憶装置５１４にロードされる。或いは、このコンピュータプログラムは、遠隔地にある記憶媒体（図示せず）に記憶されており、この記憶媒体から通信装置５２３及びインターフェース５１６を介して、ＲＡＭ５１２或いは二次記憶装置５１４にロードされる。
【０１１６】
キーボード５２１及び／又はマウス５２２を介してユーザからプログラム実行指示があると、ＣＰＵ５１１は、記憶媒体Ｍ、遠隔地記憶媒体、或いは二次記憶装置５１４からプログラムをＲＡＭ５１２にロードする。ＣＰＵ５１１は、ＲＡＭ５１２の空き記憶空間をワークエリアとして使用して、ＲＡＭ５１２にロードされたプログラムを実行し、適宜ユーザと対話しながら処理を進める。なおＲＯＭ５１３は、コンピュータ５１０の基本動作を制御するための制御プログラムが格納されている。
【０１１７】
上記コンピュータプログラムを実行することで、上記各実施例で説明されたように、ダミーパターン配置方法を実行する。またこの計算機環境が、ＣＡＤシステムである。
【０１１８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【０１１９】
なお本発明は、以下の内容を含むものである。
【０１２０】
（付記１）半導体基板上に設けられた複数の層と、該複数の層の任意の１層である第１の層に設けられる配線と、該第１の層とは異なる第２の層に設けられ該配線の位置と重なる平面上の位置を避けて配置される配線ダミーを含むことを特徴とする半導体集積回路。
【０１２１】
（付記２）該第１の層は該第２の層の上下何れかに隣接する層であることを特徴とする付記１記載の半導体集積回路。
【０１２２】
（付記３）該配線は電源配線を除く信号配線であることを特徴とする付記１記載の半導体集積回路。
【０１２３】
（付記４）該配線ダミーは該第１の層に設けられる電源配線の位置と重なる平面上の位置にも配置されることを特徴とする付記３記載の半導体集積回路。
【０１２４】
（付記５）該信号配線は所定の配線幅以下の配線であり該電源配線は該所定の幅以上の配線であることを特徴とする付記４記載の半導体集積回路。
【０１２５】
（付記６）該配線ダミーはポリシリコン或いは拡散層の位置と重なる平面上の位置を避けるように配置されることを特徴とする付記１記載の半導体集積回路。
【０１２６】
（付記７)配線層と、
該配線層に配置される配線と、
該配線層に配置される複数種類の異なるサイズのダミーパターン
を含むことを特徴とする半導体集積回路。
【０１２７】
（付記８)該複数種類の異なるサイズのダミーパターンはそれぞれ異なるパターン間隔で配置されることを特徴とする付記７記載の半導体集積回路。
【０１２８】
（付記９)配線層と、
該配線層に配置される配線と、
該配線層に配置され該配線のパターンに応じ異なる形状を有するダミーパターン
を含むことを特徴とする半導体集積回路。
【０１２９】
（付記１０)積層される複数の配線層と、
該複数の配線層のうち第１の配線層に所定の間隔を最小間隔として配置され、該所定の間隔だけ離れて配線が両側に存在する第１の配線と、該所定の間隔だけ離れた位置には両側において配線が存在しない第２の配線とを含む複数の配線と、
該第１の配線層の１つ上又は下にある第２の配線層において、該第１の配線の位置に対応する位置に配置されると共に、該第２の配線の位置に対応する位置には配置されないダミーパターン
を含むことを特徴とする半導体集積回路。
【０１３０】
（付記１１)該複数の配線は該所定の間隔だけ離れて配線が片側にのみ存在する第３の配線を含み、該第２の配線層において該ダミーパターンは該第３の配線の位置に対応する位置にも配置されることを特徴とする付記１０記載の半導体集積回路。
【０１３１】
（付記１２)該複数の配線は該所定の間隔だけ離れて配線が片側にのみ存在する第３の配線を含み、該第２の配線層において該ダミーパターンは該第３の配線の位置に対応する位置に配置されないことを特徴とする付記１０記載の半導体集積回路。
【０１３２】
（付記１３)積層される複数の配線層と、
該複数の配線層のうち第１の配線層に配置され、所定幅未満の第１の配線と、該所定幅以上であり電源電位を伝達する第２の配線と、該所定幅以上でありクロック信号を伝達する第３の配線とを含む複数の配線と、
該第１の配線層の１つ上又は下にある第２の配線層において、該第２の配線の位置に対応する位置に配置されると共に、該第３の配線の位置に対応する位置には配置されないダミーパターン
を含むことを特徴とする半導体集積回路。
【０１３３】
（付記１４）複数の異なるサイズを有するパターンがそれぞれ縦横に配置された複数のダミーパターンを提供し、
該複数のダミーパターンをサイズの大きいものから配線レイアウト上に順に配置する
各段階を有することを特徴とするダミーパターン配置方法。
【０１３４】
（付記１５）第１の間隔と該第１の間隔より広い第２の間隔を含む複数の間隔で配置されるダミーパターンを提供し、
該ダミーパターンを配線レイアウト上に配置し、
該ダミーパターンのサイズを拡大することで該第１の間隔で隣接するダミーパターン同士を併合し、
該併合されたダミーパターンのサイズを縮小する
各段階を含むことを特徴とするダミーパターン配置方法。
【０１３５】
（付記１６）積層される複数の配線層のうち第１の配線層に所定の間隔を最小間隔として配置される第１の配線パターンを拡幅することにより該所定間隔で隣接する配線パターン同士を併合し、
併合された配線パターンを含む該拡幅された配線パターンを縮幅し、
該縮幅された配線パターンと拡幅される前の該第１の配線パターンとを重ねあわせることで第２の配線パターンを生成し、
該第１の配線層の１つ上又は下にある第２の配線層において、該第２の配線パターンにおける該縮幅された配線パターンの位置に対応する位置にダミーパターンを配置する
各段階を含むことを特徴とするダミーパターン配置方法。
【０１３６】
【発明の効果】
本発明による半導体集積回路では、異なる層に通常配線と配線ダミーとが配置される際に、通常配線の位置と重なる平面上の位置を避けて配線ダミーを配置する。これによって、異なる層に配置される通常配線と配線ダミーとの間の容量を削減することが可能となり、回路設計等におけるシミュレーションの精度を向上させることが出来る。
【０１３７】
また上記半導体集積回路において、通常配線が電源配線の場合には、配線ダミーは電源配線の位置と重なる平面上の位置に配置可能であることを特徴とする。このように、カップリング容量の影響の無い電源配線に対しては配線ダミーの配置制限を設けないようにすることで、上下層に存在する通常配線の影響によって配線ダミーの配置数が極端に減り、配線ダミーによって配線密度を一様にするという本来の目的が損なわれることを避けることが出来る。
【０１３８】
また上記半導体集積回路において、配線ダミーはポリシリコン或いは拡散層の位置と重なる平面上の位置を避けるように配置されることを特徴とする。これによって、カップリング容量の影響を受けるポリシリコン又は拡散層と配線ダミーとの間の容量を削減することが可能となり、回路設計等におけるシミュレーションの精度を向上させることが出来る。
【０１３９】
更に、本発明によれば、複数サイズのダミーパターンを利用することにより、ダミーパターン近傍においてパターン面積占有率の制御可能範囲を広げると共に、狭い隙間にも小さなダミーパターンを挿入してダミー発生効率を向上させることが出来る。この結果、適正なレジストパターン面積比を達成することが出来る。
【０１４０】
更に、隣接配線との結合容量が支配的な密配線部を選択的に抽出して、その上下にダミーパターンを発生可能とすることで、寄生容量の影響を極力抑えながら、適正なダミーパターンの面積占有率を確保することが出来る。
【０１４１】
更に、クロックツリーの上下にはダミーパターンの発生を禁止することで、ダミーパターン面積占有率確保のために太幅配線の上下にダミーパターンの発生を許可している場合であっても、高速な電位変動を伴うクロックツリーのみ選択的に除外し、クロック信号に対する寄生容量の影響を削減することが出来る。
【図面の簡単な説明】
【図１】配線ダミーにより配線密度が一定となるように構成される半導体集積回路の一部を示す平面図である。
【図２】配線ダミーによる容量の生成を説明するための図である。
【図３】配線ダミーによる容量の影響を説明するための図である。
【図４】本発明の第１の実施例による半導体集積回路の一部を示す図である。
【図５】本発明の第２の実施例による半導体集積回路の一部を示す図である。
【図６】本発明の第３の実施例による半導体集積回路の一部を示す図である。
【図７】本発明の第４の実施例による半導体集積回路の一部を示す図である。
【図８】本発明の第５の実施例による半導体集積回路の一部を示す図である。
【図９】本発明の第６の実施例によるダミーパターン配置方法及び半導体集積回路を説明するための配線レイアウトの平面図である。
【図１０】従来の単一ダミーサイズ方式によるパターン配置を示す配線レイアウトの平面図である。
【図１１】本発明の第６の実施例によるダミーパターン配置方法を示すフローチャートである。
【図１２】本発明の第７の実施例によるダミーパターン配置方法及び半導体集積回路を説明するための図である。
【図１３】本発明の第７の実施例によるダミーパターン配置方法を示すフローチャートである。
【図１４】本発明の第８の実施例によるダミーパターン配置可能領域を示すＬＳＩ断面図である。
【図１５】本発明の第８の実施例によるダミーパターン配置方法を示すフローチャートである。
【図１６】第８の実施例によるダミーパターン配置方法の一段階におけるレイアウトを示す平面図である。
【図１７】第８の実施例によるダミーパターン配置方法の一段階におけるレイアウトを示す平面図である。
【図１８】第８の実施例によるダミーパターン配置方法の一段階におけるレイアウトを示す平面図である。
【図１９】第８の実施例によるダミーパターン配置方法の一段階におけるレイアウトを示す平面図である。
【図２０】第８の実施例によるダミーパターン配置方法の一段階におけるレイアウトを示す平面図である。
【図２１】第８の実施例によるダミーパターン配置方法の一段階におけるレイアウトを示す平面図である。
【図２２】本発明の第９の実施例によるダミーパターン配置方法及び半導体集積回路を説明する図である。
【図２３】本発明の第９の実施例によるダミーパターン配置方法を示すフローチャートである。
【図２４】本発明のダミーパターン配置方法を実行するＣＡＤシステムの構成を示す図である。
【符号の説明】
１０、１１、１２ 通常配線
１３ 配線ダミー
３０ ポリシリコン又は拡散層
５１０ コンピュータ
５１１ ＣＰＵ
５１２ ＲＡＭ
５１３ ＲＯＭ
５１４ 二次記憶装置
５１５ 可換媒体記憶装置
５１６ インターフェース
５２０ ディスプレイ装置
５２１ キーボード
５２２ マウス
５２３ 通信装置
Claims (3)
- 積層される複数の配線層と、該複数の配線層のうち第１の配線層に所定の間隔を最小間隔として配置され、該所定の間隔だけ離れて配線が両側に存在する第１の配線と、該所定の間隔だけ離れた位置には両側において配線が存在しない第２の配線とを含む複数の配線と、該第１の配線層の１つ上又は下にある第２の配線層において、該第１の配線の位置に対応する位置に配置されると共に、該第２の配線の位置に対応する位置には配置されないダミーパターンを含むことを特徴とする半導体集積回路。
- 該複数の配線は該所定の間隔だけ離れて配線が片側にのみ存在する第３の配線を含み、該第２の配線層において該ダミーパターンは該第３の配線の位置に対応する位置にも配置されることを特徴とする請求項１記載の半導体集積回路。
- 該複数の配線は該所定の間隔だけ離れて配線が片側にのみ存在する第３の配線を含み、該第２の配線層において該ダミーパターンは該第３の配線の位置に対応する位置に配置されないことを特徴とする請求項１記載の半導体集積回路。
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