JP2003345847A - 半導体装置の回路設計支援装置およびレイアウト変更方法 - Google Patents
半導体装置の回路設計支援装置およびレイアウト変更方法Info
- Publication number
- JP2003345847A JP2003345847A JP2002153678A JP2002153678A JP2003345847A JP 2003345847 A JP2003345847 A JP 2003345847A JP 2002153678 A JP2002153678 A JP 2002153678A JP 2002153678 A JP2002153678 A JP 2002153678A JP 2003345847 A JP2003345847 A JP 2003345847A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor device
- wiring
- area
- layout tool
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ＣＡＤを用いた半導体装置の回路設計に際して
回路配置・配線配置後に回路変更が加わる場合に、変更
可能領域内のみで回路変更を可能とし、回路パターンの
物理検証の時間、回路変更後の回路接続情報の抽出時間
を短縮する。 【解決手段】表示画面上の座標指定やデータ入出力機能
を含むフレームワーク用のソフトウェアおよび半導体装
置の回路・配線配置エンジン用のソフトウェアを含むレ
イアウトツール１０を組み込んだワークステーション１
１と、これにより生成された回路配置および配線配置の
画像情報を表示する表示装置１２とを具備し、表示画面
上の座標指定により回路変更可能領域Ａを限定できる機
能をレイアウトツールに付加した。
回路配置・配線配置後に回路変更が加わる場合に、変更
可能領域内のみで回路変更を可能とし、回路パターンの
物理検証の時間、回路変更後の回路接続情報の抽出時間
を短縮する。 【解決手段】表示画面上の座標指定やデータ入出力機能
を含むフレームワーク用のソフトウェアおよび半導体装
置の回路・配線配置エンジン用のソフトウェアを含むレ
イアウトツール１０を組み込んだワークステーション１
１と、これにより生成された回路配置および配線配置の
画像情報を表示する表示装置１２とを具備し、表示画面
上の座標指定により回路変更可能領域Ａを限定できる機
能をレイアウトツールに付加した。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の回路
設計に使用されるコンピュータによる設計支援装置（Ｃ
ＡＤ）に係り、特に回路配置および配線配置を行うレイ
アウトツールおよびレイアウト変更方法に関するもの
で、例えばロジックＬＳＩの設計に使用される。
設計に使用されるコンピュータによる設計支援装置（Ｃ
ＡＤ）に係り、特に回路配置および配線配置を行うレイ
アウトツールおよびレイアウト変更方法に関するもの
で、例えばロジックＬＳＩの設計に使用される。
【０００２】
【従来の技術】図６は、ＣＡＤを用いた半導体装置の回
路設計に際してレイアウトツールを用いた設計手順の流
れの一例を示す。
路設計に際してレイアウトツールを用いた設計手順の流
れの一例を示す。
【０００３】回路接続情報を含むｎｅｔリストに基づい
てレイアウトツールにより回路配置および配線配置を行
った後、回路接続情報を抽出し、回路特性の物理検証を
行うためにシミュレーションを行う。このシミュレーシ
ョンの結果、ＯＫであれば、前記回路配置および配線配
置後の設計データをデータベースとして格納しておく。
そして、回路変更の必要が生じた場合には、その変更情
報を含む変更ｎｅｔリストに基づいて前記データベース
の内容を修正する。
てレイアウトツールにより回路配置および配線配置を行
った後、回路接続情報を抽出し、回路特性の物理検証を
行うためにシミュレーションを行う。このシミュレーシ
ョンの結果、ＯＫであれば、前記回路配置および配線配
置後の設計データをデータベースとして格納しておく。
そして、回路変更の必要が生じた場合には、その変更情
報を含む変更ｎｅｔリストに基づいて前記データベース
の内容を修正する。
【０００４】しかし、従来例のレイアウトツールは、回
路配置および配線配置後に回路変更が加わる場合に、た
とえ回路変更箇所が極く小さい範囲でも、回路変更後の
回路パターンの物理検証をレイアウト全体で行わなけれ
ばならず、物理検証に必要以上に多くの時間を必要とす
る。また、回路変更後の回路接続情報の抽出もレイアウ
ト全体で行わなければならず、時間効率が悪い。
路配置および配線配置後に回路変更が加わる場合に、た
とえ回路変更箇所が極く小さい範囲でも、回路変更後の
回路パターンの物理検証をレイアウト全体で行わなけれ
ばならず、物理検証に必要以上に多くの時間を必要とす
る。また、回路変更後の回路接続情報の抽出もレイアウ
ト全体で行わなければならず、時間効率が悪い。
【０００５】
【発明が解決しようとする課題】上記したように従来の
レイアウトツールは、回路配置および配線配置後に回路
変更が加わる場合に、回路パターンの物理検証に必要以
上に多くの時間を必要とし、回路変更後の回路接続情報
の抽出も時間効率が悪いという問題があった。
レイアウトツールは、回路配置および配線配置後に回路
変更が加わる場合に、回路パターンの物理検証に必要以
上に多くの時間を必要とし、回路変更後の回路接続情報
の抽出も時間効率が悪いという問題があった。
【０００６】本発明は上記の問題点を解決すべくなされ
たもので、回路配置および配線配置後に回路変更が加わ
る場合に、回路変更する領域を限定することができ、変
更可能領域内のみで回路変更を行うことができ、回路パ
ターンの物理検証の時間を短縮し、回路変更後の回路接
続情報の抽出時間も短縮し得る半導体装置の回路設計支
援装置およびレイアウト変更方法を提供することを目的
とする。
たもので、回路配置および配線配置後に回路変更が加わ
る場合に、回路変更する領域を限定することができ、変
更可能領域内のみで回路変更を行うことができ、回路パ
ターンの物理検証の時間を短縮し、回路変更後の回路接
続情報の抽出時間も短縮し得る半導体装置の回路設計支
援装置およびレイアウト変更方法を提供することを目的
とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置の回
路設計支援装置は、表示画面上の座標指定やデータ入出
力機能を含むフレームワーク用のソフトウェアおよび半
導体装置の回路・配線配置エンジン用のソフトウェアを
含むレイアウトツールを組み込んだコンピュータと、前
記コンピュータにより生成された回路配置および配線配
置の画像情報を表示する表示装置とを具備し、表示画面
上の座標指定により回路変更可能領域を限定できる機能
を前記レイアウトツールに付加したことを特徴とする。
路設計支援装置は、表示画面上の座標指定やデータ入出
力機能を含むフレームワーク用のソフトウェアおよび半
導体装置の回路・配線配置エンジン用のソフトウェアを
含むレイアウトツールを組み込んだコンピュータと、前
記コンピュータにより生成された回路配置および配線配
置の画像情報を表示する表示装置とを具備し、表示画面
上の座標指定により回路変更可能領域を限定できる機能
を前記レイアウトツールに付加したことを特徴とする。
【０００８】本発明の半導体装置のレイアウト変更方法
は、半導体装置の回路設計支援装置を用いて半導体装置
の回路配置および配線配置を行った後、回路変更情報に
基づいて回路変更を行う際に、オペレータによる領域指
定により前記回路設計支援装置による回路変更可能領域
を限定し、前記限定された回路変更可能領域内のみの回
路変更を前記回路設計支援装置により自動的に行うこと
を特徴とする。
は、半導体装置の回路設計支援装置を用いて半導体装置
の回路配置および配線配置を行った後、回路変更情報に
基づいて回路変更を行う際に、オペレータによる領域指
定により前記回路設計支援装置による回路変更可能領域
を限定し、前記限定された回路変更可能領域内のみの回
路変更を前記回路設計支援装置により自動的に行うこと
を特徴とする。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１０】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係る半導体装置用のＣＡＤの一例を概略的
に示している。
の実施形態に係る半導体装置用のＣＡＤの一例を概略的
に示している。
【００１１】このＣＡＤは、基本的な構成として、エン
ジニアリング用のワークステーション１１などのコンピ
ュータと、それにより生成された回路配置および配線配
置の画像情報が表示されるモニター用の表示装置１２を
備えている。上記ワークステーション１１には、表示装
置１２の表示画面上の表示、編集（座標指定、領域指定
を含む）、データ入出力などの制御機能を有するフレー
ムワーク用のソフトウェア、半導体装置の配線エンジン
・配置エンジン用のソフトウェアなどのレイアウトツー
ル１０が組み込まれている。
ジニアリング用のワークステーション１１などのコンピ
ュータと、それにより生成された回路配置および配線配
置の画像情報が表示されるモニター用の表示装置１２を
備えている。上記ワークステーション１１には、表示装
置１２の表示画面上の表示、編集（座標指定、領域指定
を含む）、データ入出力などの制御機能を有するフレー
ムワーク用のソフトウェア、半導体装置の配線エンジン
・配置エンジン用のソフトウェアなどのレイアウトツー
ル１０が組み込まれている。
【００１２】そして、本実施形態では、前記レイアウト
ツール１０のソフトウェアに、ワークステーション１１
のオペレータ（通常、設計者）による表示画面上の座標
指定により回路変更可能領域を限定できる機能、つま
り、変更可能領域内のみで回路変更を行うが領域外での
回路変更を一切行わない機能を付加したことを特徴とす
るものである。
ツール１０のソフトウェアに、ワークステーション１１
のオペレータ（通常、設計者）による表示画面上の座標
指定により回路変更可能領域を限定できる機能、つま
り、変更可能領域内のみで回路変更を行うが領域外での
回路変更を一切行わない機能を付加したことを特徴とす
るものである。
【００１３】上記ＣＡＤを用いた半導体装置の回路設計
に際しては、図６を参照して前述したような処理の流れ
にしたがって実行する。
に際しては、図６を参照して前述したような処理の流れ
にしたがって実行する。
【００１４】図２は、図１のＣＡＤに組み込まれたレイ
アウトツールを用いて回路配置および配線配置を行った
後（回路変更前）のレイアウト図形の一例を簡略化して
示している。なお、以下では、回路変更によりセルを削
除する場合の実施例である。
アウトツールを用いて回路配置および配線配置を行った
後（回路変更前）のレイアウト図形の一例を簡略化して
示している。なお、以下では、回路変更によりセルを削
除する場合の実施例である。
【００１５】図２中、1-1 〜1-10、2-1 〜2-3 、3-1 〜
3-3 、4-1 は配線、5-1 〜5-5 はセル（回路セル）であ
る。前記配線群のうち、3-1 〜3-3 はそれぞれ縦方向に
配置されたメタル層Ａにより形成された配線、1-1 〜1-
10はそれぞれ横方向に配置されたメタル層Ｂにより形成
された配線、2-1 〜2-3 はそれぞれ縦方向に配置された
メタル層Ｃにより形成された配線であり、4-1 は横方向
に配置されたメタル層Ｄにより形成された配線である。
3-3 、4-1 は配線、5-1 〜5-5 はセル（回路セル）であ
る。前記配線群のうち、3-1 〜3-3 はそれぞれ縦方向に
配置されたメタル層Ａにより形成された配線、1-1 〜1-
10はそれぞれ横方向に配置されたメタル層Ｂにより形成
された配線、2-1 〜2-3 はそれぞれ縦方向に配置された
メタル層Ｃにより形成された配線であり、4-1 は横方向
に配置されたメタル層Ｄにより形成された配線である。
【００１６】VIAaはメタル層Ａとメタル層Ｂとを接続す
るビアコンタクト部、VIAbはメタル層Ｂとメタル層Ｃと
を接続するビアコンタクト部、VIAcはメタル層Ｃとメタ
ル層Ｄとを接続するビアコンタクト部である。
るビアコンタクト部、VIAbはメタル層Ｂとメタル層Ｃと
を接続するビアコンタクト部、VIAcはメタル層Ｃとメタ
ル層Ｄとを接続するビアコンタクト部である。
【００１７】ここで、前記セル群のうちの5-5 は回路変
更により削除の対象となるものであり、前記配線群のう
ちの1-1,1-9,2-1,2-3 はレイアウトツールによる自動的
な変更を禁止するものであり、配線1-1,1-2 間および1-
8,1-9 間はデザインルールチェック（以下、DRC と記
す）で違反とならない最小の間隔であるものと仮定す
る。また、各配線間および各セル間の寄生容量、各配線
の寄生抵抗、各配線のインダクタンスの情報は、レイア
ウトツールのライブラリ内に予め準備されているものと
する。
更により削除の対象となるものであり、前記配線群のう
ちの1-1,1-9,2-1,2-3 はレイアウトツールによる自動的
な変更を禁止するものであり、配線1-1,1-2 間および1-
8,1-9 間はデザインルールチェック（以下、DRC と記
す）で違反とならない最小の間隔であるものと仮定す
る。また、各配線間および各セル間の寄生容量、各配線
の寄生抵抗、各配線のインダクタンスの情報は、レイア
ウトツールのライブラリ内に予め準備されているものと
する。
【００１８】次に、回路変更を行う必要が生じた場合に
は、レイアウトツールを用いて次のような処理により回
路変更を行う。
は、レイアウトツールを用いて次のような処理により回
路変更を行う。
【００１９】（１）まず、設計者による表示画面上の座
標指定により、例えば図３に示すように、回路変更可能
領域を限定する。以下、このように限定した領域を限定
変更可能領域Ａと称する。
標指定により、例えば図３に示すように、回路変更可能
領域を限定する。以下、このように限定した領域を限定
変更可能領域Ａと称する。
【００２０】（２）レイアウトツールは、ライブラリ内
の情報を参照し、限定変更可能領域Ａ内のセル、素子、
配線に変更があった場合に、限定変更可能領域外（回路
変更不可能領域）のセル、素子、配線に対する寄生容
量、寄生抵抗、配線の相互インダクタンスに関して影響
が及ぶかどうかを自動的に判定する。
の情報を参照し、限定変更可能領域Ａ内のセル、素子、
配線に変更があった場合に、限定変更可能領域外（回路
変更不可能領域）のセル、素子、配線に対する寄生容
量、寄生抵抗、配線の相互インダクタンスに関して影響
が及ぶかどうかを自動的に判定する。
【００２１】この場合、影響が及ぶかどうかの判定基準
は、配線間距離が寄生容量値の許容変化範囲内であるか
否か、限定変更可能領域Ａの境界近傍に存在する配線の
太さ、厚さなどに依存する寄生抵抗値の許容変化範囲内
であるか否か、配線電流の方向や周波数などに依存する
配線の相互インダクタンスが許容変化範囲内であるか否
かなどである。
は、配線間距離が寄生容量値の許容変化範囲内であるか
否か、限定変更可能領域Ａの境界近傍に存在する配線の
太さ、厚さなどに依存する寄生抵抗値の許容変化範囲内
であるか否か、配線電流の方向や周波数などに依存する
配線の相互インダクタンスが許容変化範囲内であるか否
かなどである。
【００２２】図３の場合、上記寄生容量については、限
定変更可能領域Ａの境界付近では配線1-1,1-2 間の寄生
容量Caおよび配線1-8,1-9 間の寄生容量Cbに影響が及
び、その他の領域では配線1-8,4-1 間、配線1-8,2-2
間、配線1-9,4-1 間、配線1-9,2-2 間、配線3-3,4-1 間
の寄生容量に影響が及ぶ。
定変更可能領域Ａの境界付近では配線1-1,1-2 間の寄生
容量Caおよび配線1-8,1-9 間の寄生容量Cbに影響が及
び、その他の領域では配線1-8,4-1 間、配線1-8,2-2
間、配線1-9,4-1 間、配線1-9,2-2 間、配線3-3,4-1 間
の寄生容量に影響が及ぶ。
【００２３】（３）レイアウトツールは、前記判定によ
り、限定変更可能領域Ａ外のセル、素子、配線に対する
寄生容量、寄生抵抗、インダクタンスに関して影響が及
ばないと判定した場合には、回路変更前の状態のレイア
ウトデータを記憶した後、自動的に回路変更を行う。こ
の回路変更の後、限定変更可能領域Ａ内のDRC を自動的
に実行する。
り、限定変更可能領域Ａ外のセル、素子、配線に対する
寄生容量、寄生抵抗、インダクタンスに関して影響が及
ばないと判定した場合には、回路変更前の状態のレイア
ウトデータを記憶した後、自動的に回路変更を行う。こ
の回路変更の後、限定変更可能領域Ａ内のDRC を自動的
に実行する。
【００２４】（４）レイアウトツールは、前記判定によ
り、限定変更可能領域Ａ外のセル、素子、配線に対する
寄生容量、寄生抵抗、インダクタンスに関して影響が及
ぶと判定された場合には、例えば図４に示すように、限
定変更可能領域Ａ内にそれらのセル、素子、配線に対す
る寄生抵抗、容量に対して影響が及ばない程度の回路変
更可能領域をライブラリ内の情報を元に自動的に再設定
する。以下、このように再設定した領域を再設定変更可
能領域Ｂと称する。
り、限定変更可能領域Ａ外のセル、素子、配線に対する
寄生容量、寄生抵抗、インダクタンスに関して影響が及
ぶと判定された場合には、例えば図４に示すように、限
定変更可能領域Ａ内にそれらのセル、素子、配線に対す
る寄生抵抗、容量に対して影響が及ばない程度の回路変
更可能領域をライブラリ内の情報を元に自動的に再設定
する。以下、このように再設定した領域を再設定変更可
能領域Ｂと称する。
【００２５】これにより、レイアウトツールは、回路変
更前の状態のレイアウトデータを記憶した後、例えば図
５に示すように、再設定変更可能領域Ｂ内で自動的に回
路変更を行う。図５は、図２と比べて、セル5-5 が削除
され、配線1-6 と1-7 がメタル層Ａの配線3-4 により接
続されるように変更されている。このような回路変更の
後、再設定変更可能領域Ｂ内のDRC を自動的に実行す
る。
更前の状態のレイアウトデータを記憶した後、例えば図
５に示すように、再設定変更可能領域Ｂ内で自動的に回
路変更を行う。図５は、図２と比べて、セル5-5 が削除
され、配線1-6 と1-7 がメタル層Ａの配線3-4 により接
続されるように変更されている。このような回路変更の
後、再設定変更可能領域Ｂ内のDRC を自動的に実行す
る。
【００２６】（５）レイアウトツールは、前記したよう
な限定変更可能領域Ａ内のDRC 、あるいは再設定変更可
能領域Ｂ内のDRC を実行した結果、DRC 違反となるセ
ル、素子、配線があった場合には、DRC 違反がなくなる
まで、上記（３）、（４）の処理を繰り返す。DRC 違反
とならない最適な回路変更が可能にならない場合には、
エラーメッセージを出力し、レイアウトデータを前記し
たように記憶している回路変更前の状態に戻す。
な限定変更可能領域Ａ内のDRC 、あるいは再設定変更可
能領域Ｂ内のDRC を実行した結果、DRC 違反となるセ
ル、素子、配線があった場合には、DRC 違反がなくなる
まで、上記（３）、（４）の処理を繰り返す。DRC 違反
とならない最適な回路変更が可能にならない場合には、
エラーメッセージを出力し、レイアウトデータを前記し
たように記憶している回路変更前の状態に戻す。
【００２７】（６）この後、最終的に確定した限定変更
可能領域Ａ内あるいは再設定変更可能領域Ｂ内を通過す
る配線の寄生容量、寄生抵抗およびインダクタンスの情
報を自動的に抽出する。
可能領域Ａ内あるいは再設定変更可能領域Ｂ内を通過す
る配線の寄生容量、寄生抵抗およびインダクタンスの情
報を自動的に抽出する。
【００２８】上記実施形態のレイアウトツールによれ
ば、回路変更を限定変更可能領域Ａ内あるいは再設定変
更可能領域Ｂ内で行うことを保証するので、回路変更前
に回路パターンの物理的な検証が行なわれている場合に
は、変更後は限定変更可能領域Ａ内のみ、あるいは再設
定変更可能領域Ｂのみの物理検証でよく、検証時間を短
縮することが可能になる。
ば、回路変更を限定変更可能領域Ａ内あるいは再設定変
更可能領域Ｂ内で行うことを保証するので、回路変更前
に回路パターンの物理的な検証が行なわれている場合に
は、変更後は限定変更可能領域Ａ内のみ、あるいは再設
定変更可能領域Ｂのみの物理検証でよく、検証時間を短
縮することが可能になる。
【００２９】また、回路変更後に回路情報（例えば寄生
容量）を抽出する場合においても、回路変更時に限定し
た領域に素子、配線パターンが含まれる接続情報を再抽
出するのみでよいので、データの受け渡し、回路動作検
証作業を短縮することが可能になる。
容量）を抽出する場合においても、回路変更時に限定し
た領域に素子、配線パターンが含まれる接続情報を再抽
出するのみでよいので、データの受け渡し、回路動作検
証作業を短縮することが可能になる。
【００３０】なお、上記実施例では、回路変更の例とし
てセルを削除する場合を説明したが、その他の回路変
更、例えばセルの挿入（セルの削除後に行う場合は置
換）、セルの移動、配線経路の変更などを行う場合にも
本発明を適用可能である。
てセルを削除する場合を説明したが、その他の回路変
更、例えばセルの挿入（セルの削除後に行う場合は置
換）、セルの移動、配線経路の変更などを行う場合にも
本発明を適用可能である。
【００３１】
【発明の効果】上述したように本発明の半導体装置の回
路設計支援装置によれば、回路配置および配線配置後に
回路変更が加わる場合に、回路変更する領域を限定する
ことができ、変更可能領域内のみで回路変更を行うこと
ができ、回路パターンの物理検証の時間を短縮し、回路
変更後の回路接続情報の抽出時間も短縮することができ
る。
路設計支援装置によれば、回路配置および配線配置後に
回路変更が加わる場合に、回路変更する領域を限定する
ことができ、変更可能領域内のみで回路変更を行うこと
ができ、回路パターンの物理検証の時間を短縮し、回路
変更後の回路接続情報の抽出時間も短縮することができ
る。
【図１】本発明の第１の実施形態に係る半導体装置用の
ＣＡＤを概略的に示す図。
ＣＡＤを概略的に示す図。
【図２】図１のＣＡＤに組み込まれたレイアウトツール
を用いて回路配置および配線配置を行った後（回路変更
前）のレイアウト図形の一例を簡略化して示す図。
を用いて回路配置および配線配置を行った後（回路変更
前）のレイアウト図形の一例を簡略化して示す図。
【図３】図２に示した回路配置および配線配置を行った
後に回路変更を行う必要が生じた場合にレイアウトツー
ルを用いて回路変更可能領域の限定を行った後のレイア
ウト図形の一例を簡略化して示す図。
後に回路変更を行う必要が生じた場合にレイアウトツー
ルを用いて回路変更可能領域の限定を行った後のレイア
ウト図形の一例を簡略化して示す図。
【図４】図３に示した回路変更可能領域の限定後に回路
変更可能領域の再設定を行った後のレイアウト図形の一
例を簡略化して示す図。
変更可能領域の再設定を行った後のレイアウト図形の一
例を簡略化して示す図。
【図５】図４に示した回路変更可能領域の再設定後に回
路変更を行った後のレイアウト図形の一例を簡略化して
示す図。
路変更を行った後のレイアウト図形の一例を簡略化して
示す図。
【図６】ＣＡＤを用いた半導体装置の回路設計に際して
レイアウトツールを用いた設計手順の流れの一例を示す
図。
レイアウトツールを用いた設計手順の流れの一例を示す
図。
1-1 〜1-10、2-1 〜2-3 、3-1 〜3-3 、4-1 …配線、5-
1 〜5-5 …回路セル、Ａ…限定変更可能領域、Ｂ…再設
定変更可能領域。
1 〜5-5 …回路セル、Ａ…限定変更可能領域、Ｂ…再設
定変更可能領域。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 月星 佳記
神奈川県川崎市川崎区駅前本町25番地１
東芝マイクロエレクトロニクス株式会社内
Ｆターム(参考） 5B046 AA08 BA04
5F064 BB02 DD02 DD03 DD26 EE02
EE03 EE22 EE42 EE43 EE44
HH06 HH07 HH12 HH13 HH14
HH15
Claims (6)
- 【請求項１】 表示画面上の座標指定やデータ入出力機
能を含むフレームワーク用のソフトウェアおよび半導体
装置の回路・配線配置エンジン用のソフトウェアを含む
レイアウトツールを組み込んだコンピュータと、 前記コンピュータにより生成された回路配置および配線
配置の画像情報を表示する表示装置とを具備し、表示画
面上の座標指定により回路変更可能領域を限定できる機
能を前記レイアウトツールに付加したことを特徴とする
半導体装置の回路設計支援装置。 - 【請求項２】 前記レイアウトツールは、前記限定され
た回路変更可能領域内のみで自動的に回路変更情報に基
づいて回路変更を行う機能を有することを特徴とする請
求項１記載の半導体装置の回路設計支援装置。 - 【請求項３】 前記レイアウトツールは、前記回路変更
に際して、前記回路変更可能領域領域外のセル、素子、
配線に対する寄生容量、寄生抵抗、配線の相互インダク
タンスに関して影響が及ばない程度の領域を自動的に再
設定し、その再設定領域内のみで自動的に回路変更情報
に基づいて回路変更を行う機能をさらに有することを特
徴とする請求項２記載の半導体装置の回路設計支援装
置。 - 【請求項４】 前記コンピュータは、前記レイアウトツ
ールによる回路変更後に、前記限定された回路変更可能
領域内あるいは再設定された回路変更可能領域内のみデ
ザインルールチェックを自動的に行う機能を有すること
を特徴とする請求項２または３記載の半導体装置の回路
設計支援装置。 - 【請求項５】 前記コンピュータは、前記レイアウトツ
ールによる回路変更後に、前記限定された回路変更可能
領域内あるいは再設定された回路変更可能領域内を通過
する配線の寄生容量、抵抗、インダクタンスの自動抽出
を行う機能を有することを特徴とする請求項２乃至４の
いずれか１項に記載の半導体装置の回路設計支援装置。 - 【請求項６】 半導体装置の回路設計支援装置を用いて
半導体装置の回路配置および配線配置を行った後、回路
変更情報に基づいて回路変更を行う際に、オペレータに
よる領域指定により前記回路設計支援装置による回路変
更可能領域を限定し、前記限定された回路変更可能領域
内のみの回路変更を前記回路設計支援装置により自動的
に行うことを特徴とする半導体装置のレイアウト変更方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002153678A JP4071546B2 (ja) | 2002-05-28 | 2002-05-28 | 半導体装置の回路設計支援装置およびレイアウト変更方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002153678A JP4071546B2 (ja) | 2002-05-28 | 2002-05-28 | 半導体装置の回路設計支援装置およびレイアウト変更方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003345847A true JP2003345847A (ja) | 2003-12-05 |
| JP4071546B2 JP4071546B2 (ja) | 2008-04-02 |
Family
ID=29770660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002153678A Expired - Fee Related JP4071546B2 (ja) | 2002-05-28 | 2002-05-28 | 半導体装置の回路設計支援装置およびレイアウト変更方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4071546B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011090471A (ja) * | 2009-10-22 | 2011-05-06 | Hitachi Ltd | 配管データ編集装置、および配管データ編集プログラム |
-
2002
- 2002-05-28 JP JP2002153678A patent/JP4071546B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011090471A (ja) * | 2009-10-22 | 2011-05-06 | Hitachi Ltd | 配管データ編集装置、および配管データ編集プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4071546B2 (ja) | 2008-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7007258B2 (en) | Method, apparatus, and computer program product for generation of a via array within a fill area of a design layout | |
| US6756242B1 (en) | Method of modifying an integrated circuit | |
| US10418354B2 (en) | Integrated circuit and computer-implemented method of manufacturing the same | |
| US6892368B2 (en) | Patching technique for correction of minimum area and jog design rule violations | |
| US9552450B2 (en) | Determining a user-specified location in a graphical user interface of an electronic design automation tool | |
| JPH04211154A (ja) | 半導体集積回路のレイアウト方法 | |
| TW202123056A (zh) | 使用帶有金屬線的胞元的電路設計 | |
| JPH08212241A (ja) | 半導体集積回路用マスクパターンまたはウエハ上への直接描画パターンの設計方法，及びそれらのデザインルール確認方法 | |
| CN114611452A (zh) | 基于电路原理图在版图中自动生成Sub Cell的方法 | |
| US6820048B1 (en) | 4 point derating scheme for propagation delay and setup/hold time computation | |
| TW202331580A (zh) | 積體電路的佈局圖的修改方法及修改系統及電腦編程產品 | |
| JP2003345847A (ja) | 半導体装置の回路設計支援装置およびレイアウト変更方法 | |
| JP2001044284A (ja) | 半導体装置の設計方法 | |
| JP4668974B2 (ja) | 半導体装置の設計方法、半導体装置設計システム及びコンピュータプログラム | |
| JP3925679B2 (ja) | 半導体装置および半導体設計装置 | |
| JPH11312185A (ja) | レイアウトデータの作成方法 | |
| JP3230495B2 (ja) | 自動配線装置及び自動配線方法 | |
| JP5407450B2 (ja) | 半導体集積回路の設計支援方法及び製造方法 | |
| JP2005129869A (ja) | 半導体集積回路設計方法 | |
| JP2858677B2 (ja) | 半導体集積回路のマスクレイアウト方法 | |
| JP2003017568A (ja) | 電源接続セル、半導体集積回路のレイアウト方法及び半導体集積回路のレイアウト用装置 | |
| JPH06216249A (ja) | Ｉｃチップ自動レイアウト設計システム | |
| JP3095307B2 (ja) | 電気部品自動配置装置及び電気部品の自動配置方法 | |
| JP2000181948A (ja) | 階層図面設計装置 | |
| JPH04299843A (ja) | 半導体集積回路のマスクレイアウト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050104 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071001 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071016 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080115 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080117 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120125 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |