JP2005129869A

JP2005129869A - 半導体集積回路設計方法

Info

Publication number: JP2005129869A
Application number: JP2003366532A
Authority: JP
Inventors: Shigeaki Konishi; 重彰小西
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-10-27
Filing date: 2003-10-27
Publication date: 2005-05-19

Abstract

【課題】レイアウト上の配線による寄生抵抗が回路特性に悪影響を与える微細プロセスや高周波回路の半導体設計において、あらかじめ配線寄生抵抗を完全に考慮したレイアウト設計はチップサイズ見積もり等の問題から困難である為、レイアウト完成後に回路特性向上の為の配線幅拡大等のレイアウト修正が発生する。
【解決手段】回路設計図中の配線又はレイアウトデータ中の配線図形に対して最大配線幅及び処理優先度の情報を与えることでレイアウトルール違反を生じない範囲内でレイアウト中の配線幅を指定配線幅まで拡大し、配線に寄生する抵抗値を低減する。
【選択図】図１

Description

本発明は、マスクレイアウト上の配線形状により発生する配線抵抗が回路特性に悪影響を及ぼすような半導体集積回路の設計方法に関する。

近年、半導体集積回路の分野では製造コストの削減及びデバイスの高速動作実現の為、製造プロセスの微細化が顕著である。しかしながらその製造プロセスの微細化に伴い、素子間を接続する配線の寄生抵抗により電圧降下を生じ、結果として回路特性に悪い影響を及ぼす場合がある。その為、それらを考慮して回路設計及びレイアウト設計を行わなければならない。そこで、半導体集積回路設計において回路設計図を作成する段階でレイアウト上に実現した場合に配線抵抗による電圧降下が発生すると想定される箇所又は回路特性上配線抵抗による影響を考慮する必要がある箇所についてはあらかじめ抵抗素子シンボル等を挿入しておき、その回路設計図を用いて配線による寄生抵抗を考慮した回路シミュレーションを実施し、その結果に基づいてレイアウト設計を行う方法が一般的である。

図２を用いて従来の半導体集積回路設計方法を説明する。図２は、従来の半導体集積回路設計方法のフローチャートである。始めにステップＳ２０１において回路設計図の入力を行う。次にステップＳ２０２において回路設計図中に抵抗素子シンボルを配線の寄生抵抗素子として追加する。次にステップＳ２０３において、ステップＳ２０２で作成した回路設計図をもとに配線の寄生抵抗素子を考慮した回路シミュレーションを実施する。次にステップＳ２０４において、ステップＳ２０３で行った回路シミュレーション結果がシステムの仕様を満たしているかを回路シミュレーションにより判定する。この判定結果がＯＫの場合はステップＳ２０５に進み、ＮＧの場合はステップＳ２０１へ戻り再度回路設計図の入力を行う。次にステップＳ２０５、ステップＳ２０２で作成した回路設計図をもとにネットリストを出力する。次にステップＳ２０６において、ステップＳ２０５で出力されたネットリストをもとにレイアウトを生成する。

従来の半導体集積回路設計方法では、配線に寄生する抵抗素子を考慮した回路シミュレーションを実施し、その結果に基づいてレイアウト設計を行うが、初期レイアウト時にはチップ面積の余裕を見積もることが困難であり、配線完了率（デバイスの端子間及びパッドとデバイス端子間を接続する総結線数に対して結線が完了した割合）を優先する為、電圧降下の抑制に効果的な配線幅の拡大が難しい。また配線幅の拡大による配線抵抗の減少が回路特性上どの程度効果があるのかを判断する為には、レイアウト設計完了後にＬＰＥツール（マスクレイアウトから寄生抵抗、寄生容量、寄生インダクタンス等を抽出する設計支援機能）を使用して寄生素子の情報を回路ネットリスト上へ還元させ、シミュレーションを実施する必要があり、レイアウト設計段階で各結線の配線幅を決定することができない。さらにＬＰＥツールによる寄生素子抽出後のシミュレーションにより複数箇所の配線抵抗による電圧降下が回路特性に悪影響を及ぼしていることが判明した場合、チップ面積を増加させずにレイアウト修正を行うには膨大な工数を必要とすることが多い。
このような問題を解決する為に特開平２００１−３４６４６号公報に、半導体集積回路最適化装置及び方法が開示されているが、配線幅の改善対象を配線層を乗り換えるためのスルーホールで分割された区間（セグメント）としている為、空き領域を有効に利用できない場合があった。
特開平２００１−３４６４６号公報

本発明は、回路設計時又は初期レイアウト設計後に空き領域を有効に利用して、指定された配線の配線抵抗を低減できるレイアウトを容易に得ることが可能な、半導体集積回路設計方法を提供することを目的とする。

上記従来の課題を解決するため本発明は以下の構成を有する。請求項１に記載の発明は、システム仕様を満たす回路設計図をＣＡＤ装置を用いて入力する回路設計図入力ステップと、前記回路設計図から回路素子情報及び接続情報を抽出してネットリストを出力するネットリスト出力ステップと、前記ネットリストに基づいて回路素子及び配線の回路情報をレイアウトデータとして生成するレイアウト生成ステップと、前記レイアウトデータ中の配線幅の値を改善する配線レイアウト再生成ステップと、を有することを特徴とする半導体集積回路設計方法である。

請求項２に記載の発明は、前記回路設計図入力ステップは、前記回路設計図内の電圧降下を抑制したい配線を選択し、選択した前記配線の最大配線幅情報及び処理優先度情報を入力し、前記情報を回路設計図中に配線幅改善情報として付加する配線幅改善情報付加ステップを更に有することを特徴とする、請求項１に記載の半導体集積回路設計方法である。

請求項３に記載の発明は、前記ネットリスト出力ステップにおいて、前記回路設計図入力ステップで入力された前記回路設計図の情報と前記配線幅改善情報付加ステップで付加された前記配線幅改善情報とを合わせて前記ネットリストへ出力することを特徴とする請求項２に記載の半導体集積回路設計方法である。

請求項４に記載の発明は前記配線レイアウト再生成ステップは、前記レイアウトデータ中の配線図形を選択し、前記配線図形に対して最大配線幅情報及び処理優先度情報を入力し、前記レイアウトデータに配線幅改善情報として付加するステップを更に有することを特徴とする、請求項１に記載の半導体集積回路設計方法である。

請求項５に記載の発明は、前記配線レイアウト再生成ステップは、前記ネットリスト中の前記配線幅改善情報を用いて前記レイアウトデータ中の配線幅を製造上のレイアウトルール違反が発生しない範囲内で拡大する配線幅拡大ステップを更に有することを特徴とする、請求項３又は請求項４に記載の半導体集積回路設計方法である。

請求項６に記載の発明は、前記配線レイアウト再生成ステップは、配線幅拡大ステップにおいて拡大された配線幅における抵抗値を処理が行われた配線図形ごとに計算し、得られた抵抗値をレイアウトエディタ上または回路図エディタ上に表示する抵抗値計算結果表示ステップを更に有することを特徴とする請求項５に記載の半導体集積回路設計方法である。

本発明の半導体集積回路設計方法によれば、レイアウト中の空き領域を利用してあらかじめ指定された最大配線幅以内で配線幅を自動的に拡大することにより電圧降下による回路特性への悪影響を抑制することが可能で、問題となる配線図形の検索及びレイアウト修正に必要とする工数を発生することなく効率の良い半導体集積回路の設計が可能であるという有利な効果を奏する。

《実施の形態》
以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。

本発明の実施の形態の半導体集積回路設計方法を、図１及び図３から図１０を用いて説明する。
図１は、本発明の実施の形態の半導体集積回路設計方法のフローチャートである。始めにステップＳ１０１で、ＣＡＤ装置を用いてシステム仕様を満たす回路設計図を入力する（回路設計図入力ステップ）。ステップＳ１０２において、ステップＳ１０１にて入力された回路設計図中の配線に対し、配線幅改善情報を付加する（配線幅改善情報付加ステップ）。ステップＳ１０３において、ステップＳ１０１にて入力された回路設計図をもとに回路シミュレーションを行う。ステップＳ１０４において、ステップＳ１０３の回路シミュレーション結果がシステム仕様を満たしているかの判定を行う。判定結果がＮＧの場合、ステップＳ１０１に戻り再度回路設計図の入力を行う。判定結果がＯＫの場合ステップＳ１０５に進む。ステップＳ１０５において、ステップＳ１０１及びステップＳ１０２にて入力された回路設計図、配線幅改善情報からネットリストを出力する（ネットリスト出力ステップ）。ステップＳ１０６において、ステップＳ１０５にて出力されたネットリストを用いてレイアウトを生成する（レイアウト生成ステップ）。レイアウトは、配置及び配線を自動で行うことが可能な自動レイアウトツールを用いて自動的に行っても良いし、レイアウト設計者がレイアウトをマニュアル設計しても良いし、両者を組み合わせても良い。ステップＳ１０７で、ステップＳ１０５で出力されたネットリストに記述されている配線幅改善情報をステップＳ１０６で生成されてレイアウトに反映させる（配線レイアウト再生成ステップ）。ステップＳ１０８で、ステップＳ１０７で再生成された配線幅から計算により得られる配線の抵抗値をレイアウトエディタまたは回路図エディタ上に表示する（抵抗値計算結果表示ステップ）。

図３〜図１０を用いて、本発明の実施の形態の半導体集積回路設計方法による半導体集積回路の設計の一例を説明する。
図３は、ステップＳ１０１で入力される回路設計図の一例である。図３において３０１、３０２はそれぞれＭＯＳトランジスタ素子シンボルＭ１、Ｍ２である。３０３は抵抗素子シンボルＲ１である。３０４、３０５は外部からの入力ポートＰ１、Ｐ２である。３０６はＭＯＳトランジスタ素子の端子Ｔ１を示す端子図形である。各素子の端子に端子図形が割り振られる。ＭＯＳトランジスタ素子シンボルの場合３つの端子が存在し、それぞれＴ１〜Ｔ３である。同様に抵抗素子シンボルＲ１の端子はＴ１、Ｔ２である。端子図形は各素子シンボルに存在し、素子シンボルと配線との接続を表す。３０７〜３０９はそれぞれネットＮ１、Ｎ２、Ｎ３を示している。ネットとは素子シンボル端子間または素子シンボル端子とポート間を接続する配線であり、途中で分岐されていてもネットとしては同一である。但し、素子シンボル端子を介して新たに接続が始まる配線は別のネットとして扱われる。なお、図３に示す回路設計図は本発明を説明する為の一例であって回路設計図に含まれる素子シンボルはこの限りではない。例えば容量素子シンボル、インダクタンス素子シンボル、出力ポート等を入力することも可能である。

図４を用いて、図３に示した回路設計図に対して配線幅改善情報付加ステップ（ステップＳ１０２）において各配線に配線幅改善情報を付加する方法を説明する。ステップＳ１０２では、始めに電圧降下を抑制したい配線をＣＡＤ装置上で選択する。回路設計図から配線を選択する手段としてネット単位で選択する方法と素子端子間または素子端子とポート端子間を選択する方法があるが、本実施例においては後者の選択方法を使用する。次に、あらかじめ設定されたキーボード上のキーをタイプするかマウスボタンをクリックするなどのイベントを発生させることで、図４に示すような入力フォームがディスプレイ上に表示される。図４は、配線幅改善情報を付加する為の入力フォームの一例である。なお前記イベントの発生方法については実施方法の一例であり、この限りではない。図４において４０１は最大配線幅入力領域、４０２は処理優先度入力領域である。最大配線幅とはレイアウト中の配線図形の幅として取り得る限界値であり、後述する配線レイアウト再生成ステップ（ステップＳ１０７）で使用される。このような配線選択手段と配線幅改善情報付加手段を備えていることで回路設計者はレイアウト用の情報を容易に且つ確実にレイアウト設計段階へ引き継ぐことが可能である。実施の形態では、図３に示す回路設計図中の配線３０７及び配線３０９を順次選択し、最大配線幅を共に７μｍ、処理優先度を１、２にそれぞれ設定した。

ステップＳ１０２に引き続き回路シミュレーションを行い（ステップＳ１０３）、回路シミュレーション結果の判定を行う（ステップＳ１０４）。ここでは、システムの仕様を満たす回路シミュレーション結果が得られたものとしてネットリスト出力ステップ（ステップＳ１０５）へ進む。

ネットリスト出力ステップ（ステップＳ１０５）では、回路設計図入力ステップ（ステップＳ１０１）で入力された回路設計図（図３）及び配線幅改善情報付加ステップ（ステップＳ１０２）で入力された配線幅改善情報に基づき、素子情報、ポート情報及び素子−素子間、素子−ポート間、ポート−ポート間の接続情報を抽出し、ネットリストを出力する。図５は、ネットリストの一例である。図５において５０１は回路設計図中の素子シンボル、５０２は素子端子に接続するネット、ポート及び素子サイズ等の素子情報、５０３は配線幅改善情報の記述を示す文字列、５０４は配線幅改善情報を示している。配線幅改善情報５０４には少なくとも、処理優先度、最大配線幅、処理対象配線の両端の端子名が含まれる。

図６に、レイアウト生成ステップ（ステップＳ１０６）において、図５に示したネットリストから一般的なレイアウトツールを用いてレイアウト生成を行った結果を示す。図６において６０１、６０２はそれぞれＭＯＳトランジスタ素子シンボルＭ１、Ｍ２のレイアウト結果、６０３は抵抗素子シンボルＲ１のレイアウト結果、６０４、６０５は入力ポートＰ１、Ｐ２のレイアウト結果を示す。６０６〜６０８はネットＮ１〜Ｎ３のレイアウト結果を示し、６０６及び６０８の配線幅は３μｍで生成されている。この時点では従来の方法（図２）を用いた場合と同様に配線完了率及びチップサイズを優先したレイアウト結果が得られる。

図７は、配線レイアウト再生成ステップ（ステップＳ１０７）において、配線レイアウトを再生成した結果の一例を示す図である。図７において７０１、７０２は配線幅改善情報付加ステップ（ステップＳ１０２）で配線幅改善情報を付加した配線３１２、３１３の再レイアウト結果を示す。処理優先度は３１２が１、３１３が２に設定されていた為、先に３１２の配線幅を最大配線幅７μｍに変更後、３１３の配線幅が変更される。配線幅拡大処理は製造工程上問題となるようなデザインルール違反を生じない範囲で実現される為、７０２に示すように必ずしも配線幅改善情報付加ステップ（ステップＳ１０２）で設定された最大配線幅に拡大できるとは限らない。この例では、７０１に関して指定された最大配線幅で図形の拡大が可能であった。

図８を用いて配線幅の拡大手順を説明する。図８において８０１は配線図形を最大配線幅に拡大した図形、８０２は処理対象の配線図形の障害となるアルミ図形をアルミ層の最小間隔分だけ拡大した図形を示す。実施の形態では配線幅の拡大処理に図形演算処理を使用して８０１及び８０２に示す図形を一時的に得たのち、８０１と８０２の重なり部分を８０１より削除して所望の拡大図形８０３を作成する。但し処理対象の配線図形を拡大した際に同一ネットに属する素子端子図形が接する部分については重なりの削除を行わない。

図９に、配線レイアウト再生成ステップ（ステップＳ１０７）において拡大された配線７０２を分割した結果及び等価回路を示す。図９において９０１〜９０４は配線７０２を配線幅が同一の箇所でセグメント分割した結果、９１１〜９１４は前記９０１〜９０４を計算単純化のために抵抗シンボルに置き換えた結果を示す。９０１〜９０４の配線図形の幅はそれぞれ７μｍ、６μｍ、７μｍ、８μｍであり、長さはそれぞれ５μｍ、４μｍ、２４μｍ、６μｍである。配線幅改善情報付加ステップ（ステップＳ１０２）にて配線幅改善情報を付加したＲ１の端子Ｔ２とＭ２の端子Ｔ２を結ぶ配線について配線レイアウト再生成の前後における配線抵抗値を比較すると、配線レイアウト再生成後は再生成前の約半分の抵抗値になることが分かる。抵抗素子のみの回路において任意の電流値における電圧降下の抑制に抵抗値の低減が有効であることは既知である。

図１０に抵抗値計算結果表示ステップ（ステップＳ１０８）において配線幅拡大後の抵抗値計算結果のレイアウトエディタ上への表示例を示す。図１０において１００１は拡大処理を行った配線図形、１００２は計算により得られた抵抗値を示している。実施の形態においてはレイアウトエディタ上に抵抗値計算結果を表示しているが、回路エディタ上に表示しても良い。

実施の形態では、回路設計図中から任意の配線を選択し、配線幅改善情報を与える方法を説明したが、既存のレイアウト中の配線図形を選択し、情報を与える手段を用いることで同様の処理を行っても良い。その場合レイアウト中の配線図形選択手段として回路設計図中からの選択手段と同様にネット単位または素子端子間、素子端子とポート端子間で指定することが可能で他の方法としてレイアウト中の図形要素（セグメント）単位で指定しても良い。
なお、ステップＳ１０８で抵抗値計算結果を表示後、自動的にステップＳ１０３と同様の方法で回路シミュレーションを行い、シミュレーション結果がＮＧの場合ステップＳ１０６に戻り、レイアウト生成を行っても良い。
本発明の半導体集積回路設計方法によれば、回路設計図作成段階で回路特性に影響を及ぼす配線に対して与えられた配線幅改善情報または初期レイアウト作成後にレイアウトデータに対して与えられた配線幅改善情報を用いて、レイアウト中の空き領域を配線幅拡大用の領域として割り当て、再度配線図形のレイアウト生成を行うことができる。

本発明の半導体集積回路設計方法は、半導体集積回路の製造工程における半導体集積回路の設計方法として有用である。

本発明の実施の形態の半導体集積回路設計方法のフローチャート従来の半導体集積回路設計方法のフローチャート回路設計図の一例を示す図配線幅改善情報を付加する為の入力フォームの一例を示す図ネットリストの一例を示す図ネットリストからレイアウト生成を行った結果の一例を示す図配線レイアウトを再生成した結果の一例を示す図配線拡大手順を説明する説明図配線７０２を分割した結果及び等価回路を示す図抵抗値計算結果の表示例

符号の説明

３０１、３０２ＭＯＳトランジスタ素子シンボル
３０３抵抗素子シンボル
３０４、３０５入力ポート
３０６シンボル端子図形
３０７〜３０９ネット
４０１、４０２配線幅改善情報の入力領域
５０１素子名
５０２接続情報及び素子情報
５０３配線幅改善情報を示す文字列
５０４配線幅改善情報
６０１、６０２ＭＯＳトランジスタ素子シンボルのレイアウト結果
６０３抵抗素子シンボルのレイアウト結果
６０４、６０５入力ポートのレイアウト結果
６０６〜６０８ネットのレイアウト結果
７０１、７０２配線図形
８０１処理対象の配線図形を拡大した結果
８０２障害となるアルミ図形を拡大した結果
８０３図形演算処理により得られた配線図形拡大結果
９０１〜９０４配線図形のセグメント分割結果
９１０〜９１４抵抗シンボル
１００１拡大処理を行った配線図形
１００２配線幅拡大後の抵抗値計算結果

Claims

システム仕様を満たす回路設計図をＣＡＤ装置を用いて入力する回路設計図入力ステップと、
前記回路設計図から回路素子情報及び接続情報を抽出してネットリストを出力するネットリスト出力ステップと、
前記ネットリストに基づいて回路素子及び配線の回路情報をレイアウトデータとして生成するレイアウト生成ステップと、
前記レイアウトデータ中の配線幅の値を改善する配線レイアウト再生成ステップと、
を有することを特徴とする半導体集積回路設計方法。
前記回路設計図入力ステップは、前記回路設計図内の電圧降下を抑制したい配線を選択し、選択した前記配線の最大配線幅情報及び処理優先度情報を入力し、前記情報を回路設計図中に配線幅改善情報として付加する配線幅改善情報付加ステップを更に有することを特徴とする、請求項１に記載の半導体集積回路設計方法。
前記ネットリスト出力ステップにおいて、前記回路設計図入力ステップで入力された前記回路設計図の情報と前記配線幅改善情報付加ステップで付加された前記配線幅改善情報とを合わせて前記ネットリストへ出力することを特徴とする請求項２に記載の半導体集積回路設計方法。
前記配線レイアウト再生成ステップは、前記レイアウトデータ中の配線図形を選択し、前記配線図形に対して最大配線幅情報及び処理優先度情報を入力し、前記レイアウトデータに配線幅改善情報として付加するステップを更に有することを特徴とする、請求項１に記載の半導体集積回路設計方法。
前記配線レイアウト再生成ステップは、前記ネットリスト中の前記配線幅改善情報を用いて前記レイアウトデータ中の配線幅を製造上のレイアウトルール違反が発生しない範囲内で拡大する配線幅拡大ステップを更に有することを特徴とする、請求項３又は請求項４に記載の半導体集積回路設計方法。
前記配線レイアウト再生成ステップは、配線幅拡大ステップにおいて拡大された配線幅における抵抗値を処理が行なわれた配線図形ごとに計算し、得られた抵抗値をレイアウトエディタ上または回路図エディタ上に表示する抵抗値計算結果表示ステップを更に有することを特徴とする請求項５に記載の半導体集積回路設計方法。