JP2004013821A - 半導体集積回路設計方法および設計装置 - Google Patents
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Abstract
【課題】回路特性に影響を与える配線の寄生抵抗、寄生容量及び寄生インダクタンスの寄生情報を回路設計図中の配線に対して与えることにより、回路シミュレーション時のみ寄生素子を考慮する。
【解決手段】回路設計図内の配線に対し、配線寄生情報を付加する第２の工程（Ｓ３０２）と、配線寄生情報をもとに仮想の等価回路をメモリ上に生成する第３の工程（Ｓ３０３）と、仮想等価回路を用いて回路シミュレーションを実施する第４の工程（Ｓ３０４）とを含むので、回路設計図内に配線寄生用の抵抗素子及び容量素子等を追加することなく配線寄生を考慮した回路シミュレーションが可能である。また、回路設計図とレイアウト間の素子情報及び接続情報における完全な互換性により効率良く半導体集積回路の設計を行うことができる。
【選択図】 図１
【解決手段】回路設計図内の配線に対し、配線寄生情報を付加する第２の工程（Ｓ３０２）と、配線寄生情報をもとに仮想の等価回路をメモリ上に生成する第３の工程（Ｓ３０３）と、仮想等価回路を用いて回路シミュレーションを実施する第４の工程（Ｓ３０４）とを含むので、回路設計図内に配線寄生用の抵抗素子及び容量素子等を追加することなく配線寄生を考慮した回路シミュレーションが可能である。また、回路設計図とレイアウト間の素子情報及び接続情報における完全な互換性により効率良く半導体集積回路の設計を行うことができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、マスクレイアウト上の配線に寄生する寄生抵抗、寄生容量及び寄生インダクタンスが回路特性に悪影響を及ぼすような半導体集積回路設計方法および設計装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の分野は多品種少量生産化が顕著であり、開発及び製造期間の短縮が求められている。しかしながらその製造プロセスの微細化に伴い、素子間を接続する配線に寄生する抵抗、容量及びインダクタンスが回路特性に悪影響を及ぼす為、それらを考慮して回路設計及びレイアウト設計を行う必要がある。そこで、半導体集積回路設計において回路設計図を作成する段階でレイアウト上に実現した場合に配線による寄生が発生すると想定される箇所又は回路特性上配線の寄生による影響を考慮する必要がある箇所については予め抵抗素子シンボル、容量素子シンボル及びインダクタンス素子シンボルを挿入しておき、その回路設計図を用いて配線による寄生を考慮した回路シミュレーションを実施する方法が一般的である。
【０００３】
図８を用いて従来の設計フローを説明する。まずはじめに回路設計図入力部Ｓ１０１において回路設計図の入力を行う。次に配線寄生素子追加部Ｓ１０２において回路設計図中に抵抗素子シンボル、容量素子シンボル及びインダクタンス素子シンボルのいずれか又はそれぞれを組み合わせたものを配線の寄生素子として追加する。次に回路シミュレーション部Ｓ１０３において配線寄生素子追加部Ｓ１０２で作成した回路設計図をもとに配線の寄生素子を考慮した回路シミュレーションを実施する。
【０００４】
次に回路シミュレーション結果判定部Ｓ１０４において回路シミュレーション部Ｓ１０３で行った回路シミュレーション結果がシステムの仕様を満たしているかを判定する。この判定結果がＯＫの場合はネットリスト出力部Ｓ１０５の処理へ移り、ＮＧの場合は回路設計図入力部Ｓ１０１へ戻り再度回路設計図の入力を行う。次にネットリスト出力部において配線寄生素子追加部Ｓ１０２で作成した回路設計図をもとに配線の寄生素子を含んだネットリストを出力する。
【０００５】
次にネットリスト変換部Ｓ１０６においてネットリスト出力部Ｓ１０５で出力したネットリスト中の寄生素子情報を削除する。この際、寄生素子として抵抗素子を用いている場合は削除後の両端の配線をショートさせ、容量素子を用いている場合はオープン（解放）にする。次にレイアウト生成部Ｓ１０７においてネットリスト変換部Ｓ１０６で変換されたネットリストをもとにレイアウトを生成する。
【０００６】
図９はＳ１０１にて入力された回路設計図中にＳ１０２にて配線寄生素子シンボルを追加した例である。図９において２０１，２０２はトランジスタ素子シンボルを示している。また２０３は配線の寄生を考慮するために配置した抵抗素子シンボル、２０４，２０５は容量素子シンボルを示している。
【０００７】
【発明が解決しようとする課題】
従来の設計フローでは、配線に寄生する素子を考慮した回路シミュレーションを実施する為に回路設計図中に抵抗素子、容量素子、インダクタンス素子のそれぞれの回路シンボルを配置していた。このように実際のレイアウト上には存在しない素子を回路設計図中に配置している為、自動レイアウト生成ツールやＬＶＳ（回路図とレイアウトの等価性を検証するツール）を使用する場合、寄生素子を含んだ回路設計図から出力されるネットリストを寄生素子を含まないネットリストに変換する必要があった。その為、回路設計図とレイアウトとの間には常に異なる接続情報が存在し（回路シミュレーションを行う際に付加される抵抗シンボルおよび容量シンボル等により回路設計図とレイアウト間における接続情報の互換性がなくなる）、回路設計図を参照してレイアウト編集を行うことが困難であった。その結果、接続ミスを発生しそれらの修正による設計期間の増加を招いていた。また同様にレイアウト中の任意の素子を回路設計図中から抽出することも困難で作業効率の劣化を招いていた。
【０００８】
したがって、この発明の目的は、レイアウト上の配線による寄生抵抗及び寄生容量が回路特性に悪影響を与える微細プロセスや高周波回路の半導体設計において、回路特性に影響を与える配線の寄生抵抗、寄生容量及び寄生インダクタンスの寄生情報を回路設計図中の配線に対して与えることにより、回路シミュレーション時のみ寄生素子を考慮することが可能な半導体集積回路設計方法および設計装置を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、この発明の請求項１記載の半導体集積回路設計方法は、半導体集積回路のシステム仕様を満たす回路設計図をＣＡＤ装置を用いて入力する第１の工程と、前記回路設計図内の配線に対し、配線寄生情報を付加する第２の工程と、前記配線寄生情報をもとに仮想の等価回路をメモリ上に生成する第３の工程と、前記仮想等価回路を用いて回路シミュレーションを実施する第４の工程と、前記回路シミュレーションの結果がシステム仕様を満たしていると判定されると前記回路設計図から回路素子情報および接続情報を抽出してネットリストを出力する第５の工程と、前記ネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成する第６の工程とを含む。
【００１０】
このように、回路設計図内の配線に対し、配線寄生情報を付加する第２の工程と、配線寄生情報をもとに仮想の等価回路をメモリ上に生成する第３の工程と、仮想等価回路を用いて回路シミュレーションを実施する第４の工程とを含むので、回路設計図内に配線寄生用の抵抗素子及び容量素子等を追加することなく配線寄生を考慮した回路シミュレーションが可能である。また、回路シミュレーションの結果がシステム仕様を満たしていると判定されると回路設計図から回路素子情報および接続情報を抽出してネットリストを出力する第５の工程と、ネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成する第６の工程とを含むので、回路設計図とレイアウト間の素子情報及び接続情報における完全な互換性により効率良く半導体集積回路の設計を行うことができる。
【００１１】
請求項２記載の半導体集積回路設計方法は、請求項１記載の半導体集積回路設計方法において、配線寄生情報は、レイアウトに寄生する寄生抵抗、寄生容量および寄生インダクタンスの情報の少なくとも一つである。
【００１２】
このように、配線寄生情報は、レイアウトに寄生する寄生抵抗、寄生容量および寄生インダクタンスの情報の少なくとも一つであるので、回路設計図作成段階で回路特性に影響を及ぼす配線に対して寄生素子情報を付加し、回路シミュレーション時のみ寄生素子情報から仮想の等価回路を生成して回路シミュレーションを行うことができる。
【００１３】
請求項３記載の半導体集積回路設計方法は、請求項１または２記載の半導体集積回路設計方法において、第２の工程で配線寄生情報を付加する際、ＣＡＤ装置に配線寄生情報が付加されたことを示すシンボルを表示する工程を含む。
【００１４】
このように、第２の工程で配線寄生情報を付加する際、ＣＡＤ装置に配線寄生情報が付加されたことを示すシンボルを表示する工程を含むので、回路設計図に対し配線寄生情報が付加されたことが明確に表示される。
【００１５】
請求項４記載の半導体集積回路設計方法は、請求項１，２または３記載の半導体集積回路設計方法において、第１の工程で入力された回路設計図から第２の工程で付加された配線寄生情報を抽出する工程を含み、この工程で抽出した配線寄生情報をもとに仮想の等価回路を第３の工程で生成する。
【００１６】
このように、第１の工程で入力された回路設計図から第２の工程で付加された配線寄生情報を抽出する工程を含み、この工程で抽出した配線寄生情報をもとに仮想の等価回路を第３の工程で生成するので、仮想等価回路に対して回路シミュレーションを実行することができる。これに伴い、回路設計図の接続情報に変化は発生しない。
【００１７】
請求項５記載の半導体集積回路設計装置は、ＣＡＤ装置を用いてシステム仕様を満たす回路設計図を入力する回路設計図入力部と、前記回路設計図入力部で入力された回路設計図内の配線に対し、配線寄生情報を付加する配線寄生情報付加部と、前記回路設計図入力部および前記配線寄生情報付加部で入力された回路設計図および配線寄生情報をもとに仮想等価回路を生成する仮想等価回路生成部と、前記仮想等価回路生成部で生成された前記仮想等価回路を用いて回路シミュレーションを実施する回路シミュレーション部と、前記回路シミュレーション部の回路シミュレーション結果がシステム仕様を満たしているかの判定を行う回路シミュレーション結果判定部と、前記回路シミュレーション結果判定部での判定結果をもとに前記回路設計図入力部で入力された回路設計図から回路素子情報および接続情報を抽出してネットリストを出力するネットリスト出力部と、前記ネットリスト出力部で出力されたネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成するレイアウト生成部とを備えた。
【００１８】
このように、回路設計図入力部で入力された回路設計図内の配線に対し、配線寄生情報を付加する配線寄生情報付加部と、回路設計図入力部および配線寄生情報付加部で入力された回路設計図および配線寄生情報をもとに仮想等価回路を生成する仮想等価回路生成部と、仮想等価回路生成部で生成された仮想等価回路を用いて回路シミュレーションを実施する回路シミュレーション部とを備えているので、回路設計図内に配線寄生用の抵抗素子及び容量素子等を追加することなく配線寄生を考慮した回路シミュレーションが可能である。また、回路シミュレーション部の回路シミュレーション結果がシステム仕様を満たしているかの判定を行う回路シミュレーション結果判定部と、回路シミュレーション結果判定部での判定結果をもとに回路設計図入力部で入力された回路設計図から回路素子情報および接続情報を抽出してネットリストを出力するネットリスト出力部と、ネットリスト出力部で出力されたネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成するレイアウト生成部とを備えているので、回路設計図とレイアウト間の素子情報及び接続情報における完全な互換性により効率良く半導体集積回路の設計を行うことができる。
【００１９】
【発明の実施の形態】
この発明の実施の形態を図１ないし図７に基づいて説明する。図１は、この発明の実施の形態である半導体集積回路設計装置の処理手順を示すフローチャートである。
【００２０】
図１において、Ｓ３０１はＣＡＤ装置を用いてシステム仕様を満たす回路設計図を入力する回路設計図入力部、Ｓ３０２は回路設計図入力部Ｓ３０１にて入力された回路設計図中の配線に対し、寄生情報を付加する配線寄生情報付加部、Ｓ３０３は回路設計図入力部Ｓ３０１及び配線寄生情報付加部Ｓ３０２にて入力された回路設計図及び配線寄生情報をもとに回路シミュレーション用の仮想等価回路を生成する仮想等価回路生成部、Ｓ３０４は仮想等価回路生成部Ｓ３０３にて生成された仮想等価回路を用いて回路シミュレーションを行う回路シミュレーション部、Ｓ３０５は回路シミュレーション部Ｓ３０４の回路シミュレーション結果がシステム仕様を満たしているかの判定を行う回路シミュレーション結果判定部、Ｓ３０６は回路設計図入力部Ｓ３０１及び配線寄生情報付加部Ｓ３０２にて入力された回路設計図からネットリストを出力するネットリスト出力部、Ｓ３０７はネットリスト出力部Ｓ３０６にて出力されたネットリストを用いてレイアウトを生成するレイアウト生成部を示している。
【００２１】
上記構成の半導体集積回路設計装置を用いた処理手順においては、半導体集積回路のシステム仕様を満たす回路設計図をＣＡＤ装置を用いて入力する第１の工程（Ｓ３０１）と、回路設計図内の配線に対し、配線寄生情報を付加する第２の工程（Ｓ３０２）と、配線寄生情報をもとに仮想等価回路をメモリ上に生成する第３の工程（Ｓ３０３）と、仮想等価回路を用いて回路シミュレーションを実施する第４の工程（Ｓ３０４）と、回路シミュレーションの結果がシステム仕様を満たしていると判定されると回路設計図から回路素子情報および接続情報を抽出してネットリストを出力する第５の工程（Ｓ３０６）と、ネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成する第６の工程（Ｓ３０７）とを含む。
【００２２】
この場合、回路シミュレーション結果判定部Ｓ３０５における判定結果がＯＫ（システム仕様を満たしている）の場合は上記のようにネットリスト出力部Ｓ３０６の処理へ移り、ＮＧ（システム仕様を満たしていない）の場合は回路設計図入力部Ｓ３０１へ戻り再度回路設計図の入力を行う。
【００２３】
図２はこの発明の実施の形態において回路設計図入力部Ｓ３０１にて入力した回路設計図の一例である。図２において、４０１，４０２はそれぞれＭＯＳトランジスタ素子シンボルＭ１，Ｍ２を示している。４０３は抵抗素子シンボルＲ１を示している。４０４，４０５は外部からの入力ポートＰ１，Ｐ２を示している。４０６は素子シンボルの端子図形を示している。端子図形は各素子シンボルに存在し、素子シンボルと配線との接続を表す。４０７〜４０９はそれぞれネットＮ１，Ｎ２，Ｎ３を示している。ネットとは素子シンボル間又は素子シンボルとポート間を接続する配線であり、途中で分岐されていてもネットとしては同一である。但し、素子シンボル端子を介して新たに接続が始まる配線は別のネットとして扱われる。４１０は入力ポートＰ１から注入された電流がＭ１，Ｍ２の各ＭＯＳトランジスタ素子シンボルに接続する配線へ分岐される分岐点を示している。４１１（点線部分）は電流の分岐点４１０とＭＯＳトランジスタシンボルＭ２間を接続する配線を示している。図２に示す回路設計図はこの実施の形態を説明する為の一例であって回路設計図に含まれる素子シンボルはこの限りではない。例えば容量素子シンボル、インダクタンス素子シンボル、出力ポート等を入力することも可能である。
【００２４】
図３を用いて図２に示した回路設計図に対し配線寄生情報付加部Ｓ３０２にて配線に寄生する素子の情報を付加する工程を説明する。
【００２５】
図３において、５０１は図２中の配線４１１に配線寄生情報付加部Ｓ３０２により付加された配線寄生情報を示す配線寄生シンボルである。すなわち、配線寄生情報を付加する際、ＣＡＤ装置に配線寄生情報が付加されたことを示すシンボル５０１を表示する。但し前記シンボル５０１の形状は一例であってこの限りではない。また前記配線寄生シンボル５０１は配線寄生情報が付加されたことを明確化する為に表示されるものであって絶対的な必要性はないものとする。この実施の形態では配線４１１に対して、１Ωの寄生抵抗と１ｆＦの寄生容量の寄生情報を回路設計図入力部Ｓ３０１で回路設計図入力に使用したＣＡＤ装置を用いて付加する。ここで付加される寄生情報においても寄生抵抗と寄生容量の限りではなくその他の寄生素子（例えば寄生インダクタンス等）も付加することが可能である。
【００２６】
次に仮想等価回路生成部Ｓ３０３における処理を図４を用いて説明する。図４は図２に示す回路設計図に配線寄生情報付加部Ｓ３０２で付加した配線寄生情報をもとに等価な回路素子シンボルを生成し配置した仮想等価回路を示している。
【００２７】
図４において、６０１は１Ωの抵抗素子シンボル、６０２，６０３は０．５ｆＦの容量素子シンボルを示している。図４に示すように配線寄生情報付加部Ｓ３０２で付加された寄生素子情報が抵抗の場合は抵抗素子シンボルを配線に対して直列に接続し、容量の場合は抵抗素子を挟むようにして半分の容量値で並列に接続する。この場合、回路設計図入力部Ｓ３０１で入力された回路設計図から配線寄生情報付加部Ｓ３０２で付加された配線寄生情報を抽出する工程を含み、この工程で抽出した配線寄生情報をもとに仮想の等価回路を仮想等価回路生成部Ｓ３０３で生成する。但し図４に示す抵抗素子シンボル及び容量素子シンボルの接続パターンは一例であり、この他にも配線寄生情報付加部Ｓ３０２で配線寄生情報と併せて寄生素子の分割数等の接続パターン情報を付加することにより例えば図５に示すような仮想等価回路を生成することも可能である。
【００２８】
図５は配線寄生情報付加部Ｓ３０２にて寄生素子の分割数として２分割を指定した場合の仮想等価回路である。図５において、７０１，７０２は０．５Ωの抵抗素子シンボル、７０３〜７０５は０．３３ｆＦ（正確には１ｆＦの３分の１）の容量素子シンボルを示している。７０１，７０２の抵抗値は配線寄生情報付加部Ｓ３０２で付加された寄生抵抗値を分割数で除した値、７０３〜７０５の容量値は配線寄生情報付加部Ｓ３０２で付加された寄生容量値を分割数に１を加えた数値で除した値となる。
【００２９】
次に回路シミュレーション部Ｓ３０４において仮想等価回路生成部Ｓ３０３で生成された仮想等価回路に対して回路シミュレーションを実行する。ここで回路設計図入力部Ｓ３０１にて入力された回路設計図の接続情報に変化は発生しない。次に回路シミュレーション結果判定部Ｓ３０５により回路シミュレーション結果の判定を行う。この実施の形態ではシステムの仕様を満たす回路シミュレーション結果が得られたものとしてネットリスト出力部Ｓ３０６へ進む。ネットリスト出力部Ｓ３０６では回路設計図入力部Ｓ３０１で入力された図２に示す回路設計図をもとに素子情報、ポート情報及び素子−素子間、素子−ポート間、ポート−ポート間の接続情報を抽出し、下流の設計で用いるレイアウト生成ツール及び検証ツール用のネットリストを出力する。この際、当然ながら前記ネットリスト中には配線寄生情報付加部Ｓ３０２にて付加された寄生素子に関する情報は一般的な回路素子（例えば抵抗素子など）の情報としては含まれていない。
【００３０】
図６にネットリスト出力部Ｓ３０６にて出力されてネットリストを示す。図６において、８０１は回路設計図中のポート及び素子シンボルを示し、８０２は各ポート及び素子端子に接続するネットを示している。
【００３１】
図７にレイアウト生成部Ｓ３０７にて生成されたレイアウト結果を示す。図７において、９０１，９０２はそれぞれＭＯＳトランジスタ素子シンボルＭ１，Ｍ２のレイアウト結果、９０３は抵抗素子シンボルＲ１のレイアウト結果、９０４，９０５は入力ポートＰ１，Ｐ２のレイアウト結果を示している。また９０６〜９０８はネットＮ１〜Ｎ３のレイアウト結果を示している。ここでレイアウト生成部Ｓ３０７によって生成されるレイアウト結果（図７）と、回路設計図入力部Ｓ３０１、配線寄生情報付加部Ｓ３０２により入力された回路設計図との間に素子情報、接続情報の相違がないことが分かる。その結果、回路設計図の変更によるレイアウト修正やレイアウトと回路設計図のクロスプローブを容易に行なうことが可能である。
【００３２】
【発明の効果】
この発明の請求項１記載の半導体集積回路設計方法によれば、回路設計図内の配線に対し、配線寄生情報を付加する第２の工程と、配線寄生情報をもとに仮想等価回路をメモリ上に生成する第３の工程と、仮想等価回路を用いて回路シミュレーションを実施する第４の工程とを含むので、回路設計図内に配線寄生用の抵抗素子及び容量素子等を追加することなく配線寄生を考慮した回路シミュレーションが可能である。また、回路シミュレーションの結果がシステム仕様を満たしていると判定されると回路設計図から回路素子情報および接続情報を抽出してネットリストを出力する第５の工程と、ネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成する第６の工程とを含むので、回路設計図とレイアウト間の素子情報及び接続情報における完全な互換性により効率良く半導体集積回路の設計を行うことができる。
【００３３】
請求項２では、配線寄生情報は、レイアウトに寄生する寄生抵抗、寄生容量および寄生インダクタンスの情報の少なくとも一つであるので、回路設計図作成段階で回路特性に影響を及ぼす配線に対して寄生素子情報を付加し、回路シミュレーション時のみ寄生素子情報から仮想の等価回路を生成して回路シミュレーションを行うことができる。
【００３４】
請求項３では、第２の工程で配線寄生情報を付加する際、ＣＡＤ装置に配線寄生情報が付加されたことを示すシンボルを表示する工程を含むので、回路設計図に対し配線寄生情報が付加されたことが明確に表示される。
【００３５】
請求項４では、第１の工程で入力された回路設計図から第２の工程で付加された配線寄生情報を抽出する工程を含み、この工程で抽出した配線寄生情報をもとに仮想等価回路を第３の工程で生成するので、仮想等価回路に対して回路シミュレーションを実行することができる。これに伴い、回路設計図の接続情報に変化は発生しない。
【００３６】
この発明の請求項５記載の半導体集積回路設計装置によれば、回路設計図入力部で入力された回路設計図内の配線に対し、配線寄生情報を付加する配線寄生情報付加部と、回路設計図入力部および配線寄生情報付加部で入力された回路設計図および配線寄生情報をもとに仮想等価回路を生成する仮想等価回路生成部と、仮想等価回路生成部で生成された仮想等価回路を用いて回路シミュレーションを実施する回路シミュレーション部とを備えているので、回路設計図内に配線寄生用の抵抗素子及び容量素子等を追加することなく配線寄生を考慮した回路シミュレーションが可能である。また、回路シミュレーション部の回路シミュレーション結果がシステム仕様を満たしているかの判定を行う回路シミュレーション結果判定部と、回路シミュレーション結果判定部での判定結果をもとに回路設計図入力部で入力された回路設計図から回路素子情報および接続情報を抽出してネットリストを出力するネットリスト出力部と、ネットリスト出力部で出力されたネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成するレイアウト生成部とを備えているので、回路設計図とレイアウト間の素子情報及び接続情報における完全な互換性により効率良く半導体集積回路の設計を行うことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態である半導体集積回路設計装置の処理手順を示すフローチャートである。
【図２】この発明の実施の形態において回路設計図入力部にて入力した回路設計図である。
【図３】この発明の実施の形態において配線寄生情報を付加した回路設計図である。
【図４】この発明の実施の形態において配線寄生情報から生成した仮想等価回路図である。
【図５】この発明の実施の形態において配線寄生情報及び分割数から生成した仮想等価回路図である。
【図６】この発明の実施の形態において回路設計図から出力したネットリストの説明図である。
【図７】この発明の実施の形態においてネットリストから生成したレイアウト結果の説明図である。
【図８】従来の半導体集積回路設計装置の処理手順を示すフローチャートである。
【図９】従来例における寄生素子シンボル追加後の回路設計図である。
【符号の説明】
Ｓ３０１ 回路設計図入力部
Ｓ３０２ 配線寄生情報付加部
Ｓ３０３ 仮想等価回路生成部
Ｓ３０４ 回路シミュレーション部
Ｓ３０５ 回路シミュレーション結果判定部
Ｓ３０６ ネットリスト部
Ｓ３０７ レイアウト生成部
２０１，２０２ トランジスタ素子シンボル
２０３ 抵抗素子シンボル
２０４，２０５ 容量素子シンボル
４０１，４０２ ＭＯＳトランジスタ素子シンボル
４０３ 抵抗素子シンボル
４０４，４０５ 入力ポート
４０６ シンボル端子図形
４０７，４０８，４０９ ネット
５０１ 配線寄生情報シンボル
６０１ 配線寄生用等価抵抗シンボル
６０２，６０３ 配線寄生用等価容量シンボル
７０１，７０２ 配線寄生用等価抵抗シンボル
７０３，７０４，７０５ 配線寄生用等価容量シンボル
８０１ ポート及び素子名
８０２ ネット名
９０１，９０２ ＭＯＳトランジスタ素子シンボルのレイアウト結果
９０３ 抵抗素子シンボルのレイアウト結果
９０４，９０５ 入力ポートのレイアウト結果
９０６，９０７，９０８ ネットのレイアウト結果
【発明の属する技術分野】
この発明は、マスクレイアウト上の配線に寄生する寄生抵抗、寄生容量及び寄生インダクタンスが回路特性に悪影響を及ぼすような半導体集積回路設計方法および設計装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の分野は多品種少量生産化が顕著であり、開発及び製造期間の短縮が求められている。しかしながらその製造プロセスの微細化に伴い、素子間を接続する配線に寄生する抵抗、容量及びインダクタンスが回路特性に悪影響を及ぼす為、それらを考慮して回路設計及びレイアウト設計を行う必要がある。そこで、半導体集積回路設計において回路設計図を作成する段階でレイアウト上に実現した場合に配線による寄生が発生すると想定される箇所又は回路特性上配線の寄生による影響を考慮する必要がある箇所については予め抵抗素子シンボル、容量素子シンボル及びインダクタンス素子シンボルを挿入しておき、その回路設計図を用いて配線による寄生を考慮した回路シミュレーションを実施する方法が一般的である。
【０００３】
図８を用いて従来の設計フローを説明する。まずはじめに回路設計図入力部Ｓ１０１において回路設計図の入力を行う。次に配線寄生素子追加部Ｓ１０２において回路設計図中に抵抗素子シンボル、容量素子シンボル及びインダクタンス素子シンボルのいずれか又はそれぞれを組み合わせたものを配線の寄生素子として追加する。次に回路シミュレーション部Ｓ１０３において配線寄生素子追加部Ｓ１０２で作成した回路設計図をもとに配線の寄生素子を考慮した回路シミュレーションを実施する。
【０００４】
次に回路シミュレーション結果判定部Ｓ１０４において回路シミュレーション部Ｓ１０３で行った回路シミュレーション結果がシステムの仕様を満たしているかを判定する。この判定結果がＯＫの場合はネットリスト出力部Ｓ１０５の処理へ移り、ＮＧの場合は回路設計図入力部Ｓ１０１へ戻り再度回路設計図の入力を行う。次にネットリスト出力部において配線寄生素子追加部Ｓ１０２で作成した回路設計図をもとに配線の寄生素子を含んだネットリストを出力する。
【０００５】
次にネットリスト変換部Ｓ１０６においてネットリスト出力部Ｓ１０５で出力したネットリスト中の寄生素子情報を削除する。この際、寄生素子として抵抗素子を用いている場合は削除後の両端の配線をショートさせ、容量素子を用いている場合はオープン（解放）にする。次にレイアウト生成部Ｓ１０７においてネットリスト変換部Ｓ１０６で変換されたネットリストをもとにレイアウトを生成する。
【０００６】
図９はＳ１０１にて入力された回路設計図中にＳ１０２にて配線寄生素子シンボルを追加した例である。図９において２０１，２０２はトランジスタ素子シンボルを示している。また２０３は配線の寄生を考慮するために配置した抵抗素子シンボル、２０４，２０５は容量素子シンボルを示している。
【０００７】
【発明が解決しようとする課題】
従来の設計フローでは、配線に寄生する素子を考慮した回路シミュレーションを実施する為に回路設計図中に抵抗素子、容量素子、インダクタンス素子のそれぞれの回路シンボルを配置していた。このように実際のレイアウト上には存在しない素子を回路設計図中に配置している為、自動レイアウト生成ツールやＬＶＳ（回路図とレイアウトの等価性を検証するツール）を使用する場合、寄生素子を含んだ回路設計図から出力されるネットリストを寄生素子を含まないネットリストに変換する必要があった。その為、回路設計図とレイアウトとの間には常に異なる接続情報が存在し（回路シミュレーションを行う際に付加される抵抗シンボルおよび容量シンボル等により回路設計図とレイアウト間における接続情報の互換性がなくなる）、回路設計図を参照してレイアウト編集を行うことが困難であった。その結果、接続ミスを発生しそれらの修正による設計期間の増加を招いていた。また同様にレイアウト中の任意の素子を回路設計図中から抽出することも困難で作業効率の劣化を招いていた。
【０００８】
したがって、この発明の目的は、レイアウト上の配線による寄生抵抗及び寄生容量が回路特性に悪影響を与える微細プロセスや高周波回路の半導体設計において、回路特性に影響を与える配線の寄生抵抗、寄生容量及び寄生インダクタンスの寄生情報を回路設計図中の配線に対して与えることにより、回路シミュレーション時のみ寄生素子を考慮することが可能な半導体集積回路設計方法および設計装置を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、この発明の請求項１記載の半導体集積回路設計方法は、半導体集積回路のシステム仕様を満たす回路設計図をＣＡＤ装置を用いて入力する第１の工程と、前記回路設計図内の配線に対し、配線寄生情報を付加する第２の工程と、前記配線寄生情報をもとに仮想の等価回路をメモリ上に生成する第３の工程と、前記仮想等価回路を用いて回路シミュレーションを実施する第４の工程と、前記回路シミュレーションの結果がシステム仕様を満たしていると判定されると前記回路設計図から回路素子情報および接続情報を抽出してネットリストを出力する第５の工程と、前記ネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成する第６の工程とを含む。
【００１０】
このように、回路設計図内の配線に対し、配線寄生情報を付加する第２の工程と、配線寄生情報をもとに仮想の等価回路をメモリ上に生成する第３の工程と、仮想等価回路を用いて回路シミュレーションを実施する第４の工程とを含むので、回路設計図内に配線寄生用の抵抗素子及び容量素子等を追加することなく配線寄生を考慮した回路シミュレーションが可能である。また、回路シミュレーションの結果がシステム仕様を満たしていると判定されると回路設計図から回路素子情報および接続情報を抽出してネットリストを出力する第５の工程と、ネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成する第６の工程とを含むので、回路設計図とレイアウト間の素子情報及び接続情報における完全な互換性により効率良く半導体集積回路の設計を行うことができる。
【００１１】
請求項２記載の半導体集積回路設計方法は、請求項１記載の半導体集積回路設計方法において、配線寄生情報は、レイアウトに寄生する寄生抵抗、寄生容量および寄生インダクタンスの情報の少なくとも一つである。
【００１２】
このように、配線寄生情報は、レイアウトに寄生する寄生抵抗、寄生容量および寄生インダクタンスの情報の少なくとも一つであるので、回路設計図作成段階で回路特性に影響を及ぼす配線に対して寄生素子情報を付加し、回路シミュレーション時のみ寄生素子情報から仮想の等価回路を生成して回路シミュレーションを行うことができる。
【００１３】
請求項３記載の半導体集積回路設計方法は、請求項１または２記載の半導体集積回路設計方法において、第２の工程で配線寄生情報を付加する際、ＣＡＤ装置に配線寄生情報が付加されたことを示すシンボルを表示する工程を含む。
【００１４】
このように、第２の工程で配線寄生情報を付加する際、ＣＡＤ装置に配線寄生情報が付加されたことを示すシンボルを表示する工程を含むので、回路設計図に対し配線寄生情報が付加されたことが明確に表示される。
【００１５】
請求項４記載の半導体集積回路設計方法は、請求項１，２または３記載の半導体集積回路設計方法において、第１の工程で入力された回路設計図から第２の工程で付加された配線寄生情報を抽出する工程を含み、この工程で抽出した配線寄生情報をもとに仮想の等価回路を第３の工程で生成する。
【００１６】
このように、第１の工程で入力された回路設計図から第２の工程で付加された配線寄生情報を抽出する工程を含み、この工程で抽出した配線寄生情報をもとに仮想の等価回路を第３の工程で生成するので、仮想等価回路に対して回路シミュレーションを実行することができる。これに伴い、回路設計図の接続情報に変化は発生しない。
【００１７】
請求項５記載の半導体集積回路設計装置は、ＣＡＤ装置を用いてシステム仕様を満たす回路設計図を入力する回路設計図入力部と、前記回路設計図入力部で入力された回路設計図内の配線に対し、配線寄生情報を付加する配線寄生情報付加部と、前記回路設計図入力部および前記配線寄生情報付加部で入力された回路設計図および配線寄生情報をもとに仮想等価回路を生成する仮想等価回路生成部と、前記仮想等価回路生成部で生成された前記仮想等価回路を用いて回路シミュレーションを実施する回路シミュレーション部と、前記回路シミュレーション部の回路シミュレーション結果がシステム仕様を満たしているかの判定を行う回路シミュレーション結果判定部と、前記回路シミュレーション結果判定部での判定結果をもとに前記回路設計図入力部で入力された回路設計図から回路素子情報および接続情報を抽出してネットリストを出力するネットリスト出力部と、前記ネットリスト出力部で出力されたネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成するレイアウト生成部とを備えた。
【００１８】
このように、回路設計図入力部で入力された回路設計図内の配線に対し、配線寄生情報を付加する配線寄生情報付加部と、回路設計図入力部および配線寄生情報付加部で入力された回路設計図および配線寄生情報をもとに仮想等価回路を生成する仮想等価回路生成部と、仮想等価回路生成部で生成された仮想等価回路を用いて回路シミュレーションを実施する回路シミュレーション部とを備えているので、回路設計図内に配線寄生用の抵抗素子及び容量素子等を追加することなく配線寄生を考慮した回路シミュレーションが可能である。また、回路シミュレーション部の回路シミュレーション結果がシステム仕様を満たしているかの判定を行う回路シミュレーション結果判定部と、回路シミュレーション結果判定部での判定結果をもとに回路設計図入力部で入力された回路設計図から回路素子情報および接続情報を抽出してネットリストを出力するネットリスト出力部と、ネットリスト出力部で出力されたネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成するレイアウト生成部とを備えているので、回路設計図とレイアウト間の素子情報及び接続情報における完全な互換性により効率良く半導体集積回路の設計を行うことができる。
【００１９】
【発明の実施の形態】
この発明の実施の形態を図１ないし図７に基づいて説明する。図１は、この発明の実施の形態である半導体集積回路設計装置の処理手順を示すフローチャートである。
【００２０】
図１において、Ｓ３０１はＣＡＤ装置を用いてシステム仕様を満たす回路設計図を入力する回路設計図入力部、Ｓ３０２は回路設計図入力部Ｓ３０１にて入力された回路設計図中の配線に対し、寄生情報を付加する配線寄生情報付加部、Ｓ３０３は回路設計図入力部Ｓ３０１及び配線寄生情報付加部Ｓ３０２にて入力された回路設計図及び配線寄生情報をもとに回路シミュレーション用の仮想等価回路を生成する仮想等価回路生成部、Ｓ３０４は仮想等価回路生成部Ｓ３０３にて生成された仮想等価回路を用いて回路シミュレーションを行う回路シミュレーション部、Ｓ３０５は回路シミュレーション部Ｓ３０４の回路シミュレーション結果がシステム仕様を満たしているかの判定を行う回路シミュレーション結果判定部、Ｓ３０６は回路設計図入力部Ｓ３０１及び配線寄生情報付加部Ｓ３０２にて入力された回路設計図からネットリストを出力するネットリスト出力部、Ｓ３０７はネットリスト出力部Ｓ３０６にて出力されたネットリストを用いてレイアウトを生成するレイアウト生成部を示している。
【００２１】
上記構成の半導体集積回路設計装置を用いた処理手順においては、半導体集積回路のシステム仕様を満たす回路設計図をＣＡＤ装置を用いて入力する第１の工程（Ｓ３０１）と、回路設計図内の配線に対し、配線寄生情報を付加する第２の工程（Ｓ３０２）と、配線寄生情報をもとに仮想等価回路をメモリ上に生成する第３の工程（Ｓ３０３）と、仮想等価回路を用いて回路シミュレーションを実施する第４の工程（Ｓ３０４）と、回路シミュレーションの結果がシステム仕様を満たしていると判定されると回路設計図から回路素子情報および接続情報を抽出してネットリストを出力する第５の工程（Ｓ３０６）と、ネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成する第６の工程（Ｓ３０７）とを含む。
【００２２】
この場合、回路シミュレーション結果判定部Ｓ３０５における判定結果がＯＫ（システム仕様を満たしている）の場合は上記のようにネットリスト出力部Ｓ３０６の処理へ移り、ＮＧ（システム仕様を満たしていない）の場合は回路設計図入力部Ｓ３０１へ戻り再度回路設計図の入力を行う。
【００２３】
図２はこの発明の実施の形態において回路設計図入力部Ｓ３０１にて入力した回路設計図の一例である。図２において、４０１，４０２はそれぞれＭＯＳトランジスタ素子シンボルＭ１，Ｍ２を示している。４０３は抵抗素子シンボルＲ１を示している。４０４，４０５は外部からの入力ポートＰ１，Ｐ２を示している。４０６は素子シンボルの端子図形を示している。端子図形は各素子シンボルに存在し、素子シンボルと配線との接続を表す。４０７〜４０９はそれぞれネットＮ１，Ｎ２，Ｎ３を示している。ネットとは素子シンボル間又は素子シンボルとポート間を接続する配線であり、途中で分岐されていてもネットとしては同一である。但し、素子シンボル端子を介して新たに接続が始まる配線は別のネットとして扱われる。４１０は入力ポートＰ１から注入された電流がＭ１，Ｍ２の各ＭＯＳトランジスタ素子シンボルに接続する配線へ分岐される分岐点を示している。４１１（点線部分）は電流の分岐点４１０とＭＯＳトランジスタシンボルＭ２間を接続する配線を示している。図２に示す回路設計図はこの実施の形態を説明する為の一例であって回路設計図に含まれる素子シンボルはこの限りではない。例えば容量素子シンボル、インダクタンス素子シンボル、出力ポート等を入力することも可能である。
【００２４】
図３を用いて図２に示した回路設計図に対し配線寄生情報付加部Ｓ３０２にて配線に寄生する素子の情報を付加する工程を説明する。
【００２５】
図３において、５０１は図２中の配線４１１に配線寄生情報付加部Ｓ３０２により付加された配線寄生情報を示す配線寄生シンボルである。すなわち、配線寄生情報を付加する際、ＣＡＤ装置に配線寄生情報が付加されたことを示すシンボル５０１を表示する。但し前記シンボル５０１の形状は一例であってこの限りではない。また前記配線寄生シンボル５０１は配線寄生情報が付加されたことを明確化する為に表示されるものであって絶対的な必要性はないものとする。この実施の形態では配線４１１に対して、１Ωの寄生抵抗と１ｆＦの寄生容量の寄生情報を回路設計図入力部Ｓ３０１で回路設計図入力に使用したＣＡＤ装置を用いて付加する。ここで付加される寄生情報においても寄生抵抗と寄生容量の限りではなくその他の寄生素子（例えば寄生インダクタンス等）も付加することが可能である。
【００２６】
次に仮想等価回路生成部Ｓ３０３における処理を図４を用いて説明する。図４は図２に示す回路設計図に配線寄生情報付加部Ｓ３０２で付加した配線寄生情報をもとに等価な回路素子シンボルを生成し配置した仮想等価回路を示している。
【００２７】
図４において、６０１は１Ωの抵抗素子シンボル、６０２，６０３は０．５ｆＦの容量素子シンボルを示している。図４に示すように配線寄生情報付加部Ｓ３０２で付加された寄生素子情報が抵抗の場合は抵抗素子シンボルを配線に対して直列に接続し、容量の場合は抵抗素子を挟むようにして半分の容量値で並列に接続する。この場合、回路設計図入力部Ｓ３０１で入力された回路設計図から配線寄生情報付加部Ｓ３０２で付加された配線寄生情報を抽出する工程を含み、この工程で抽出した配線寄生情報をもとに仮想の等価回路を仮想等価回路生成部Ｓ３０３で生成する。但し図４に示す抵抗素子シンボル及び容量素子シンボルの接続パターンは一例であり、この他にも配線寄生情報付加部Ｓ３０２で配線寄生情報と併せて寄生素子の分割数等の接続パターン情報を付加することにより例えば図５に示すような仮想等価回路を生成することも可能である。
【００２８】
図５は配線寄生情報付加部Ｓ３０２にて寄生素子の分割数として２分割を指定した場合の仮想等価回路である。図５において、７０１，７０２は０．５Ωの抵抗素子シンボル、７０３〜７０５は０．３３ｆＦ（正確には１ｆＦの３分の１）の容量素子シンボルを示している。７０１，７０２の抵抗値は配線寄生情報付加部Ｓ３０２で付加された寄生抵抗値を分割数で除した値、７０３〜７０５の容量値は配線寄生情報付加部Ｓ３０２で付加された寄生容量値を分割数に１を加えた数値で除した値となる。
【００２９】
次に回路シミュレーション部Ｓ３０４において仮想等価回路生成部Ｓ３０３で生成された仮想等価回路に対して回路シミュレーションを実行する。ここで回路設計図入力部Ｓ３０１にて入力された回路設計図の接続情報に変化は発生しない。次に回路シミュレーション結果判定部Ｓ３０５により回路シミュレーション結果の判定を行う。この実施の形態ではシステムの仕様を満たす回路シミュレーション結果が得られたものとしてネットリスト出力部Ｓ３０６へ進む。ネットリスト出力部Ｓ３０６では回路設計図入力部Ｓ３０１で入力された図２に示す回路設計図をもとに素子情報、ポート情報及び素子−素子間、素子−ポート間、ポート−ポート間の接続情報を抽出し、下流の設計で用いるレイアウト生成ツール及び検証ツール用のネットリストを出力する。この際、当然ながら前記ネットリスト中には配線寄生情報付加部Ｓ３０２にて付加された寄生素子に関する情報は一般的な回路素子（例えば抵抗素子など）の情報としては含まれていない。
【００３０】
図６にネットリスト出力部Ｓ３０６にて出力されてネットリストを示す。図６において、８０１は回路設計図中のポート及び素子シンボルを示し、８０２は各ポート及び素子端子に接続するネットを示している。
【００３１】
図７にレイアウト生成部Ｓ３０７にて生成されたレイアウト結果を示す。図７において、９０１，９０２はそれぞれＭＯＳトランジスタ素子シンボルＭ１，Ｍ２のレイアウト結果、９０３は抵抗素子シンボルＲ１のレイアウト結果、９０４，９０５は入力ポートＰ１，Ｐ２のレイアウト結果を示している。また９０６〜９０８はネットＮ１〜Ｎ３のレイアウト結果を示している。ここでレイアウト生成部Ｓ３０７によって生成されるレイアウト結果（図７）と、回路設計図入力部Ｓ３０１、配線寄生情報付加部Ｓ３０２により入力された回路設計図との間に素子情報、接続情報の相違がないことが分かる。その結果、回路設計図の変更によるレイアウト修正やレイアウトと回路設計図のクロスプローブを容易に行なうことが可能である。
【００３２】
【発明の効果】
この発明の請求項１記載の半導体集積回路設計方法によれば、回路設計図内の配線に対し、配線寄生情報を付加する第２の工程と、配線寄生情報をもとに仮想等価回路をメモリ上に生成する第３の工程と、仮想等価回路を用いて回路シミュレーションを実施する第４の工程とを含むので、回路設計図内に配線寄生用の抵抗素子及び容量素子等を追加することなく配線寄生を考慮した回路シミュレーションが可能である。また、回路シミュレーションの結果がシステム仕様を満たしていると判定されると回路設計図から回路素子情報および接続情報を抽出してネットリストを出力する第５の工程と、ネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成する第６の工程とを含むので、回路設計図とレイアウト間の素子情報及び接続情報における完全な互換性により効率良く半導体集積回路の設計を行うことができる。
【００３３】
請求項２では、配線寄生情報は、レイアウトに寄生する寄生抵抗、寄生容量および寄生インダクタンスの情報の少なくとも一つであるので、回路設計図作成段階で回路特性に影響を及ぼす配線に対して寄生素子情報を付加し、回路シミュレーション時のみ寄生素子情報から仮想の等価回路を生成して回路シミュレーションを行うことができる。
【００３４】
請求項３では、第２の工程で配線寄生情報を付加する際、ＣＡＤ装置に配線寄生情報が付加されたことを示すシンボルを表示する工程を含むので、回路設計図に対し配線寄生情報が付加されたことが明確に表示される。
【００３５】
請求項４では、第１の工程で入力された回路設計図から第２の工程で付加された配線寄生情報を抽出する工程を含み、この工程で抽出した配線寄生情報をもとに仮想等価回路を第３の工程で生成するので、仮想等価回路に対して回路シミュレーションを実行することができる。これに伴い、回路設計図の接続情報に変化は発生しない。
【００３６】
この発明の請求項５記載の半導体集積回路設計装置によれば、回路設計図入力部で入力された回路設計図内の配線に対し、配線寄生情報を付加する配線寄生情報付加部と、回路設計図入力部および配線寄生情報付加部で入力された回路設計図および配線寄生情報をもとに仮想等価回路を生成する仮想等価回路生成部と、仮想等価回路生成部で生成された仮想等価回路を用いて回路シミュレーションを実施する回路シミュレーション部とを備えているので、回路設計図内に配線寄生用の抵抗素子及び容量素子等を追加することなく配線寄生を考慮した回路シミュレーションが可能である。また、回路シミュレーション部の回路シミュレーション結果がシステム仕様を満たしているかの判定を行う回路シミュレーション結果判定部と、回路シミュレーション結果判定部での判定結果をもとに回路設計図入力部で入力された回路設計図から回路素子情報および接続情報を抽出してネットリストを出力するネットリスト出力部と、ネットリスト出力部で出力されたネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成するレイアウト生成部とを備えているので、回路設計図とレイアウト間の素子情報及び接続情報における完全な互換性により効率良く半導体集積回路の設計を行うことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態である半導体集積回路設計装置の処理手順を示すフローチャートである。
【図２】この発明の実施の形態において回路設計図入力部にて入力した回路設計図である。
【図３】この発明の実施の形態において配線寄生情報を付加した回路設計図である。
【図４】この発明の実施の形態において配線寄生情報から生成した仮想等価回路図である。
【図５】この発明の実施の形態において配線寄生情報及び分割数から生成した仮想等価回路図である。
【図６】この発明の実施の形態において回路設計図から出力したネットリストの説明図である。
【図７】この発明の実施の形態においてネットリストから生成したレイアウト結果の説明図である。
【図８】従来の半導体集積回路設計装置の処理手順を示すフローチャートである。
【図９】従来例における寄生素子シンボル追加後の回路設計図である。
【符号の説明】
Ｓ３０１ 回路設計図入力部
Ｓ３０２ 配線寄生情報付加部
Ｓ３０３ 仮想等価回路生成部
Ｓ３０４ 回路シミュレーション部
Ｓ３０５ 回路シミュレーション結果判定部
Ｓ３０６ ネットリスト部
Ｓ３０７ レイアウト生成部
２０１，２０２ トランジスタ素子シンボル
２０３ 抵抗素子シンボル
２０４，２０５ 容量素子シンボル
４０１，４０２ ＭＯＳトランジスタ素子シンボル
４０３ 抵抗素子シンボル
４０４，４０５ 入力ポート
４０６ シンボル端子図形
４０７，４０８，４０９ ネット
５０１ 配線寄生情報シンボル
６０１ 配線寄生用等価抵抗シンボル
６０２，６０３ 配線寄生用等価容量シンボル
７０１，７０２ 配線寄生用等価抵抗シンボル
７０３，７０４，７０５ 配線寄生用等価容量シンボル
８０１ ポート及び素子名
８０２ ネット名
９０１，９０２ ＭＯＳトランジスタ素子シンボルのレイアウト結果
９０３ 抵抗素子シンボルのレイアウト結果
９０４，９０５ 入力ポートのレイアウト結果
９０６，９０７，９０８ ネットのレイアウト結果
Claims (5)
- 半導体集積回路のシステム仕様を満たす回路設計図をＣＡＤ装置を用いて入力する第１の工程と、前記回路設計図内の配線に対し、配線寄生情報を付加する第２の工程と、前記配線寄生情報をもとに仮想の等価回路をメモリ上に生成する第３の工程と、前記仮想等価回路を用いて回路シミュレーションを実施する第４の工程と、前記回路シミュレーションの結果がシステム仕様を満たしていると判定されると前記回路設計図から回路素子情報および接続情報を抽出してネットリストを出力する第５の工程と、前記ネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成する第６の工程とを含む半導体集積回路設計方法。
- 配線寄生情報は、レイアウトに寄生する寄生抵抗、寄生容量および寄生インダクタンスの情報の少なくとも一つである請求項１記載の半導体集積回路設計方法。
- 第２の工程で配線寄生情報を付加する際、ＣＡＤ装置に配線寄生情報が付加されたことを示すシンボルを表示する工程を含む請求項１または２記載の半導体集積回路設計方法。
- 第１の工程で入力された回路設計図から第２の工程で付加された配線寄生情報を抽出する工程を含み、この工程で抽出した配線寄生情報をもとに仮想の等価回路を第３の工程で生成する請求項１，２または３記載の半導体集積回路設計方法。
- ＣＡＤ装置を用いてシステム仕様を満たす回路設計図を入力する回路設計図入力部と、前記回路設計図入力部で入力された回路設計図内の配線に対し、配線寄生情報を付加する配線寄生情報付加部と、前記回路設計図入力部および前記配線寄生情報付加部で入力された回路設計図および配線寄生情報をもとに仮想等価回路を生成する仮想等価回路生成部と、前記仮想等価回路生成部で生成された前記仮想等価回路を用いて回路シミュレーションを実施する回路シミュレーション部と、前記回路シミュレーション部の回路シミュレーション結果がシステム仕様を満たしているかの判定を行う回路シミュレーション結果判定部と、前記回路シミュレーション結果判定部での判定結果をもとに前記回路設計図入力部で入力された回路設計図から回路素子情報および接続情報を抽出してネットリストを出力するネットリスト出力部と、前記ネットリスト出力部で出力されたネットリストをもとに回路素子および配線等の回路情報をレイアウトデータとして生成するレイアウト生成部とを備えた半導体集積回路設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=30436580
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| Application Number | Title | Priority Date | Filing Date |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041214 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071015 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
| A02 | Decision of refusal |
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