JP4668974B2 - 半導体装置の設計方法、半導体装置設計システム及びコンピュータプログラム - Google Patents

Description

本発明は、半導体装置の設計方法、半導体装置設計システム及びコンピュータプログラムに関し、特に、縮小プロセス製品のレイアウト設計及び検証に好適な方法、システム及びコンピュータプログラムに関するものである。

コンピュータ（ＣＡＤシステム）を用いた半導体装置の設計においては、ゲートレベルの論理回路を設計する論理設計が行われた後、ネットリスト（論理素子の接続関係を示す情報）に基づいてレイアウト設計が行われる。レイアウトが決定されると、そのレイアウトが設計基準（Design Rule）を満たしているか、また、そのレイアウトを有するデバイスが正常に動作するか等について、様々な検証が行われる。その検証工程において行われる処理の１つとして、ＬＰＥ（Layout Parameter Extraction）が知られている（例えば、特許文献１参照）。

ＬＰＥ処理においては、得られたレイアウト中の配線に関わる寄生抵抗及び寄生容量（以下、「寄生パラメータ」という）の抽出が行われる。そのような寄生パラメータは、レイアウトが得られて初めて決定され得るパラメータであり、上述のネットリストには含まれていない。よって、抽出された寄生パラメータは上述のネットリストに付加され、その結果、寄生パラメータが付加されたネットリスト（以下、「寄生パラメータ付ネットリスト」という）が作成される。つまり、ＬＰＥを実行するツール（ＬＰＥツール）にネットリスト及びレイアウトデータを入力することにより、寄生パラメータ付ネットリストを得ることができる。

その後、得られた寄生パラメータ付ネットリストを用いて設計中のデバイスに対する遅延検証・タイミング検証が行われる。それら検証の結果が"フェイル"であった場合、上記レイアウト設計工程が再度実行される。そして、ＬＰＥ処理が再度実行され、検証が再度実行される。レイアウトが検証に"パス"するまで、上記作業が繰り返される。検証の結果が"パス"になると、最終的なレイアウトデータが決定される。

その他にも、レイアウト設計に関する技術としては種々のものが存在している。例えば、特許文献２には、信号振幅がそれぞれ異なる回路を同一チップ内に搭載するＬＳＩの設計において、ＬＳＩ設計時間を短縮し、設計コストを削減する方法が開示されている。この方法では、チップ及び各ファンクションブロックの実配線層又は端子層から独立定義の仮想配線層へＬＥＦ情報をデータ変換し、変換された情報及び回路接続情報に基づき仮想配線層で自動配線し、この自動配線情報を実配線層又は端子層へデータ変換することにより、自動配線回数を減少させている。
特開２００６−２０９７０２号公報 特開平１１−２６５９４１号公報

半導体装置では、既存製品の縮小プロセス製品を設計することがよく行われている。この場合、既存製品のレイアウトを踏襲しつつ、修正が必要な部分のレイアウトを重点的に設計すればよいことから、効率的なレイアウト設計を行うことが可能である。

しかしながら、縮小プロセス製品のレイアウトに対するＬＰＥ処理は、縮小プロセス製品のレイアウトデータを新規に作成した後でなければ行うことができなかった。上述の通り、ＬＰＥは寄生パラメータを抽出するための処理であり、寄生パラメータはレイアウトが得られて初めて決定され得るパラメータであるため、たとえ既存製品のレイアウトをベースにした縮小プロセス製品を設計する場合であっても、対象となるレイアウトデータを設計した後でなければ、遅延検証・タイミング検証を行うための寄生容量及び寄生抵抗を抽出することはできなかった。つまり、従来の設計方法では、既存製品のレイアウトで既に求められている寄生パラメータが活かされておらず、設計の繰り返し回数の増加によりレイアウト設計から検証をパスするまでに時間がかかり、非効率な設計となっていた。

したがって、本発明の目的は、既存製品の縮小プロセス製品を設計する場合において、縮小プロセス製品のレイアウトを新規に設計することなく、既存製品のレイアウトを利用して効率的に設計することが可能な半導体装置の設計方法を提供することにある。

本発明の上記目的は、半導体装置のレイアウト上にマスク領域を設定するマスク領域設定ステップと、マスク領域内の配線部分の寄生パラメータをゼロに設定する寄生パラメータ変更ステップと、レイアウト全体又はレイアウトの特定部分の寄生パラメータを抽出する寄生パラメータ抽出ステップとを備えることを特徴とする半導体装置の設計方法によって達成される。

本発明によれば、既存製品のレイアウトデータを用いて縮小プロセス製品のレイアウトの寄生パラメータを抽出する際、レイアウト画面上でマスク領域を指定し、マスク領域内の配線部分の寄生パラメータをゼロとすることで、縮小プロセス製品のレイアウトを新規に設計することなく、縮小プロセス製品のレイアウトの寄生パラメータを抽出することができる。したがって、レイアウト設計及び検証に要する期間を短縮することができる。

本発明において、寄生パラメータ変更ステップは、半導体装置の実配線層に対応する仮想配線層を生成する仮想配線層生成ステップと、仮想配線層の寄生パラメータをゼロとして定義する寄生パラメータ定義ステップと、実配線層の配線のうちマスク領域内にある配線部分を仮想配線層の配線部分に変換する配線層変換ステップとを備えることが好ましい。この場合において、寄生パラメータ変更ステップは、仮想配線層の配線部分を所定の長さだけ伸張する配線長補正ステップと、仮想配線層の配線部分の端部と実配線層の切断された配線の端部とを仮想コンタクトプラグで接続することにより連続的な配線とする配線再生ステップと、仮想コンタクトプラグの寄生パラメータをゼロとして定義する定義ステップをさらに備えることが好ましい。

通常、寄生パラメータは配線層ごとに定義されるため、同一の配線層内の異なる平面領域に対してそれぞれ異なる寄生パラメータを定義することはできない。しかし、実配線層とは別に仮想配線層を新規に定義し、この仮想配線層の寄生容量及び寄生抵抗をゼロに設定することにより、実配線層の特定の領域にある配線部分の寄生容量及び寄生抵抗をゼロとして取り扱うことができる。

本発明において、仮想配線層生成ステップは、実配線層が複数ある場合に、各実配線層に対応する複数の仮想配線層を生成することが好ましい。これによれば、変換前後の配線部分の取り扱いを分かりやすくすることができる。

本発明の上記目的はまた、半導体装置のレイアウトデータを編集するためのレイアウト編集ツールと、半導体装置のレイアウト全体又はレイアウトの特定部分の寄生パラメータを抽出する寄生パラメータ抽出ツールとを備え、レイアウト編集ツールは、半導体装置のレイアウト上にマスク領域を設定するマスク領域設定部と、マスク領域内の配線部分の寄生パラメータをゼロに設定する寄生パラメータ変更部とを備えることを特徴とする半導体装置設計システムによっても達成される。

本発明の上記目的はまた、コンピュータに、半導体装置のレイアウト上にマスク領域を設定するマスク領域設定ステップと、マスク領域内の配線部分の寄生パラメータをゼロに設定する寄生パラメータ変更ステップと、レイアウト全体又はレイアウトの特定部分の寄生パラメータを抽出する寄生パラメータ抽出ステップを実行させるためのコンピュータプログラムによっても達成される。

このように、本発明によれば、既存製品のレイアウトデータを用いて縮小プロセス製品のレイアウトの寄生パラメータを抽出する際、信号ラインや電源ラインの配線長を短くしたレイアウトデータを新規に設計することなく、寄生パラメータを求めることが可能である。したがって、効率的なレイアウト設計を実現することができる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態に係る半導体装置の設計方法を説明するための模式図であって、半導体装置の平面レイアウトを示すものである。

図１（ａ）に示すように、既存製品（例えば０．１３μｍプロセス）の半導体装置のレイアウト１０に基づいて、縮小プロセス製品（例えば０．１０μｍプロセス）の半導体装置のレイアウト２０を設計する場合について考える。図１（ａ）に示す各半導体装置のレイアウト１０、２０において、半導体基板１１上には機能ブロックや機能ブロック間を電気的に接続するための配線が配置されている。配線としては、信号ライン、電源ライン、グランドライン等を挙げることができる。配線に関しては、メタル配線を何層にも積み重ねた多層配線構造が採用されている。本実施形態において、半導体基板１１の長手方向に沿って設けられた領域１２はバス配線領域、また領域１３はパッド配置領域である。また、斜線で示す領域１４は、レイアウト変更による縮小箇所を示している。

このような縮小プロセス製品の設計において、縮小プロセス製品のレイアウト全体又は特定部分の寄生容量及び寄生抵抗を抽出する場合には、図１（ｂ）に示すように、既存製品の半導体装置のレイアウト１０を用い、このレイアウト１０上にマスク領域１５を設定し、マスク領域１５内の配線の寄生容量及び寄生抵抗をゼロとみなすことにより、縮小プロセス製品と等価なレイアウトを実現する。

図２は、マスク領域１５内の配線の寄生容量及び寄生抵抗をゼロとみなす方法について説明するための模式図である。

図２に示すように、この方法では、実際のメタル配線層（実配線層）３１とは別に仮想配線層３２が用意される。このとき、仮想配線層３２内の配線の誘電率ε及び抵抗率ρは共にゼロとして定義される。その後、実配線層３１のメタル配線３３のうち、マスク領域１５内にある配線部分３３ａが仮想配線層３２の配線部分３３ｂに変換され、この配線部分３３ｂの両端が所定の長さＬだけ引き伸ばされる。さらに、配線部分３３ｂの両端が最小サイズの仮想コンタクトプラグ３５を介して実配線層３１の切断されたメタル配線３３の端部に接続されることにより、実配線層３１のメタル配線３３は仮想配線層３２を経由した配線に変換される。

通常、ＬＰＥツール上では、寄生パラメータは配線層ごとに定義されており、配線の寄生パラメータは同一層内のどこでも同じ値である。つまり、同一の配線層内の異なる平面領域に対してそれぞれ異なる寄生パラメータを定義することはできない。しかし、実配線層とは別に仮想配線層を新規に定義し、この仮想配線層の寄生容量及び寄生抵抗をゼロに設定することにより、実配線層の特定の領域（マスク領域１５）にある配線部分の寄生容量及び寄生抵抗をゼロとして取り扱うことができる。

図３は、多層配線構造の場合について説明するための模式図である。

図３に示すように、複数の実配線層が存在する場合には、これと同数の仮想配線層が用意される。例えば、実配線層が第１乃至第３の配線層３１Ａ、３１Ｂ、３１Ｃからなる場合には、第１乃至第３の仮想配線層３２Ａ、３２Ｂ、３２Ｃが用意され、第１の配線層３１Ａの配線部分３３ａが第１の仮想配線層３２Ａの配線部分３３ｂに変換され、第２の配線層３１Ｂの配線部分３３ａが第２の仮想配線層３２Ｂの配線部分３３ｂに変換され、第３の配線層３１Ｃの配線部分３３ａが第３の仮想配線層３２Ｃの配線部分３３ｂに変換される。従って、変換前後の配線部分の取り扱いを分かりやすくすることができる。

図４は、異なる実配線層内の配線が交差する場合について説明するための模式図である。

図４（ａ）及び（ｂ）に示すように、マスク領域１５内において第１の配線層３１Ａ内の配線と第２の配線層３１Ｂ内の配線とが交差する場合であっても特に問題はなく、第１の配線層３１Ａの配線部分３３ａが第１の仮想配線層３３Ａの配線部分３３ｂに変換され、第２の配線層３１Ｂの配線部分が第２の仮想配線層３３Ｂの配線部分３３ｂに変換され、配線部分３３ａ、３３ａが交差する関係つまり、実配線層での位置関係は変換後の仮想配線層においても維持される。

次に、上述の設計方法を具体的に実現するためのシステムについて詳細に説明する。

図５は、本発明に係る半導体装置設計システムの構成を示すブロック図である。

図５に示すように、この半導体装置設計システム５０は、コンピュータシステム（CAD; Computer Aided Design）により実現されるものであり、記憶装置５１、演算処理装置５２、入力装置５３、表示装置５４、レイアウト編集ツール５５、パラメータ抽出ツール（ＬＰＥツール）５６、及びレイアウト検証ツール５７を備えている。

記憶装置５１は、例えばハードディスク装置により実現され、ＲＣライブラリ６１、ネットリスト６２、レイアウトデータ６３、寄生パラメータ付ネットリスト６４、及び配線長データ６５を格納するように構成されている。ＲＣライブラリ６１は、ＬＰＥ処理時に参照されるライブラリであり、配線の寄生パラメータ（ＲＣパラメータ）を示している。ネットリスト６２は、設計中の半導体装置における論理素子の接続関係を示すデータである。レイアウトデータ６３は、設計中の半導体装置のレイアウトを示すデータである。このレイアウトデータ６３は、レイアウト編集ツール（不図示）によって作成され、記憶装置５１に保存される。寄生パラメータ付ネットリスト６４は、後述のＬＰＥ処理によって得られる寄生ＲＣが付加されたネットリストである。配線長データ６５は、レイアウト中における各配線の配線長を示すデータである。

演算処理装置５２は、記憶装置５１にアクセス可能であり、レイアウト編集ツール５５、ＬＰＥツール５６及びレイアウト検証ツール５７からの命令に従って種々の処理を実行する。入力装置５３としては、キーボードやマウスが例示される。ユーザ（設計者）は、表示装置５４に表示された情報を参照しながら、入力装置５３を用いて様々なデータやコマンドを入力することが可能である。

レイアウト編集ツール５５、ＬＰＥツール５６及びレイアウト検証ツール５７は、演算処理装置５２によって実行されるコンピュータプログラム（ソフトウェア・プロダクト）である。

レイアウト編集ツール５５は、レイアウトデータを作成・編集する機能を備えており、画面の拡大や移動、図形の追加やコピー，削除，移動・形状の変更が可能である。レイアウト編集ツール５５へのデータの入力方法は２通りに大別できる。１つは自動レイアウトツール（不図示）の出力結果を入力する場合である。レイアウトデータは、ネットワークや磁気メディアを介してレイアウト編集ツール５５に取り込まれる。この際、レイアウト編集ツール５５が受け付け可能なデータフォーマットに予め変換しておく必要がある。 もう１つのデータ入力方法は、人手による入力である。設計者はディスプレイを見ながら、図形の座標点列をマウスなどで入力する。編集されたレイアウトデータは、記憶装置５１に保存される。また、レイアウト編集ツール５５では、マスク領域の指定を行うこともできる。マスク領域の指定を行うことにより、実配線層に対応する仮想配線層を自動設定し、配線部分の変換を行うことができる。

ＬＰＥツール５６は、ＲＣライブラリ６１を構築する機能と、記憶装置５１に保存されているレイアウトデータ６３に対してＬＰＥ処理を実行する機能を備えている。また、レイアウト検証ツール５７は、設計された回路の動作検証（遅延検証，タイミング検証）を実行する機能を備えている。レイアウト検証ツール５７を使って設計誤りが発見されると、レイアウト編集ツール５５を使って誤り部分が修正される。

図６は、半導体装置設計システム５０による寄生パラメータ抽出動作を示すフローチャートである。

図６に示すように、縮小プロセス製品の寄生パラメータの抽出では、まず既存製品のレイアウトデータ（図１（ａ）参照）が用意され、このレイアウトデータがレイアウト編集ツール５５に取り込まれる（Ｓ１０１）。取り込まれたレイアウトデータは表示装置５４の画面上に表示される。

次に、既存製品のレイアウトデータに対して、寄生パラメータ抽出の対象外とすべきマスク領域が指定される（Ｓ１０２）。この場合、ユーザからの指示を受けて、通常のレイアウト編集モードからマスク領域指定モードに切り替わり、マスク領域の指定が可能となる。マスク領域の指定操作は、通常のレイアウト編集操作と何ら変わりはなく、画面上のポインタを操作してレイアウト上の所望の範囲を選択・決定するにより行うことができる。

マスク領域の指定が完了すると、ユーザからの指示を受けて配線変換処理が実行される（Ｓ１０３乃至Ｓ１０８）。この処理により、マスク領域内に存在する実配線層の配線部分が仮想配線層内の配線部分に変換される。配線の変換は、図３を参照しながら説明した通りである。すなわち、実配線層に対応する仮想配線層を生成し（Ｓ１０３）、仮想配線層の寄生容量及び寄生抵抗をゼロに設定する（Ｓ１０４）。次に、指定されたマスク領域内にある実配線層の配線部分を仮想配線層内の配線部分に変換した後（Ｓ１０５）、この配線部分の両端を引き伸ばす配線長補正が行われる（Ｓ１０６）。さらに、配線部分の両端と実配線層の切断された配線の端部とを繋ぐ最小サイズの仮想コンタクトプラグを生成し（Ｓ１０７）、仮想コンタクトプラグの寄生容量及び寄生抵抗をゼロに設定する（Ｓ１０８）。以上の配線変換処理により、実配線層の配線は仮想配線層を経由した配線に変換される。

その後、変換後のレイアウトに対してＬＰＥ処理を実行することにより、レイアウト全体又は特定部分の寄生パラメータが抽出される（Ｓ１０９）。こうして求められた寄生パラメータは、寄生パラメータ付ネットリストの作成に用いられ、レイアウト検証ツール５７による検証に用いられる。

以上説明したように、本実施形態によれば、既存製品の回路レイアウトを用いて縮小プロセスの回路レイアウトを設計する場合に、既存製品のレイアウトが有する実配線層とは別に、配線の寄生容量及び寄生抵抗が共にゼロに定義された仮想配線層を用意した上で、既存製品の回路レイアウト上にマスク領域を指定し、このマスク領域内にある配線部分を対応する仮想配線層に移すことにより、縮小プロセス製品のレイアウト全体又は特定部分の寄生容量及び寄生抵抗を極めて簡単に求めることができる。したがって、レイアウト設計から検証をパスするまでにかかる時間を大幅に短縮することができ、設計の繰り返し数削減による開発期間の短縮を図ることができる。

本発明は、以上の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。

例えば、上記実施形態においては、配線の寄生パラメータとして寄生容量及び寄生抵抗を抽出すると共に、マスク領域の設定により抽出対象から除外する場合について説明したが、本発明はこのような場合に限定されるものではなく、寄生容量及び寄生抵抗のいずれか一方を対象としてもよい。

図１は、本発明の好ましい実施形態に係る半導体装置の設計方法を説明するための模式図であって、半導体装置の平面レイアウトを示すものである。 図２は、マスク領域１５内の配線の寄生容量及び寄生抵抗をゼロとみなす方法について説明するための模式図である。 図３は、多層配線構造の場合について説明するための模式図である。 図４は、異なる実配線層内の配線が交差する場合について説明するための模式図である。 図５は、本発明に係る半導体装置設計システムの構成を概略的に示すブロック図である。 図６は、半導体装置設計システム５０による寄生パラメータ抽出動作を示すフローチャートである。

符号の説明

１０ 既存製品の半導体装置のレイアウト
１１ 半導体基板
１２ バス配線領域
１３ パッド配置領域
１４ レイアウト変更による縮小箇所
１５ マスク領域
２０ 縮小プロセス製品の半導体装置のレイアウト
３１ 実配線層
３１Ａ 第１の配線層
３１Ｂ 第２の配線層
３１Ｃ 第３の配線層
３２ 仮想配線層
３２Ａ 第１の仮想配線層
３２Ｂ 第２の仮想配線層
３２Ｃ 第３の仮想配線層
３３ メタル配線
３３ａ 配線部分
３３ｂ 配線部分
３３ｃ 配線部分
３５ 仮想コンタクトプラグ
５０ 半導体装置設計システム
５１ 記憶装置
５２ 演算処理装置
５３ 入力装置
５４ 表示装置
５５ レイアウト編集ツール
５６ ＬＰＥツール
５７ レイアウト検証ツール
６１ ＲＣライブラリ
６２ ネットリスト
６３ レイアウトデータ
６４ 寄生パラメータ付ネットリスト
６５ 及び配線長データ

Claims (8)

1. 記憶装置及び入力装置を含むコンピュータシステムを用いて半導体装置のレイアウトを設計するための設計方法であって、
   前記記憶装置から既存の半導体装置のレイアウトを示すデータを読み出す処理と、
   前記入力装置からの指示に基づき、前記既存の半導体装置のレイアウト上においてレイアウト変更による縮小箇所を示すマスク領域の入力を受け付ける処理と、
   前記マスク領域内にある前記レイアウトの実配線層の配線部分を仮想配線層の配線部分に変換する処理と、
   前記仮想配線層の配線部分の端部と、前記実配線層の切断された配線の端部とを仮想コンタクトプラグで接続することにより電気的に連続的な配線を再生する処理と、
   前記仮想配線層の配線部分及び前記仮想コンタクトプラグの寄生パラメータをゼロとして前記実配線層を含む前記既存の半導体装置のレイアウト全体又は前記レイアウトの特定部分の寄生パラメータを抽出する処理とを備えることを特徴とする半導体装置の設計方法。
2. 半導体装置のレイアウトを設計するための半導体装置設計システムであって、
   既存の半導体装置のレイアウトを示すデータが登録された記憶装置と、
   コマンド又はデータを入力するための入力装置と、
   前記半導体装置のレイアウトを編集するためのレイアウト編集ツールと、
   前記半導体装置のレイアウト全体又は前記レイアウトの特定部分の寄生パラメータを抽出する寄生パラメータ抽出ツールとを備え、
   前記レイアウト編集ツールは、
   前記入力装置からの指示に基づき、前記既存の半導体装置のレイアウト上においてレイアウト変更による縮小箇所を示すマスク領域の入力を受け付け、
   前記寄生パラメータ抽出ツールは、
   前記マスク領域内にある前記レイアウトの実配線層の配線部分を仮想配線層の配線部分に変換し、
   前記仮想配線層の配線部分の端部と、前記実配線層の切断された配線の端部とを仮想コンタクトプラグで接続することにより電気的に連続的な配線を再生し、
   前記仮想配線層の配線部分及び前記仮想コンタクトプラグの寄生パラメータをゼロとして定義した後、前記実配線層を含む前記既存の半導体装置のレイアウト全体又は前記レイアウトの特定部分の寄生パラメータを抽出することを特徴とする半導体装置設計システム。
3. コンピュータに、
   レイアウト変更による縮小箇所を示すマスク領域を含む既存の半導体装置のレイアウトを示すデータの入力を受け付ける処理と、
   前記マスク領域内にある前記レイアウトの実配線層の配線部分を仮想配線層の配線部分に変換する処理と、
   前記仮想配線層の配線部分の端部と、前記実配線層の切断された配線の端部とを仮想コンタクトプラグで接続することにより電気的に連続的な配線を再生する処理と、
   前記仮想配線層の配線部分及び前記仮想コンタクトプラグの寄生パラメータをゼロとして定義する処理と、
   前記実配線層を含む前記既存の半導体装置のレイアウト全体又は前記レイアウトの特定部分の寄生パラメータを抽出する処理とを実行させるためのコンピュータプログラム。
4. 記憶装置を含むコンピュータに、
   前記記憶装置から既存の半導体装置のレイアウトを示すデータを読み出す処理と、
   前記既存の半導体装置のレイアウト上においてレイアウト変更による縮小箇所を示すマスク領域の入力を受け付ける処理と、
   前記マスク領域内にある前記レイアウトの実配線層の配線部分を仮想配線層の配線部分に変換する処理と、
   前記仮想配線層の配線部分の端部と、前記実配線層の切断された配線の端部とを仮想コンタクトプラグで接続することにより電気的に連続的な配線を再生する処理と、
   前記仮想配線層の配線部分及び前記仮想コンタクトプラグの寄生パラメータをゼロとして定義する処理と、
   前記実配線層を含む前記既存の半導体装置のレイアウト全体又は前記レイアウトの特定部分の寄生パラメータを抽出する処理とを実行させるためのコンピュータプログラム。
5. 記憶装置及び入力装置を含むコンピュータに、
   前記記憶装置から既存の半導体装置のレイアウトを示すデータを読み出す処理と、
   前記入力装置からの指示に基づき、前記既存の半導体装置のレイアウト上においてレイアウト変更による縮小箇所を示すマスク領域の入力を受け付ける処理と、
   前記マスク領域内にある前記レイアウトの実配線層の配線部分を仮想配線層の配線部分に変換する処理と、
   前記仮想配線層の配線部分の端部と、前記実配線層の切断された配線の端部とを仮想コンタクトプラグで接続することにより電気的に連続的な配線を再生する処理と、
   前記仮想配線層の配線部分及び前記仮想コンタクトプラグの寄生パラメータをゼロとして定義する処理と、
   前記実配線層を含む前記既存の半導体装置のレイアウト全体又は前記レイアウトの特定部分の寄生パラメータを抽出する処理とを実行させるためのコンピュータプログラム。
6. 前記変換する処理は、
   前記仮想配線層の配線部分を所定の長さだけ伸長する処理を含み、
   前記仮想コンタクトプラグで接続する処理は、
   前記伸長された仮想配線層の配線部分の端部と、前記実配線層の切断された配線の端部とを前記仮想コンタクトプラグで接続する処理を含む、ことを特徴とする請求項３乃至５のいずれか一項に記載のコンピュータプログラム。
7. 前記仮想配線層を生成する処理は、
   前記実配線層が複数ある場合に、各実配線層に対応する複数の仮想配線層を生成する処理を含むことを特徴とする請求項３乃至６のいずれか一項に記載のコンピュータプログラム。
8. 前記寄生パラメータは、寄生容量若しくは寄生抵抗又はそれらの両方であることを特徴とする請求項３乃至７のいずれか一項に記載のコンピュータプログラム。

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