JP2003332437A - 半導体回路設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 タイミングエラーによる全体回路設計の修正
が不可能であるときにマクロ設計に戻る処理をなくすこ
とにより、設計時間を短縮することを課題とする。 【解決手段】 複数のセルを内部接続する複数のマクロ
を設計するマクロ設計ステップと、複数のマクロの配置
及び外部配線の設計を行う全体回路設計ステップとを有
する半導体回路設計方法が提供される。マクロ設計ステ
ップは、垂直方向及び水平方向に横断するように外部配
線可能な内部配線禁止領域及び外部配線のためのリピー
タとしてのバッファを配置可能なバッファ配置可能領域
を予め確保する。全体回路設計ステップは、マクロ内の
内部配線禁止領域を通過させることによりマクロを横断
して外部配線を行うと共に、マクロ内のバッファ配置可
能領域に外部配線に接続されるリピータとしてのバッフ
ァを配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体回路設計方
法に関し、特にマクロの設計を行い、その後に全体回路
の設計を行う半導体回路設計方法に関する。

【０００２】

【従来の技術】図９は、従来技術による半導体回路設計
方法の手順を示すフローチャートである。まず、ステッ
プＳ９０１では、全体回路の概略フロアプランを行う。
すなわち、全体回路内において、複数のマクロの概略配
置を設計する。次に、ステップＳ９０２では、マクロ設
計を行う。具体的には、複数のマクロ内部のセル配置及
び配線の設計を行う。次に、ステップＳ９０３では、各
マクロ内部のタイミング解析を行う。次に、ステップＳ
９０４では、タイミングエラーがあるか否かをチェック
する。エラーがあればステップＳ９０５へ進み、エラー
がなければステップＳ９０６へ進む。

【０００３】ステップＳ９０５では、タイミングの最適
化を行うために、マクロ設計の修正を行う。その後、ス
テップＳ９０３へ戻り、上記の処理を繰り返す。タイミ
ングエラーがなくなると、ステップＳ９０６へ進む。

【０００４】ステップＳ９０６では、各マクロのタイミ
ングモデルを抽出する。具体的には、マクロを外部から
見たときの入出力間の応答時間等のタイミングモデルを
抽出する。次に、ステップＳ９０７及びＳ９０８では、
全体回路設計を行う。具体的には、ステップＳ９０７で
各マクロをトップ階層に配置し、ステップＳ９０８でト
ップ階層の全体回路の配線を行う。次に、ステップＳ９
０９では、トップ階層の全体回路のタイミング解析を行
う。次に、ステップＳ９１０では、タイミングエラーが
あるか否かをチェックする。エラーがあればステップＳ
９１１へ進み、エラーがなければ設計を終了する。

【０００５】ステップＳ９１１では、タイミングの最適
化を行うために、全体回路設計の修正を行う。次に、ス
テップＳ９１２では、修正が可能か否かをチェックす
る。修正が可能であればステップＳ９０９へ戻り、修正
後の全体回路のタイミング解析を行う。修正が可能でな
ければ、ステップＳ９０５へ戻り、マクロ内部設計の修
正を行う。すなわち、全体回路設計の修正だけではタイ
ミングエラーをなくすことができないときには、マクロ
設計に戻ってやり直さなければならない。以上のように
して、マクロ内のタイミングエラー及び全体回路のタイ
ミングエラーがなくなるまで、上記の処理を繰り返す。

【０００６】

【発明が解決しようとする課題】この半導体回路設計方
法では、ステップＳ９０４のエラーによるステップＳ９
０３へ戻る処理、ステップＳ９１０のエラーによるステ
ップＳ９０９及びＳ９０５へ戻る処理がある。特に、ス
テップＳ９１０のエラーによるステップＳ９０５へ戻る
処理は、全体の設計時間に与える影響が大きい。

【０００７】また、最近のＬＳＩ(Large Scale Integra
tion)の開発では、動作周波数の上昇に伴いタイミング
マージンが減少し、全ての制約を満すような最適化を行
うことが困難になってきている。このため、戻る処理の
回数が増加し、設計にかかる時間が増大している。

【０００８】例えば、大きなマクロを迂回する外部配線
の配線長による信号遅延によりタイミングエラーが発生
している場合には、ステップＳ９１０のエラーによりス
テップＳ９０５へ戻る処理が発生する。トップ階層の全
体回路のタイミング解析の結果、タイミングエラーが発
生した場合を例に考える。

【０００９】図１０（Ａ）は、上記のステップＳ９０８
でトップ階層の全体回路の配線を行った状態の例を示
す。外部配線１００３は、ノード１００１及び１００２
間を接続するための配線であり、マクロ１０００を迂回
するように配線されている。ステップＳ９１０におい
て、タイミングエラーが存在する場合には、外部配線１
００３の配線長を短縮する必要がある。しかし、外部配
線１００３をこれよりも短くできないときには、ステッ
プＳ９１２で修正不可能と判断され、ステップＳ９０５
へ戻る。

【００１０】次に、図１０（Ｂ）に示すように、ステッ
プＳ９０５でのマクロ設計の修正により、マクロ１００
０内の外部端子１０１１及び１０１２を設け、それらを
内部で結ぶ内部配線を設ける。その後、ステップＳ９０
８で、外部配線１０１３を配線する。外部配線１０１３
は、外部端子１０１１及び１０１２を介して、ノード１
００１及び１００２間を接続する。これにより、ノード
１００１及び１００２間の配線長が短くなり、遅延時間
が短くなるので、タイミングエラーをなくすことができ
る。ステップＳ９１０において、その部分のタイミング
エラーが解消されても、上記の設計修正により全体回路
の他の部分にタイミングエラーが発生することがある。

【００１１】そこで、図１０（Ｃ）に示すように、ステ
ップＳ９１１でマクロ１０００を９０度回転させなけれ
ばならない場合がある。この場合、ノード１００１及び
１００２間を接続するための外部配線１０２１は、配線
長が長くなり、遅延時間も長くなってしまう。そして、
ステップＳ９１０のエラーにより、ステップＳ９０５へ
戻る処理を行わなければならない。

【００１２】以上のように、タイミングエラーにより制
約を満せていない部分を修正すると、他の部分にその修
正が影響を与え、再度タイミングの調整が必要になり、
この繰り返しにより設計の収束性が悪化してしまう。ま
た、同一のマクロをトップ階層上に複数配置する場合、
トップ階層の全体回路のタイミングエラーを解消するた
めにマクロ内部の配置配線を変更すると、別のマクロと
して扱う必要がある。

【００１３】本発明の目的は、タイミングエラーによる
全体回路設計の修正が不可能であるときにマクロ設計に
戻る処理をなくすことにより、設計時間を短縮すること
である。

【００１４】

【課題を解決するための手段】本発明の一観点によれ
ば、複数のセルを内部接続する複数のマクロを設計する
マクロ設計ステップと、複数のマクロの配置及び外部配
線の設計を行う全体回路設計ステップとを有する半導体
回路設計方法が提供される。マクロ設計ステップは、垂
直方向及び水平方向に横断するように外部配線可能な内
部配線禁止領域及び外部配線のためのリピータとしての
バッファを配置可能なバッファ配置可能領域を予め確保
する。全体回路設計ステップは、マクロ内の内部配線禁
止領域を通過させることによりマクロを横断して外部配
線を行うと共に、マクロ内のバッファ配置可能領域に外
部配線に接続されるリピータとしてのバッファを配置す
る。

【００１５】予め内部配線禁止領域及びバッファ配置可
能領域を確保してマクロ設計を行うことにより、全体回
路設計の際にマクロ内の内部配線禁止領域を通過させる
ことによりマクロを横断して外部配線を行うことができ
る。さらに、その外部配線に接続されるリピータとして
のバッファを配置することができる。これにより、全体
回路設計の修正が不可能であるためにマクロ設計に戻る
処理をなくすことができ、設計時間を短縮することがで
きる。

【００１６】

【発明の実施の形態】図２は、本発明の実施形態による
ＣＡＤ(computer-aided design)設計対象のＬＳＩ等の
半導体回路２０１の例を示す。半導体回路２０１は、複
数のマクロ２０２、外部配線２０３、外部端子（ボンデ
ィングパッド）２０５及びバッファ２０４を有する。各
マクロ２０２の内部では、複数のセルが内部接続されて
いる。以下、この半導体回路２０１の設計方法を例に説
明する。

【００１７】図３は、マクロ設計により設計されるマク
ロ２０２を示す概念図である。マクロ２０２は、内部配
線禁止領域３０１及びバッファ配置可能領域３０２を有
する。内部配線禁止領域３０１は、網の目（メッシュ）
状に垂直方向及び水平方向に横断するように外部配線可
能にするための内部配線禁止領域である。バッファ配置
可能領域３０２は、上記の外部配線のためのリピータと
してのバッファを配置可能な領域であり、内部配線禁止
領域３０１に沿うように両側に設けられる。内部配線可
能領域３０３は、マクロ内のセル及び端子を接続するた
めの配線を許可する領域である。なお、半導体回路２０
１は、例えば６層の配線層を有する。内部配線禁止領域
３０１は、第５及び第６の配線層にのみ設けられ、その
他の層では全面内部配線可能である。

【００１８】また、バッファ配置可能領域３０２は、垂
直方向の内部配線禁止領域３０１と水平方向の内部配線
禁止領域３０１との交点間の間隔３１１の中間部に設け
られる。バッファ配置可能領域３１２間の間隔３１２
は、上記の内部配線禁止領域３０１の交点間の間隔３１
１と同じである。

【００１９】図４は、全体回路設計による外部配線を示
す。マクロ設計後に、複数のマクロの配置及び外部配線
の設計を行う全体回路設計が行われる。マクロ２０２に
は、予め内部配線禁止領域３０１及びバッファ配置可能
領域３０２が確保されている。ノード４０１及び４０２
間を接続するために外部配線４０３を設ける。外部配線
４０３は、マクロ２０２内の内部配線禁止領域３０１を
通過させることによりマクロ２０２を横断して設けられ
る。さらに、バッファ４０４及び４０５は、マクロ２０
２内のバッファ配置可能領域３０２に設けられ、外部配
線４０３に接続されるリピータとして機能する。マクロ
２０２内のセル及びバッファ４０４，４０５は、共通の
電源線に接続される。以下、バッファ４０４，４０５の
役割を説明する。

【００２０】図５（Ａ）は、バッファなしでノード５０
１及び５０２間を接続する配線５０３を示す。配線５０
３には、配線容量５０４及び配線抵抗５０５が存在す
る。配線容量５０４及び配線抵抗５０５は、配線５０３
が長いほど大きくなる。ノード５０１及び５０２間の遅
延時間は、配線容量５０４と配線抵抗５０５の積に比例
するため、配線容量５０４及び配線抵抗５０５が大きい
と、ノード５０１及び５０２間の遅延時間が長くなる。

【００２１】図５（Ｂ）は、バッファ５１４を介してノ
ード５１１及び５１２間を接続する配線５１３，５１５
を示す。配線５１３は、ノード５１１とバッファ５１４
の入力端子との間に接続される。配線５１５は、バッフ
ァ５１４の出力端子とノード５１２との間に接続され
る。配線５１３には配線容量５１６及び配線抵抗５１８
が存在し、配線５１５には配線容量５１７及び配線抵抗
５１９が存在する。ただし、図５（Ａ）の配線５０３に
比べ、配線５１３及び５１５は配線長が約半分である。
したがって、図５（Ａ）の配線容量５０４に比べ、配線
容量５１６及び５１７は約半分になる。その結果、ノー
ド５１１及び５１２間の遅延時間は、図５（Ａ）のノー
ド５０１及び５０２間の遅延時間の約半分と短くなる。

【００２２】図１は、本実施形態による半導体回路設計
方法の手順を示すフローチャートである。まず、ステッ
プＳ１０１では、全体回路の概略フロアプランを行う。
すなわち、半導体回路（全体回路）２０１内において、
複数のマクロ２０２の概略配置を設計する。次に、ステ
ップＳ１０２〜Ｓ１０４で、複数のセルを内部接続する
マクロ設計を行う。まず、ステップＳ１０２では、マク
ロ２０２内部にトップ階層の外部配線が通過可能な内部
配線禁止領域３０１を確保する。次に、ステップＳ１０
３では、マクロ２０２内部に内部配線禁止領域３０１に
沿ってバッファ配置可能領域３０２を確保する。次に、
ステップＳ１０４では、複数のマクロ２０２内部のセル
配置及び配線の設計を行う。次に、ステップＳ１０５で
は、各マクロ２０２内部のタイミング解析を行う。次
に、ステップＳ１０６では、タイミングエラーがあるか
否かをチェックする。エラーがあればステップＳ１０７
へ進み、エラーがなければステップＳ１０８へ進む。

【００２３】ステップＳ１０７では、タイミングの最適
化を行うために、マクロ設計の修正を行う。その後、ス
テップＳ１０５へ戻り、上記の処理を繰り返す。タイミ
ングエラーがなくなると、ステップＳ１０８へ進む。

【００２４】ステップＳ１０８では、各マクロ２０２の
タイミングモデルを抽出する。具体的には、マクロ２０
２を外部から見たときの入出力間の応答時間等のタイミ
ングモデルを抽出する。次に、ステップＳ１０９及びＳ
１１０では、全体回路設計を行う。具体的には、ステッ
プＳ１０９で各マクロ２０２をトップ階層に配置し、ス
テップＳ１１０でトップ階層の全体回路の配線２０３を
行う。次に、ステップＳ１１１では、トップ階層の全体
回路２０１のタイミング解析を行う。次に、ステップＳ
１１２では、タイミングエラーがあるか否かをチェック
する。エラーがあればステップＳ１１３へ進み、エラー
がなければ設計を終了する。

【００２５】ステップＳ１１３では、タイミングの最適
化を行うために、全体回路設計の修正を行う。その後、
ステップＳ１１１へ戻り、上記の処理を繰り返す。タイ
ミングエラーがなくなると、設計を終了する。

【００２６】上記のステップＳ１１１の全体回路２０１
のタイミング解析によりエラーが生じたときに、ステッ
プＳ１１３において、マクロ２０２内の内部配線禁止領
域３０１を通過させるように外部配線４０３を配線し、
マクロ２０２内のバッファ配置可能領域３０２にバッフ
ァ４０４，４０５を配置することができる。

【００２７】外部配線４０３の配線及びバッファ４０
４，４０５の配置は、全体回路２０１のタイミングエラ
ーが生じたときにステップＳ１１３の修正ステップで行
ってもよいし、ステップＳ１１０の全体回路２０１の配
線ステップで行ってもよい。

【００２８】図９の設計方法の場合、ステップＳ９１０
で全体回路のタイミングエラーが存在し、さらにステッ
プＳ９１２で全体回路設計の修正が不可能なときには、
ステップＳ９０５へ戻り、マクロ設計からやり直さなけ
ればならない。この場合、設計時間が長時間になってし
まう。

【００２９】本実施形態によれば、予め内部配線禁止領
域３０１及びバッファ配置可能領域３０２を確保してマ
クロ設計を行うことにより、全体回路設計の際にマクロ
内の内部配線禁止領域３０１を通過させることによりマ
クロを横断して外部配線を行うことができる。さらに、
その外部配線に接続されるリピータとしてのバッファを
配置することができる。全体回路設計の段階で、マクロ
を横断する外部配線を設けることが可能であるので、全
体回路設計の修正が不可能であるためにマクロ設計に戻
る処理をなくすことができ、設計時間を短縮することが
できる。

【００３０】図６は、図３の内部配線禁止領域３０１に
設ける外部配線の例を示すマクロの表面図であり、図７
はその断面図である。図７に示すように、半導体回路２
０１は、半導体基板７００上に、第１の配線層７０１、
第２の配線層７０２、第３の配線層７０３、第４の配線
層７０４、第５の配線層７０５及び第６の配線層７０６
を有する。各配線層（導電層）７０１〜７０６の間に
は、絶縁層が設けられる。内部配線禁止領域３０１は、
第５の配線層７０５及び第６の配線層７０６内にのみ設
けられる。

【００３１】内部配線禁止領域３０１内には、外部配線
６０３が設けられる。さらに、バッファ接続用配線６０
４は、例えば第２の配線層７０２に設けられる。外部配
線６０３及びバッファ接続用配線６０４は、その間のス
タックドビアホール（コンタクトホール）７１１を介し
て接続される。バッファ６０５は、半導体ウエハ７００
内等に設けられる。バッファ接続用配線６０４は、配線
７１２を介して、バッファ６０５に接続される。

【００３２】内部配線可能領域３０３には、内部配線７
１３が設けられる。内部配線禁止領域３０１には、外部
配線６０３を設けることができる。バッファ配置可能領
域３０２には、バッファ６０５及びその配線７１２が設
けられる。

【００３３】さらに、全体回路設計の際に、内部配線禁
止領域３０１には、マクロを横断する外部配線６０３と
マクロの内部配線７１３との間をシールドするためのシ
ールド線として電源線６０１及びグランド線６０２を設
ける。シールド線によりクロストークを防止することが
できる。電源線６０１及びグランド線６０２は、内部配
線禁止領域３０１内において外部配線６０３の両側に沿
って設けられる。電源線６０１は第６の配線層７０６に
設けられ、グランド線６０２は第５の配線層７０５に設
けられる。電源線６０１及びグランド線６０２は、半導
体回路２０１の異なる配線層７０５，７０６で並行して
配線され、配線６０６を介してマクロ２０２内のセル及
び／又はバッファ６０５に接続される。すなわち、電源
線６０１及びグランド線６０２は、シールド線としての
機能の他に電源供給線としての機能をも有する。上記の
シールド線は、電源線６０１又はグランド線６０２のい
ずれか一方のみでもよいが、両方が好ましい。電源線６
０１及びグランド線６０２を設けない場合には、バッフ
ァ６０５の電源は、マクロ内部のセルに電源を供給する
配線と共通のものを利用すればよく、別途設ける必要は
ない。

【００３４】以上のように、本実施形態は、マクロ内部
の配線層に予め内部配線禁止領域３０１を設定すること
に特徴がある。例えば、６層配線のうちの第５及び第６
の配線層に予め網の目状の内部配線禁止領域３０１を設
ける。トップ階層での配線は、設定した配線長以下にで
きるようにリピータバッファをトップ階層で配置可能な
ようにバッファ配置可能領域３０２を確保しておく。配
線禁止領域３０１及びバッファ配置可能領域３０２は、
以下の手順で生成する。

【００３５】（１）リピータバッファとリピータバッフ
ァの間の配線長をタイミングの制約等から見積もる。 （２）リピータバッファ間の配線長とほぼ同じ間隔で内
部配線禁止領域３０１を設定する。 （３）配線混雑を緩和するために、網の目状の内部配線
禁止領域３０１の交点と交点のほぼ中間点に内部配線禁
止領域３０１に沿ってバッファ配置可能領域（マクロに
とってのセル配置禁止領域）３０２を設定する。

【００３６】図８は、本実施形態によるＣＡＤ設計を行
うためのコンピュータのハードウエア構成図である。バ
ス８０１には、中央処理装置（ＣＰＵ）８０２、ＲＯＭ
８０３、ＲＡＭ８０４、ネットワークインタフェース８
０５、入力装置８０６、出力装置８０７及び外部記憶装
置８０８が接続されている。

【００３７】ＣＰＵ８０２は、データの処理及び演算を
行うと共に、バス８０１を介して接続された上記の構成
ユニットを制御するものである。ＲＯＭ８０３には、予
めブートプログラムが記憶されており、このブートプロ
グラムをＣＰＵ８０２が実行することにより、コンピュ
ータが起動する。外部記憶装置８０８にコンピュータプ
ログラムが記憶されており、そのコンピュータプログラ
ムがＲＡＭ８０４にコピーされ、ＣＰＵ８０２により実
行される。このコンピュータは、コンピュータプログラ
ム（ＣＡＤソフトウエア）を実行することにより、半導
体回路の設計を行うことができる。

【００３８】外部記憶装置８０８は、例えばハードディ
スク記憶装置等であり、電源を切っても記憶内容が消え
ない。外部記憶装置８０８は、コンピュータプログラム
及び設計データを記録媒体に記録したり、記録媒体から
コンピュータプログラム及び設計データを読み出すこと
ができる。

【００３９】ネットワークインタフェース８０５は、ネ
ットワークに対してコンピュータプログラム及び設計デ
ータを入出力することができる。入力装置８０６は、例
えばキーボード及びポインティングデバイス（マウス）
等であり、各種指定又は入力等を行うことができる。出
力装置８０７は、ディスプレイ及びプリンタ等である。

【００４０】本実施形態によれば、予め内部配線禁止領
域３０１及びバッファ配置可能領域３０２を確保してマ
クロ設計を行うことにより、全体回路設計の際にマクロ
内の内部配線禁止領域３０１を通過させることによりマ
クロを横断して外部配線を行うことができる。さらに、
その外部配線に接続されるリピータとしてのバッファを
配置することができる。全体回路設計の段階で、マクロ
を横断する外部配線を設けることが可能であるので、図
９のように全体回路設計の修正が不可能であるためにマ
クロ設計に戻る処理をなくすことができ、設計時間を短
縮することができる。

【００４１】また、トップ階層のタイミング改善のため
のレイアウトの修正が他の部分のタイミングへ与える影
響が小さくなるため、タイミングの収束性が向上する。
トップ階層の配線経路を変更してもマクロの再レイアウ
トを行う必要がなくなる。マクロ上の内部配線禁止領域
３０１を利用しない場合、そこはデッドスペースとなる
が、微少な冗長領域により、大幅なレイアウト期間の短
縮が図れる。この手法による設計（レイアウト）は、今
後のＬＳＩの高集積大規模化と多層化の進行に伴い、ま
すます有効になる。

【００４２】なお、上記実施形態は、何れも本発明を実
施するにあたっての具体化の例を示したものに過ぎず、
これらによって本発明の技術的範囲が限定的に解釈され
てはならないものである。すなわち、本発明はその技術
思想、またはその主要な特徴から逸脱することなく、様
々な形で実施することができる。

【００４３】本発明の実施形態は、例えば以下のように
種々の適用が可能である。 （付記１）垂直方向及び水平方向に横断するように外部
配線可能な内部配線禁止領域及び前記外部配線のための
リピータとしてのバッファを配置可能なバッファ配置可
能領域を予め確保し、複数のセルを内部接続する複数の
マクロを設計するマクロ設計ステップと、前記複数のマ
クロの配置及び外部配線の設計を行う際に、前記マクロ
内の内部配線禁止領域を通過させることにより前記マク
ロを横断して外部配線を行うと共に、前記マクロ内の前
記バッファ配置可能領域に前記外部配線に接続されるリ
ピータとしてのバッファを配置する全体回路設計ステッ
プとを有する半導体回路設計方法。 （付記２）前記バッファ配置可能領域は、前記垂直方向
の内部配線禁止領域と前記水平方向の内部配線禁止領域
との交点間の中間部に設けられる付記１記載の半導体回
路設計方法。 （付記３）前記バッファ配置可能領域間の間隔は、前記
垂直方向の内部配線禁止領域と前記水平方向の内部配線
禁止領域との交点間の間隔と同じである付記２記載の半
導体回路設計方法。 （付記４）前記バッファ配置可能領域は、前記内部配線
禁止領域に沿うように設けられる付記１記載の半導体回
路設計方法。 （付記５）前記全体回路設計ステップでは、前記マクロ
内の前記セル及び前記バッファが共通の電源線に接続さ
れる付記１記載の半導体回路設計方法。 （付記６）前記全体回路設計ステップでは、前記マクロ
を横断する外部配線と前記マクロの内部配線との間をシ
ールドするためのシールド線を設ける付記１記載の半導
体回路設計方法。 （付記７）前記シールド線は、前記内部配線禁止領域内
において前記外部配線に沿って設けられる付記６記載の
半導体回路設計方法。 （付記８）前記シールド線は、前記内部配線禁止領域内
において前記外部配線の両側に沿って設けられる付記６
記載の半導体回路設計方法。 （付記９）前記シールド線は、電源線又はグランド線で
ある付記８記載の半導体回路設計方法。 （付記１０）前記シールド線は、電源線及びグランド線
が並行して配線される付記８記載の半導体回路設計方
法。 （付記１１）前記電源線及び前記グランド線は、半導体
回路の異なる配線層で並行して配線される付記１０記載
の半導体回路設計方法。 （付記１２）前記電源線及び前記グランド線は、前記セ
ル又は前記バッファに接続される付記１１記載の半導体
回路設計方法。 （付記１３）さらに、前記マクロ設計ステップで設計さ
れたマクロのタイミング解析を行うマクロタイミング解
析ステップと、前記全体回路設計ステップで設計された
全体回路のタイミング解析を行う全体回路タイミング解
析ステップとを有する付記１記載の半導体回路設計方
法。 （付記１４）垂直方向及び水平方向に横断するように外
部配線可能な内部配線禁止領域及び前記外部配線のため
のリピータとしてのバッファを配置可能なバッファ配置
可能領域を予め確保し、複数のセルを内部接続する複数
のマクロを設計するマクロ設計ステップと、前記マクロ
設計ステップで設計されたマクロのタイミング解析を行
うマクロタイミング解析ステップと、前記複数のマクロ
の配置及び外部配線の設計を行う全体回路設計ステップ
と、前記全体回路設計ステップで設計された全体回路の
タイミング解析を行う全体回路タイミング解析ステップ
と、前記全体回路のタイミング解析によりエラーが生じ
たときに、前記マクロ内の内部配線禁止領域を通過させ
ることにより前記マクロを横断して外部配線を行うと共
に、前記マクロ内の前記バッファ配置可能領域に前記外
部配線に接続されるリピータとしてのバッファを配置す
る全体回路修正ステップとを有する半導体回路設計方
法。 （付記１５）前記バッファ配置可能領域は、前記垂直方
向の内部配線禁止領域と前記水平方向の内部配線禁止領
域との交点間の中間部に設けられる付記１４記載の半導
体回路設計方法。 （付記１６）前記全体回路設計ステップでは、前記マク
ロを横断する外部配線と前記マクロの内部配線との間を
シールドするためのシールド線を設ける付記１４記載の
半導体回路設計方法。 （付記１７）前記シールド線は、前記内部配線禁止領域
内において前記外部配線の両側に沿って設けられる付記
１６記載の半導体回路設計方法。 （付記１８）前記シールド線は、電源線及びグランド線
が並行して配線される付記１７記載の半導体回路設計方
法。 （付記１９）前記電源線及び前記グランド線は、半導体
回路の異なる配線層で並行して配線される付記１８記載
の半導体回路設計方法。 （付記２０）前記電源線及び前記グランド線は、前記セ
ル又は前記バッファに接続される付記１９記載の半導体
回路設計方法。

【００４４】

【発明の効果】以上説明したように、予め内部配線禁止
領域及びバッファ配置可能領域を確保してマクロ設計を
行うことにより、全体回路設計の際にマクロ内の内部配
線禁止領域を通過させることによりマクロを横断して外
部配線を行うことができる。さらに、その外部配線に接
続されるリピータとしてのバッファを配置することがで
きる。これにより、全体回路設計の修正が不可能である
ためにマクロ設計に戻る処理をなくすことができ、設計
時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の実施形態による半導体回路設計方法の
手順を示すフローチャートである。

【図２】本実施形態によるＣＡＤ設計対象のＬＳＩ等の
半導体回路の例を示す概略図である。

【図３】マクロ設計を示す概念図である。

【図４】全体回路設計により施される外部配線を示す図
である。

【図５】図５（Ａ）はバッファなしでノード間を接続す
る配線を示す図であり、図５（Ｂ）はバッファを介して
ノード間を接続する配線を示す図である。

【図６】内部配線禁止領域に設ける外部配線の例を示す
マクロの表面図である。

【図７】図６のマクロの断面図である。

【図８】本実施形態によるＣＡＤ設計を行うためのコン
ピュータのハードウエア構成図である。

【図９】従来技術による半導体回路設計方法の手順を示
すフローチャートである。

【図１０】図１０（Ａ）〜（Ｃ）はマクロ及び外部配線
を示す図である。

【符号の説明】

２０１ 半導体回路 ２０２ マクロ ２０３ 外部配線 ２０４ バッファ ２０５ 外部端子 ３０１ 内部配線禁止領域 ３０２ バッファ配置可能領域 ３０３ 内部配線可能領域 ４０１，４０２ ノード ４０３ 外部配線 ４０４，４０５ バッファ ６０１ 電源線 ６０２ グランド線 ６０３ 外部配線 ６０４ バッファ接続用配線 ６０５ バッファ ７００ 半導体基板 ７０１〜７０６ 配線層 ８０１ バス ８０２ ＣＰＵ ８０３ ＲＯＭ ８０４ ＲＡＭ ８０５ ネットワークインタフェース ８０６ 入力装置 ８０７ 出力装置 ８０８ 外部記憶装置

フロントページの続き Ｆターム(参考） 5F038 BH10 CA02 CA03 CA05 CA06 CA07 CD02 CD03 CD05 CD08 EZ20 5F064 AA07 BB07 DD04 DD05 DD07 DD13 DD18 EE14 EE18 EE52 EE54 EE57

Claims (10)

【特許請求の範囲】
1. 【請求項１】 垂直方向及び水平方向に横断するように
   外部配線可能な内部配線禁止領域及び前記外部配線のた
   めのリピータとしてのバッファを配置可能なバッファ配
   置可能領域を予め確保し、複数のセルを内部接続する複
   数のマクロを設計するマクロ設計ステップと、 前記複数のマクロの配置及び外部配線の設計を行う際
   に、前記マクロ内の内部配線禁止領域を通過させること
   により前記マクロを横断して外部配線を行うと共に、前
   記マクロ内の前記バッファ配置可能領域に前記外部配線
   に接続されるリピータとしてのバッファを配置する全体
   回路設計ステップとを有する半導体回路設計方法。
2. 【請求項２】 前記バッファ配置可能領域は、前記垂直
   方向の内部配線禁止領域と前記水平方向の内部配線禁止
   領域との交点間の中間部に設けられる請求項１記載の半
   導体回路設計方法。
3. 【請求項３】 前記バッファ配置可能領域は、前記内部
   配線禁止領域に沿うように設けられる請求項１記載の半
   導体回路設計方法。
4. 【請求項４】 前記全体回路設計ステップでは、前記マ
   クロを横断する外部配線と前記マクロの内部配線との間
   をシールドするためのシールド線を設ける請求項１記載
   の半導体回路設計方法。
5. 【請求項５】 前記シールド線は、前記内部配線禁止領
   域内において前記外部配線の両側に沿って設けられる請
   求項４記載の半導体回路設計方法。
6. 【請求項６】 前記シールド線は、電源線及びグランド
   線が並行して配線される請求項５記載の半導体回路設計
   方法。
7. 【請求項７】 前記電源線及び前記グランド線は、半導
   体回路の異なる配線層で並行して配線される請求項６記
   載の半導体回路設計方法。
8. 【請求項８】 前記電源線及び前記グランド線は、前記
   セル又は前記バッファに接続される請求項７記載の半導
   体回路設計方法。
9. 【請求項９】 さらに、前記マクロ設計ステップで設計
   されたマクロのタイミング解析を行うマクロタイミング
   解析ステップと、 前記全体回路設計ステップで設計された全体回路のタイ
   ミング解析を行う全体回路タイミング解析ステップとを
   有する請求項１記載の半導体回路設計方法。
10. 【請求項１０】 垂直方向及び水平方向に横断するよう
    に外部配線可能な内部配線禁止領域及び前記外部配線の
    ためのリピータとしてのバッファを配置可能なバッファ
    配置可能領域を予め確保し、複数のセルを内部接続する
    複数のマクロを設計するマクロ設計ステップと、 前記マクロ設計ステップで設計されたマクロのタイミン
    グ解析を行うマクロタイミング解析ステップと、 前記複数のマクロの配置及び外部配線の設計を行う全体
    回路設計ステップと、 前記全体回路設計ステップで設計された全体回路のタイ
    ミング解析を行う全体回路タイミング解析ステップと、 前記全体回路のタイミング解析によりエラーが生じたと
    きに、前記マクロ内の内部配線禁止領域を通過させるこ
    とにより前記マクロを横断して外部配線を行うと共に、
    前記マクロ内の前記バッファ配置可能領域に前記外部配
    線に接続されるリピータとしてのバッファを配置する全
    体回路修正ステップとを有する半導体回路設計方法。