JP2004327960A - ハードマクロ及びこれを備える半導体集積回路 - Google Patents

Abstract

【課題】 ハードマクロが形成された領域を配線が通過することができないという問題の発生を充分に抑制できるとともに、配線領域の必要量の予測を容易にすることでフロアプランの検討も容易に行うことを可能とするハードマクロ、これを備える半導体集積回路を提供する。
【解決手段】 半導体チップ５上に配されて半導体集積回路３の一部を構成するハードマクロ（例えば、ＲＡＭ１、ＰＬＬ回路２）１，２には、該ハードマクロ１，２の内部を通過する通過配線１１ａ〜１１ｆ、２１ａ〜２１ｆが、該ハードマクロ１，２の半導体チップ５上への配置前に予め施されている。通過配線１１ａ〜１１ｆ（２１ａ〜２１ｆ）は、平面視において、ハードマクロ１（２）の外形を構成する一辺１２（２２）からこの一辺１２（２２）に交差する他辺１３、１４（２３、２４）に至る経路に設定されている。
【選択図】 図４

Description

本発明は、ハードマクロ、これを備える半導体集積回路、フロアプラン検討装置、プログラム及び記録媒体に関する。

近年、半導体集積回路（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）は、大規模化・高集積化が進められるとともに、その開発期間の短縮が要求されている。

半導体集積回路には、ビルディングブロック方式と呼ばれる方式で構成されるタイプのもの（ビルディングブロック方式の半導体集積回路）がある。すなわち、各種の機能回路を要素セル（ブロック）としてまとめたものをビルディングブロックといい、このようなブロックをライブラリとして登録しておき（ライブラリ化しておき）、このうち必要なブロックを半導体チップ上に適宜レイアウトし、これらブロックを相互に配線することにより半導体集積回路を構成する方式をビルディグブロック方式という。

このようなビルディングブロック方式の半導体集積回路には、例えば、セルベースＩＣ（ＣＢＩＣ：Ｃｅｌｌ Ｂａｓｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）といったセミカスタムＩＣや、その他のフルカスタムＩＣがある。

半導体集積回路のレイアウト（フロアプラン）を行うに際しては、チップ面積や信号伝播遅延を考慮してブロック（以下、ハードマクロ）を半導体チップ上の適宜の位置に配置する。また、ハードマクロ間の領域は、ハードマクロ間に配線を施すための配線領域として利用される。

ところで、フロアプランを検討するに際して、半導体集積回路内のハードマクロが形成された領域を配線が通過することが出来ない場合がある。これに相当するのは、例えば、第１のハードマクロと第２のハードマクロとを相互に配線したい場合に、これら第１及び第２のハードマクロ間に第３のハードマクロが位置し、この第３のハードマクロ上に当該配線を通過させることが出来ないような場合である。配線の通過が制限される理由としては、通過する配線とハードマクロを形成する要素セルとの間でクロストークが発生しないように当該配線を施すことが禁止される場合や、通過する配線とハードマクロ自体が有する配線とが短絡する場合等がある。

このような場合に、第３のハードマクロを迂回するような配線を施すとすれば、配線経路が長くなることによりタイミング収束が難しくなる。この結果、再レイアウトを行う必要が生じてＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）がかかる（増大する）場合がある。

ハードマクロを迂回することなく、当該ハードマクロ自体が有する配線と短絡しないようにハードマクロ領域に通過配線を施す技術が特許文献１に記載されている。この特許文献１では、エンベデッドアレイ方式のＬＳＩに関してではあるが、通過させたい配線とハードマクロ内の初期配線とを当該ハードマクロの領域内で再配線することにより、ハードマクロを迂回する配線を減少させるようにしている。この技術により、通過配線として、ハードマクロの外形において互いに対向する辺を通過する配線を再配線している。
特開平９−６４１９０号公報（第３−４頁、第２図）

しかしながら、特許文献１の技術では、ハードマクロの一辺側からこの辺に対向する他辺側に向けてのみ通過配線が施されるので、例えば、図８に示すように、ハードマクロ５００の一辺５０１の近傍から、該一辺５０１に交差する他辺５０２の近傍に向けて配線を施したい場合には、通過配線５０３を施すのが不都合となるので（配線経路が余計に長くなるため）、ハードマクロ５００を迂回する迂回配線５０４を施す必要がある。つまり、このような場合、特許文献１の技術では、上記のような従来の問題、すなわちハードマクロが形成された領域を配線が通過できないという問題を完全に解決することができない。また、迂回配線５０４の配線領域の確保のためにハードマクロ５００とハードマクロ６００，７００との間隔を空ける必要があるので、チップ面積にロスが生じ、チップ面積が増大するとともに半導体集積回路の集積密度が充分でなくなる。

ここで、ハードマクロには、半導体チップ上のある領域に集約して配置することが多いタイプのもの（例えばＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が該当する）や、半導体チップ上の特定の領域に配置する必要があるタイプのもの（例えば、Ｉ／Ｏ ＰＡＤ（Ｉ／Ｏ領域）の近傍に配置する必要があるＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が該当する）がある。

従来は、ＲＡＭのように半導体チップ上のある領域に集約して配置されるハードマクロの場合にも、配線領域の確保のためにハードマクロ間にある程度の間隔を設ける必要があったし、ハードマクロ間の配線が混雑しがちになるという問題もあった。同様に、従来は、ＰＬＬ回路のように半導体チップ上の特定の領域（例えば、Ｉ／Ｏ ＰＡＤの近傍）に配置されるハードマクロの場合にも、Ｉ／Ｏ ＰＡＤとの間に配線領域確保のためにある程度の間隔を設ける必要があった。

また、フロアプランを検討するに際して、ハードマクロ間の配線領域をどの程度確保しておけば良いかの判断を初期段階で行うことは難しい。このため、例えば、配線領域に余裕を見積もってハードマクロ間を空けすぎた場合には、この余裕分だけチップ面積をロスしてしまうとともに、半導体集積回路の集積密度が充分でなくなっていた。逆に、ハードマクロ間が狭すぎて配線領域が不足した場合には、ハードマクロを迂回する配線が増加してしまい、この場合にも、迂回配線の配線領域の分だけチップ面積をロスしてしまうとともに、半導体集積回路の集積密度が充分でなくなっていた。つまり、従来は、配線領域の必要量の予測が困難であったためにフロアプランの検討も容易でなかった。

本発明は、上記のような問題点を解決するためになされたもので、ハードマクロが形成された領域を配線が通過できないという問題の発生を充分に抑制できるとともに配線領域を最小限に抑制でき、配線領域の必要量の予測を容易にすることでフロアプランの検討も容易に行うことを可能とするハードマクロ、これを備える半導体集積回路、フロアプラン検討装置、プログラム及び記録媒体を提供することを目的とする。

上記課題を解決するため、本発明のハードマクロは、半導体チップ上に配されて半導体集積回路の一部を構成するハードマクロにおいて、当該ハードマクロには、該ハードマクロの内部を通過する通過配線が、該ハードマクロの前記半導体チップ上への配置前に予め施され、前記通過配線の経路は、平面視において、当該ハードマクロの外形を構成する一辺からこの一辺に交差する他辺に至るように設定されていることを特徴としている。

本発明においては、前記他辺は前記一辺に対し直交する辺であることを好ましい例とする。また、前記他辺は前記一辺に隣接する辺であることを好ましい例とする。

さらに、前記通過配線は、当該ハードマクロ内をＬ字状に通過することを好ましい例とする。或いは、前記通過配線は、当該ハードマクロ内を直線状に通過することも好ましい。

また、前記通過配線には、必要に応じて、リピータを挿入しておくことも好ましい。

また、本発明においては、前記通過配線を複数備えることを好ましい例とする。この場合に、複数の通過配線が一定間隔に配されていることがより好ましい。

また、本発明においては、一の通過配線が複数の区間に分割され、該区間毎の配線が、当該ハードマクロ内部の複数の階層に分散配置されていることも好ましい。

なお、本発明のハードマクロは、具体的には、例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路であることを好ましい例とする。

また、本発明の半導体集積回路は、本発明のハードマクロを備えて構成されていることを特徴としている。

本発明の半導体集積回路は、具体的には、例えば、ＣＢＩＣ（Ｃｅｌｌ Ｂａｓｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であることを好ましい例とする。

また、本発明のフロアプラン検討装置は、本発明の半導体集積回路のフロアプラン検討を行うためのフロアプラン検討手段を備えることを特徴としている。

ここで、フロアプラン検討手段には、前記通過配線の使用態様を検討する通過配線使用態様検討手段が含まれていることが好ましい。

また、本発明のプログラムは、コンピュータが実行可能なプログラムにおいて、本発明のフロアプラン検討装置のフロアプラン検討手段による検討を実行することを特徴としている。

また、本発明の記録媒体は、コンピュータ読み取り可能な記録媒体において、本発明のプログラムが記録されていることを特徴としている。

本発明のハードマクロによれば、ハードマクロの内部を通過する通過配線が、該ハードマクロの半導体チップ上への配置前に予め施されているので、通過配線を利用して、ハードマクロ間の配線を行うことができる。従って、ハードマクロが形成された領域を配線が通過することができないという問題の発生を充分に抑制できる。また、ハードマクロ間における配線数を低減できることから、ハードマクロ間において必要な配線領域を最小限に抑制することができるとともに、配線領域の必要量の予測も比較的簡単になる。この結果、フロアプランの検討も容易に行うことができる。また、通過配線を利用して配線を行うことにより配線の自由度が高まり、この結果としてレイアウトの自由度も高まるので、このことからもフロアプランの検討が容易になる。また、ハードマクロ間の配線領域を抑制できることから、チップ面積を最小限にすることができるとともに、半導体集積回路の集積密度を充分なものとすることができる。また、通過配線を利用して配線を行うことにより配線経路を最小限にすることができるので、タイミング収束が容易となり、この結果、再レイアウトを行う必要性を低減させることができてＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）の短縮も可能となる。

また、本発明のハードマクロによれば、特に、通過配線の経路が、平面視において、当該ハードマクロの外形を構成する一辺からこの一辺に交差する他辺に至るように設定されているので、該一辺側から該他辺側に至る配線を、通過配線を用いて施すことができる。よって、当該ハードマクロと、該ハードマクロの一辺側近傍に配されるハードマクロとの間隔、並びに、当該ハードマクロと、該ハードマクロの他辺側近傍に配されるハードマクロとの間隔を、いずれも最小限に抑制することができる。

本発明の半導体集積回路によれば、本発明のハードマクロを備えて構成されているので、集積密度の高いものとすることができるし、フロアプラン検討を容易に行うことができる結果として短いＴＡＴで製作することができる。

また、本発明に係るフロアプラン検討装置によれば、フロアプラン検討手段を備えるので、本発明に係るハードマクロの配置の検討を行うことができるほか、本発明に係るハードマクロの通過配線を好適に利用してフロアプラン検討を行うことができる。

また、本発明に係るプログラム並びに記録媒体によれば、本発明に係るフロアプラン検討装置によるフロアプラン検討を好適に実現することができる。

以下、図面を参照して、本発明に係る実施形態について説明する。

すなわち、本実施形態では、図１乃至図５を参照して、本発明に係るハードマクロの適例としてのＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１（図１及び図２）並びにＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路２（図３）と、本発明に係る半導体集積回路の適例としてのＣＢＩＣ（Ｃｅｌｌ Ｂａｓｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：図４）と、このＣＢＩＣのフロアプラン検討を行うためのフロアプラン検討装置４（図５）と、について説明する。

先ず、ＲＡＭ１、ＰＬＬ回路２の構成について説明する。

図１に示すＲＡＭ１及び図３に示すＰＬＬ回路２は、例えば図４に示すように、それぞれ半導体チップ５上に配されてＣＢＩＣの一部を構成するものである。

このうち、ＲＡＭ１には、図１に示すように、該ＲＡＭ１の内部を通過する複数の通過配線１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆが、該ＲＡＭ１の半導体チップ５上への配置前に予め施されている。

ここで、ＲＡＭ１は、例えば、平面視における外形形状が矩形状をなしている。そして、通過配線１１ａ〜１１ｃの経路は、平面視において、ＲＡＭ１の外形を構成する一辺１２から該一辺１２に交差する他辺１３に至るように設定されている。同様に、通過配線１１ｄ〜１１ｆの経路は、ＲＡＭ１の一辺１２から該一辺１２に交差する他辺１４に至るように設定されている。

より具体的には、他辺１３，１４は、それぞれ一辺１２に対し直交かつ隣接する辺であり、通過配線１１ａ〜１１ｆは、ＲＡＭ１内をＬ字状に通過する。また、通過配線１１ａ〜１１ｃは、スロットピッチ（Ｓｌｏｔ Ｐｉｔｃｈ）に合わせて一定間隔に配されている。同様に、通過配線１１ｄ〜１１ｆも一定間隔に配されている。

さらに、各通過配線１１ａ〜１１ｆの両端部には、各通過配線１１ａ〜１１ｆをＲＡＭ１の外部の配線と接続するための端子１１ｇが設けられている。

なお、ＲＡＭ１は、図２に示すように、複数の階層（例えば、第１層１１１、第２層１１２、第３層１１３及び第４層１１４）からなる階層構造をなしていて、このうちいずれか一つ又は複数の階層に通過配線１１ａ〜１１ｆが配されている（本実施形態のＲＡＭ１の場合、例えば、いずれの通過配線１１ａ〜１１ｆも第２層１１２に配されている）。

ここで、「複数の階層」の物理的意味について補足する。ハードウエアマクロであるＲＡＭ１は半導体基板に形成したトランジスタ等の素子（図示せず）を配線層で電気的に接続することにより実現する。この配線層は一般的に複数層からなる構造を有し、ハードマクロ内の配線やハードマクロ間にまたがる配線として利用される。本実施形態における「通過配線」とは、ＲＡＭ１と電気的な接続関係を有しない配線を意味する。

また、ＰＬＬ回路２にも、図３に示すように、該ＰＬＬ回路２の内部を通過する複数の通過配線２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆが、該ＰＬＬ回路２の半導体チップ５上への配置前に予め施されている。このＰＬＬ回路２は、例えば、平面視における外形形状が矩形状をなしていて、通過配線２１ａ〜２１ｆの経路は、平面視において、ＰＬＬ回路２の外形を構成する一辺２２から該一辺２２に交差する他辺２３、２４に至るように設定されている。より具体的には、他辺２３，２４は、それぞれ一辺２２に対し直交かつ隣接する辺である。なお、ＰＬＬ回路２における通過配線２１ａ〜２１ｆは、該ＰＬＬ回路２内を直線状に通過する。これら通過配線２１ａ〜２１ｆは、通過配線１１ａ〜１１ｆと同様に、スロットピッチに合わせて一定間隔に配されている。さらに、各通過配線２１ａ〜２１ｆの両端部には、各通過配線２１ａ〜２１ｆをＰＬＬ回路２の外部の配線と接続するための端子２１ｇが設けられている。なお、ＰＬＬ回路２もＲＡＭ１と同様の階層構造をなしていて、いずれかの階層に通過配線２１ａ〜２１ｆが配されている。

次に、図４を参照して、以上のような構成のＲＡＭ１、ＰＬＬ回路２の半導体チップ５上への配置について説明する。

先ず、ＲＡＭ１はその内部を通過する通過配線１１ａ〜１１ｆを備えているので、これら通過配線１１ａ〜１１ｆを利用して信号線等の配線を行うことができる。従って、これら通過配線１１ａ〜１１ｆを有しないＲＡＭの場合と比べて、ＲＡＭ１とＲＡＭ６との間隔、並びに、ＲＡＭ１とＲＡＭ７との間隔を狭めることができる。

すなわち、例えば、ＲＡＭ１の一辺１２側の配線８１と他辺１３側の配線８２について考えてみる。この場合に、本実施形態のＲＡＭ１によれば、図４に示すように、配線８１、８２をそれぞれ例えば通過配線１１ｂに接続することにより、ＲＡＭ１を迂回する配線を施すことなく、配線８１から配線８２までをスムーズに接続することができる。

これに対して、ＲＡＭ１に通過配線１１ａ〜１１ｃがない場合には、ＲＡＭ１の一辺１２から他辺１３に沿って該ＲＡＭ１を迂回する配線を施して配線８１から配線８２までを接続する必要があり、この結果、ＲＡＭ１とＲＡＭ６との間隔を図４に示す場合よりも拡げる必要がある。

このことは、ＲＡＭ１の一辺１２側の配線８３と他辺１４側の配線８４について考えた場合におけるＲＡＭ１とＲＡＭ７との間隔に関しても同様である。

このように、本実施形態のＲＡＭ１によれば、該ＲＡＭ１の内部を通過する複数の通過配線１１ａ〜１１ｆが、該ＲＡＭ１の半導体チップ５上への配置前に予め施されているので、通過配線１１ａ〜１１ｆを利用して配線を行うことができる。従って、ＲＡＭ１の配置領域を配線が通過することができないという問題の発生を充分に抑制できる。また、ＲＡＭ１とＲＡＭ６，７との間隔における配線数を低減できることから、該間隔において必要な配線領域を最小限に抑えることができるため、ＲＡＭ１とＲＡＭ６，７との間隔を狭めることができる。よって、ＲＡＭ１、６、７をより一層集約した配置とすることができるので、ＣＢＩＣの集積密度を充分なものとすることができるとともに、半導体チップ５の面積（チップ面積）を最小限にすることができる。

さらに、ＲＡＭ１とＲＡＭ６，７との間隔における配線数を低減できることから、該間隔において必要な配線領域の予測も比較的簡単になるので、フロアプランの検討が容易になり、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）の短縮も可能となる。しかも、通過配線１１ａ〜１１ｆを利用することにより配線の自由度並びにレイアウトの自由度が高まり、このことによってもフロアプランの検討が容易になり、ＴＡＴを短縮できる。

加えて、通過配線１１ａ〜１１ｆを利用して配線を行うことにより配線経路を最小限にすることができる（配線の迂回を抑制できる）ので、タイミング収束が容易になり、この結果、再レイアウトを行う必要性を低減させることができて（フロアプランの検討が容易になって）ＴＡＴを短縮できる。

また、特に、通過配線１１ａ〜１１ｆの経路は、平面視において、ＲＡＭ１の外形を構成する一辺１２からこの一辺に交差する他辺１３，１４に至るように設定されているので、該一辺１２側から該他辺１３，１４側に至る配線８１、８２、配線８３，８４を、通過配線（例えば通過配線１１ｂ、１１ｅ）を用いて施すことができる。よって、ＲＡＭ１と、該ＲＡＭ１の一辺１２側近傍に配されるハードマクロ６，７との間隔、並びに、ＲＡＭ１と、該ＲＡＭ１の他辺１３，１４側近傍に配されるハードマクロ（図示略）との間隔を、いずれも最小限に抑制することができる。

また、ＰＬＬ回路２は、該ＰＬＬ回路２内部を通過する通過配線２１ａ〜２１ｆを備えているので、これら通過配線２１ａ〜２１ｆを利用して配線を行うことができる。従って、これら通過配線２１ａ〜２１ｆを有しないＰＬＬ回路の場合と比べて、ＰＬＬ回路２とＩ／Ｏ ＰＡＤ９との間隔を狭めることができる。

すなわち、例えば、Ｉ／Ｏ ＰＡＤ９より導出され、ＰＬＬ回路２の一辺２２側から他辺２３側に至る配線８６、８７について考えてみる。この場合に、本実施形態のＰＬＬ回路２によれば、図４に示すように、配線８６、８７をそれぞれ例えば通過配線２１ｂに接続することにより、ＰＬＬ回路２を迂回する配線を施すことなく、配線８６から配線８７までを接続することができる。同様に、ＰＬＬ回路２の一辺２２側から他辺２４側に至る配線８８、８９についても、これら配線８８，８９をそれぞれ例えば通過配線２１ｅに接続することにより、ＰＬＬ回路２を迂回する配線を施すことなく配線８８から配線８９までを接続することができる。なお、ＰＬＬ回路２においてＩ／Ｏ ＰＡＤ９に臨む一辺２２には、Ｉ／Ｏ ＰＡＤ９より導出された配線８５が接続されている。

このように、本実施形態のＰＬＬ回路２によれば、該ＰＬＬ回路２の内部を通過する通過配線２１ａ〜２１ｆが、該ＰＬＬ回路２の半導体チップ５上への配置前に予め施されているので、ＲＡＭ１における場合と同様の効果が得られる。従って、ＰＬＬ回路２をＩ／Ｏ ＰＡＤ９の近傍に配置することができる。

また、特に、ＰＬＬ回路２の通過配線２１ａ〜２１ｆは、直線状の経路に設定されているので、該通過配線２１ａ〜２１ｆ（例えば通過配線２１ｂ、２１ｅ）を用いることにより、ＰＬＬ回路２の一辺２２側から該他辺２３，２４側に至る配線８６、８７、配線８８，８９を最短距離で接続することができる。

また、本実施形態のＣＢＩＣは、本実施形態のＲＡＭ１、ＰＬＬ回路２を備えて構成されるので、集積密度の高いものとすることができ、フロアプラン検討を容易に行うことができる結果として短いＴＡＴで製作することができる。

次に、図５を参照して、本実施形態のフロアプラン検討装置４について説明する。

フロアプラン検討装置４は、例えば、一般的なＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）装置からなり、入力部４１、制御部４２及び表示部４３を備えている。

表示部４３は、制御部４２の制御下で、半導体集積回路（例えばＣＢＩＣ）のレイアウトの表示やパラメータの入力画面の表示を行うものであり、例えば、ＣＲＴ（Ｃａｔｈｏｄｅ Ｒａｙ Ｔｕｂｅ）方式の表示装置或いはＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）等により構成されている。

入力部４１は、オペレータが操作（フロアプラン検討の実行要求操作やパラメータの入力操作等）を行うためのもので、例えば、キーボード及びマウスにより構成されている。

制御部４２は、入力部４１からの信号入力に基づき、各種の演算・制御を行うもので、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４２１、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４２２及びＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４２３を備えている。

ＣＰＵ４２１は、ＲＯＭ（記録媒体）４２２に記憶されたプログラムを実行して各種処理を行う。ＲＯＭ４２２には、各種処理の実行に必要なプログラム及びデータが記憶されている。ＲＡＭ４２３は、各種処理の際に各種データを一時的に記憶する記憶領域、並びに、ＣＰＵ４２１の作業領域を備えている。

より具体的には、ＣＰＵ４２１は、入力部４１でのオペレータによる操作に基づき、ＲＯＭ４２２に記憶されたフロアプラン検討処理実行用プログラム（プログラム）を実行して、フロアプラン検討処理を行う。このフロアプラン検討処理には、ハードマクロの配置及び配線の検討を行う処理が含まれる。

ＣＰＵ４２１は、このうち、ハードマクロの配置の検討を行う処理（ハードマクロ配置検討処理）を行う結果として、ハードマクロの配置を決定するが、このようなハードマクロの配置の検討及び決定は、以下に説明する配線の検討及び決定と並行して行うことが好ましい。すなわち、通過配線を好適に使用できるか否かに応じて配置を調節する。

ＣＰＵ４２１による配線の検討処理には、特に、ハードマクロ（ＲＡＭ１やＰＬＬ回路２）の通過配線をどのように使用するかの検討、つまり、通過配線の使用態様の検討を行う処理（通過配線使用態様検討処理）が含まれている。

この通過配線使用態様検討処理では、例えば、図４に示すようにＲＡＭ１を半導体チップ５上に配置する場合において、通過配線１１ａ〜１１ｆを使用するか否かの検討、並びに、（いずれかを使用する場合において）いずれの外部配線（ＲＡＭ１外部の配線；図４の配線８１、８２、８３、８４等）をいずれの通過配線１１ａ〜１１ｆに接続するのが最適であるかの比較検討及び決定を行う。例えば、図４に示す配線８１−配線８２間、並びに、配線８３−配線８４間を接続するに際しては、ＣＰＵ４２１は、先ず、これら配線間にはＲＡＭ１が配置されていることから、これら配線間の接続に際し、いずれかの通過配線１１ａ〜１１ｆを使用することを決定する。続いて、ＣＰＵ４２１は、いずれの外部配線（配線８１、８２、８３、８４）をいずれの通過配線１１ａ〜１１ｆに接続するのが最適であるかの比較検討を行い、該比較検討に基づき、いずれの外部配線８１〜８４をいずれの通過配線１１ａ〜１１ｆに接続するかを選択的に決定する。ここで、配線８１−配線８２間の接続には、通過配線１１ｂを使用した場合に（例えば、通過配線１１ａ或いは１１ｃを使用する場合等と比べて）最も配線経路を短くできるとともに配線に不必要な折れ曲がりが生じないようにできる一方で、配線８３−配線８４間の接続には、通過配線１１ｅを使用した場合に最も配線経路を短くできるとともに配線に不必要な折れ曲がりが生じないようにできる。このため、ＣＰＵ４２１は、例えば、配線８１−配線８２間の接続には通過配線１１ｂを使用する一方で、配線８３−配線８４間の接続には通過配線１１ｅを使用することを決定する。また、制御部４２は、ＰＬＬ回路２の配置に際しても同様に、通過配線２１ａ〜２１ｆのいずれかを使用するか否かの検討、並びに、いずれの外部配線８６，８７，８８，８９をいずれの通過配線２１ａ〜２１ｆに接続するのが最適であるかの比較検討及び決定を行い、その結果として、例えば、配線８６−配線８７の接続には通過配線２１ｂを使用する一方で、配線８８−配線８９間の接続には通過配線２１ｅを使用することを決定する。なお、ここで、制御部４２は、フロアプラン検討手段（通過配線使用態様検討手段を含む）として機能する。

このように、本実施形態のフロアプラン検討装置４によれば、フロアプラン検討手段（通過配線使用態様検討手段を含む）としての制御部４２を備えるので、ハードマクロ（ＲＡＭ１、ＰＬＬ回路２）の配置の検討及び決定を行うことができる他、該ハードマクロの配置に際して、通過配線１１ａ〜１１ｆ（或いは２１ａ〜２１ｆ）を使用するか否かの検討と、いずれの通過配線をどのように（いずれの外部配線の接続用に）使用するのが最適であるかの比較検討及び決定と、を行うことができる。よって、ハードマクロを最適な配置にすることができるとともに、通過配線１１ａ〜１１ｆ（或いは２１ａ〜２１ｆ）を最適な態様で使用することができる。

ここで、ハードマクロ形成領域に通過配線を形成出来ない理由としては、前述の通り、ハードマクロを形成する要素セルと通過配線間のクロストークの発生や、ハードマクロ内部の配線と通過配線間との短絡が主原因となる。従来の設計方法は、一旦最適設計したハードマクロに対して新たに通過配線を形成する場合、再度そのハードマクロ自体の再設計を伴うものであった。

これに対し、本発明によれば、個別のハードマクロの設計時点であらかじめ通過配線を最適配置しておくことにより、上記通過配線形成に伴う問題を解決できる。特に、ハードマクロが形成される領域内で通過配線がその向きを変更する場合、本発明のハードマクロは通過配線形成の自由度を大きくすることに貢献する。

＜変形例１＞
上記の実施形態のハードマクロ（例えばＲＡＭ１）においては、該ＲＡＭ１を構成する複数の階層（第１層１１１〜第４層１１４）のうちでいずれか１つの階層（例えば第２層１１２）にのみ通過配線１１ａ〜１１ｆが配されている例を説明したが、ハードマクロの構成によっては、通過配線を複数の階層（２つ或いは３つ以上の階層）に亘って配した方が都合良い場合がある。

そこで、この変形例１では、図６（ａ）及び（ｂ）を参照して、通過配線を複数の階層に亘って配する例について説明する。なお、図６（ａ）及び（ｂ）では、上記の実施形態と同様の構成要素には同一の符号を付し、その説明を省略する。

図６（ａ）に示すように、変形例１のＲＡＭ１００の通過配線１１ａは、例えば、それぞれ、第２層１１２及び第３層１１３に亘って配されている。つまり、通過配線１１ａは、第１区間１０１と第２区間１０２に分割されていて、このうち第１区間１０１の配線は第３層１１３に配されている一方で、第２区間１０２の配線は第２層１１２に配されている。そして、相互に異なる階層で形成される第１区間１０１及び第２区間１０２の配線は、物理的には、相互に異なる階層間の配線を電気的に絶縁分離する層間絶縁膜（図示せず）に設けられるビア（層間絶縁膜の開口部を導電性材料で充填した構造体。図示せず。）により相互に電気的に接続される。図６（ａ）において、各階層面に対し垂直方向に引かれる２点鎖線が、ビアを模式的に表示する。

以下の説明では、特に断りがない限り、各階層に形成される通過配線は、対応する図に示される通り２点鎖線で模式的に表示されるビアにより相互に電気的に接続されているものとする。図６（ａ）では、一の通過配線（通過配線１１ａ）が複数の区間（第１区間１０１及び第２区間１０２）に分割され、該区間毎の配線が、当該ハードマクロ（ＲＡＭ１００）内部の複数の階層（第２層１１２と第３層１１３）に分散配置されている。

また、同様に、通過配線１１ｂは第１区間１０３と第２区間１０４とに分割されている一方で、通過配線１１ｃは第１区間１０５と第２区間１０６とに分割されている。そして、このうち各第１区間１０３、１０５の配線は第３層１１３に配されている一方で、各第２区間１０４、１０６の配線は第２層１１２に配されている。

また、通過配線１１ｆは、例えば、第２層１１２、第３層１１３及び第４層１１４に亘って配されている。すなわち、通過配線１１ｆは、第１区間１０７、第２区間１０８及び第３区間１０９に分割されていて、このうち第１区間１０７の配線は第２層１１２に、第２区間１０８の配線は第４層１１４に、第３区間１０９の配線は第３層１１３に、それぞれ配されている。

なお、通過配線１１ｆのように配線がハードマクロ内で引き回される場合、あるいは配線が長くなる場合には、図６（ｂ）に示すように、予めリピータ１１０を挿入しておくことが好ましい。リピータ（バッファ（Ｂｕｆｆｅｒ）ともいう）１１０は、２個のインバータが直列に接続されて構成された回路である。通過配線（例えば通過配線１１ｆ）にリピータ１１０を挿入することにより、該通過配線における信号の遅延を制御することができる。

ここで、図６（ｂ）に示すように、１つの通過配線（例えば通過配線１１ｆ）に対し複数のリピータ１１０を直列に設けても良いし、或いは、単数のリピータ１１０を設けることとしても良い。すなわち、ハードマクロ内における通過配線が長い場合には、図６（ｂ）に示すとおり、ハードマクロＲＡＭ１の外部端子１１ｇの近傍に１つ目のリピータ１１０を配置する。その１つ目のリピータ１１０がＲＡＭ１の内部を通過する配線に外部端子１１ｇに入力された信号を伝達する。２つ目のリピータ１１０は、通過配線の信号を出力するＲＡＭ１の外部端子の近傍に配置される。この２つ目のリピータ１１０はＲＡＭ１を通過する配線を通じて信号を駆動するものである。

ここで、図６（ｂ）について補足説明をする。図６（ｂ）において、図６（ａ）と同じ番号が付されているものは図６（ａ）と同じ機能を有する。リピータ１１０とは、よく知られている通り、入力信号と同相の信号を出力することにより長い配線における信号伝達速度の遅延を抑制するものである。このリピータ自体はＲＡＭ１と電気的な接続関係を有するものではない。リピータを構成する回路として、具体的には、前述の通り２個のインバータを直列に接続した構成が一般的である。この場合、インバータは、半導体基板に形成したトランジスタ等の素子を配線層で電気的に接続することにより実現する。図６（ｂ）では、２つのリピータ１１０は第１層１１１に模式的（入力信号と同相の出力信号を発生する回路して一般的に使用される記号）に記載されている。これは、リピータ１１０と第１層１１１の配線との接続関係を便宜的に示すものであり、必ずしも、第１層１１１の配線層でリピータを形成することを意味するものではない。

＜変形例２＞
上記の実施形態では、平面視におけるハードマクロ（ＲＡＭ１、ＰＬＬ回路２）の外形が矩形状であり、一辺１２と他辺１３，１４とが（或いは一辺２２と他辺２３，２４とが）隣接する場合について説明したが、変形例２では、図７に示すように、ハードマクロの外形に欠けがあり、一辺と他辺とが隣接していない場合について説明する。

すなわち、図７（ａ）に示すように、ハードマクロ２００は、その外形に矩形状の欠け２０１があり、このため、該ハードマクロ２００の一辺２０２と他辺２０３とは隣接していない。ハードマクロ２００は、一辺２０２から他辺２０３に至るＬ字状の通過配線２０４を、欠け２０１に沿って備えている。

また、図７（ｂ）に示すように、ハードマクロ３００は、その外形に矩形状の欠け３０１があり、このため、該ハードマクロ３００の一辺３０２と他辺３０３とは隣接していない。ハードマクロ３００は、一辺３０２から他辺３０３に至る直線状の通過配線３０４を、欠け３０１に沿って備えている。

変形例２のハードマクロ２００（３００）によれば、通過配線２０４（３０４）を利用して、ハードマクロ２００（３００）の一辺２０２（３０２）側から、該一辺２０２（３０２）に直交する他辺２０３（３０３）側に至る配線を施すことができ、上記の実施形態と同様の効果が得られる。

なお、上記の実施の形態並びに各変形例においては、通過配線がＬ字状又は直線状である例を説明したが、本発明はこれに限らず、通過配線は、ハードマクロ内を、Ｌ字を繋げて構成したジグザグ状に通過するのでも良い（通過配線の経路に折曲部が複数有っても良い）。

また、ハードマクロ（ＲＡＭ１、ＰＬＬ回路２等）が通過配線を複数備える例を説明したが、通過配線を１つのみ備えるようにしても良い。

また、上記においては、半導体集積回路としてＣＢＩＣを例示したが、本発明に係る半導体集積回路はこれに限らず、その他のビルディングブロック方式の半導体集積回路であっても良い。

また、上記においては、本発明に係る記録媒体として、ＲＯＭ４２２を例示したが、本発明に係る記録媒体には、データを記録することができるあらゆる媒体を含むものとする。すなわち、このような媒体の例としては、他にも、例えば、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｋ−ＲＯＭ）やＰＤなどのディスク型の記録媒体、磁気テープ、ＭＯ（Ｍａｇｎｅｔ Ｏｐｔｉｃａｌ Ｄｉｓｋ）、ＤＶＤ−ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄｉｓｋ−Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ−ＲＡＭ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｄｉｓｋ−Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フレキシブルディスク、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、スマートメディア（登録商標）、フラッシュメモリー、コンパクトフラッシュ（登録商標）カードなどの書き換え可能なカード型ＲＯＭ、ハードディスクがあり、その他プログラムの格納（記録）に適していれば、いかなる手段も用いることができる。

また、上記の実施の形態では、本発明に係る記録媒体として、フロアプラン検討装置４に備え付けのＲＯＭ４２２を示したが、本発明に係る記録媒体は、この例に限らず、例えば、フロアプラン検討装置４に対し着脱自在に構成された記録媒体により構成しても良い。

本発明に係るハードマクロの一例を示す平面図である。 ハードマクロの階層構造を示す模式的な斜視図である。 ハードマクロの他の一例を示す平面図である。 本発明に係る半導体集積回路の一例を示す平面図である。 本発明に係るフロアプラン検討装置を示すブロック図である。 ハードマクロの階層構造の他の例を示す模式的な斜視図である。 ハードマクロのその他の例を示す平面図である。 従来の問題点を説明するための半導体集積回路の要部平面図である。

符号の説明

１、１００ ＲＡＭ（ハードマクロ）
１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆ 通過配線
１２ 一辺
１３、１４ 他辺
２ ＰＬＬ回路（ハードマクロ）
２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、２１ｆ 通過配線
２２ 一辺
２３、２４ 他辺
５ 半導体チップ
１１０ リピータ
４ フロアプラン検討装置
４２ 制御部（フロアプラン検討手段、通過配線使用態様検討手段）
４２２ ＲＯＭ（記録媒体）
２００ ハードマクロ
２０２ 一辺
２０３ 他辺
２０４ 通過配線
３００ ハードマクロ
３０２ 一辺
３０３ 他辺
３０４ 通過配線

Claims (18)

1. 半導体チップ上に配されて半導体集積回路の一部を構成するハードマクロにおいて、
   当該ハードマクロには、該ハードマクロの内部を通過する通過配線が、該ハードマクロの前記半導体チップ上への配置前に予め施され、
   前記通過配線の経路は、平面視において、当該ハードマクロの外形を構成する一辺からこの一辺に交差する他辺に至るように設定されていることを特徴とする
   ハードマクロ。
2. 前記他辺は前記一辺に対し直交する辺であることを特徴とする請求項１に記載のハードマクロ。
3. 前記他辺は前記一辺に隣接する辺であることを特徴とする請求項１又は２に記載のハードマクロ。
4. 前記通過配線は、当該ハードマクロ内をＬ字状に通過することを特徴とする請求項１乃至３のいずれか一項に記載のハードマクロ。
5. 前記通過配線は、当該ハードマクロ内を直線状に通過することを特徴とする請求項１乃至３のいずれか一項に記載のハードマクロ。
6. 前記通過配線にはリピータが挿入されていることを特徴とする請求項１乃至５のいずれか一項に記載のハードマクロ。
7. 前記通過配線を複数備えることを特徴とする請求項１乃至５のいずれか一項に記載のハードマクロ。
8. 複数の通過配線が一定間隔に配されていることを特徴とする請求項７に記載のハードマクロ。
9. 少なくとも１つの通過配線にはリピータが挿入されていることを特徴とする請求項７又は８に記載のハードマクロ。
10. 一の通過配線が複数の区間に分割され、該区間毎の配線が、当該ハードマクロ内部の複数の階層に分散配置されていることを特徴とする請求項１乃至９のいずれか一項に記載のハードマクロ。
11. 当該ハードマクロは、ＲＡＭであることを特徴とする請求項１乃至１０のいずれか一項に記載のハードマクロ。
12. 当該ハードマクロは、ＰＬＬ回路であることを特徴とする請求項１乃至１０のいずれか一項に記載のハードマクロ。
13. 請求項１乃至１２のいずれか一項に記載のハードマクロを備えて構成されていることを特徴とする半導体集積回路。
14. 当該半導体集積回路は、ＣＢＩＣであることを特徴とする請求項１３に記載の半導体集積回路。
15. 請求項１３又は１４に記載の半導体集積回路のフロアプラン検討を行うためのフロアプラン検討手段を備えることを特徴とするフロアプラン検討装置。
16. 前記フロアプラン検討手段には、前記通過配線の使用態様を検討する通過配線使用態様検討手段が含まれていることを特徴とする請求項１５に記載のフロアプラン検討装置。
17. コンピュータが実行可能なプログラムにおいて、
    請求項１５又は１６に記載のフロアプラン検討手段による検討を実行することを特徴とするプログラム。
18. コンピュータが読み取り可能な記録媒体において、
    請求項１７に記載のプログラムが記録されていることを特徴とする記録媒体。
    
    

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