JP2001319976A

JP2001319976A - 半導体装置

Info

Publication number: JP2001319976A
Application number: JP2000138064A
Authority: JP
Inventors: Akira Sasaki; 晃佐々木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-05-11
Filing date: 2000-05-11
Publication date: 2001-11-16
Also published as: US20010040465A1; US6529039B2

Abstract

(57)【要約】【課題】マクロセルの複数の辺に同一機能の端子を配
置することでマクロの配置設計の自由度を増加させると
ともに、各端子への配線を分離することで配線遅延を小
さくして、高速な動作を可能にする。【解決手段】マクロ１の各辺に同一機能の入力端子ａ
ｎ，ａｗ，ａｓ，ａｅならびに同一機能の出力端子ｂ
ｎ，ｂｗ，ｂｓ，ｂｅをそれぞれ設ける。各入力端子ａ
ｎ，ａｗ，ａｓ，ａｅをノア（ＮＯＲ）回路１２の各入
力端子に接続し、ノア（ＮＯＲ）回路１２の出力を内部
中核回路１１の入力端子ａに供給する。使用する入力端
子に対して配線接続を行なう。他の使用しない入力端子
は論理０の電位（グランド電位）に接続する。各出力端
子ｂｎ，ｂｗ，ｂｓ，ｂｅ毎に出力バッファ１４，１
５，１６，１７を設ける。使用する出力端子に対しての
み配線接続を行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、大規模な機能シ
ステムを１チップ上に実現するのに好適な半導体装置に
係り、詳しくは、マクロセルの複数の辺に同一機能の端
子をそれぞれ設け、それらの端子を選択的に使用できる
ようにした半導体装置に関するものである。

【０００２】

【従来の技術】動作検証済みの設計資産（ＩＰ：Ｉｎｔ
ｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）を組み合わせ
て機能システムを１チップ上に実現することは知られて
いる。例えば、ＭＰＵやＤＳＰ等のマクロ（マクロセ
ル）とメモリ，各種Ｉ／Ｏ（入出力）インタフェース等
の各種のマクロ（マクロセル）とをチップ上に配置（レ
イアウト）し、各マクロ間を配線することで、特定の用
途に適した各種機能を有するＬＳＩ（いわゆるシステム
ＬＳＩ）を実現することができる。

【０００３】図１５は単体チップ用に設計されたマクロ
を単体チップとして使用した場合の構成図である。図１
５において、符号１００はチップ（単体チップ）を、符
号１０１〜１０４はパッド（外部電極）を、符号２００
はチップ上に形成されたマクロを示している。各パッド
１０１〜１０４の位置は、図示しないパッケージ（半導
体チップの収容器）のピン配置を考慮して設定されてい
る。ここでは、チップ１００の左辺に第１出力用パッド
１０１を、下辺に第２出力用パッド１０２を、右辺に第
３出力用パッド１０３を上辺に入力用パッド１０４をそ
れぞれ設けた例を示している。

【０００４】マクロ２００は、所定の機能動作を行なう
内部中核回路部３００と、３個の出力バッファ２１０，
２２０，２３０と、１個の入力バッファ２４０と、３個
の出力端子２０１，２０２，２０３と、１個の入力端子
２０４とを備えている。内部中核回路部３００は、入力
信号に基づいて所定の機能動作を行なう回路部（図示し
ない）と、各端子３０１〜３０４とを備える。

【０００５】マクロ接続用の各端子２０１〜２０４の配
置は各パッド１０１〜１０４の配置を考慮して設計され
ており、入力端子２０４はマクロ２００の上辺に配置さ
れ、各出力端子２０１，２０２，２０３は左辺，下辺，
右辺にそれぞれ配置されている。各パッド１０１〜１０
４とマクロ２００の各端子２０１〜２０４との間は、各
マクロ外配線１１１〜１１４によってそれぞれ接続され
ている。内部中核回路部３００の端子配置は、マクロ２
００の各端子（マクロ接続用端子）の配置を考慮して設
計されており、内部中核回路部３００の上辺に入力端子
３０４を、内部中核回路部３００の左辺，下辺，右辺に
第１，第２，第３の出力端子３０１，３０２，３０３を
それぞれ設けている。

【０００６】マクロ２００の入力端子２０４と内部中核
回路部３００の入力端子３０４との間に入力バッファ２
４０を設けて、マクロ２００の入力端子２０４と入力バ
ッファ２４０の入力端子とをマクロ内配線によって接続
し、入力バッファ２４０の出力端子と内部中核回路部３
００の入力端子３０４とをマクロ内配線によって接続し
ている。内部中核回路部３００の第１出力端子３０１と
マクロ２００の第１出力端子２０１との間に第１の出力
バッファ２１０を設け、内部中核回路部３００の第１出
力端子３０１と第１の出力バッファ２１０の入力端子と
の間をマクロ内配線によって接続し、第１の出力バッフ
ァ２１０の出力端子とマクロ２００の第１出力端子２０
１との間をマクロ内配線によって接続している。同様
に、第２，第３の出力バッファ２２３，２２４を介して
内部中核回路部３００の各出力端子３０３，３０４とマ
クロ２００の各出力端子２０３，２０４とをそれぞれ接
続している。

【０００７】図１５に示したものは、マクロ外配線なら
びにマクロ内配線が短くなるように各端子位置が設定さ
れている。このため配線による信号伝搬遅延が小さく、
高速な動作が可能である。

【０００８】図１６は単体チップ用に設計されたマクロ
とＩＰコア用に設計されたマクロとを組み合わせた場合
の構成図である。図１６は、図１５に示したマクロ（単
体チップ用に設計されたもの）２００の下方に他のマク
ロ（ＩＰ用に設計されたもの）４００を配置した例を示
している。マクロ４００は、マクロ２００の各出力信号
が入力される各入力端子Ｗ，Ｘ，Ｙと、マクロ２００へ
供給する信号（マクロ２００の入力信号）を出力する出
力端子Ｚとを備える。ここでは、各端子Ｗ，Ｘ，Ｙ，Ｚ
を上辺に配置したマクロ４００を用いている。

【０００９】単体チップ用に設計されたマクロ２００を
そのまま利用し、その下方にＩＰ用マクロ４００を配置
した場合、第１出力端子２０１と第１入力端子Ｗとの間
のマクロ間配線５０１の距離が長くなる。配線距離が長
くなると配線容量が増加し、信号伝搬に遅延を生ずる。
そこで、マクロ間配線５０１の経路中にバッファ５１０
を介設することで、信号伝搬遅延を小さくしている。第
２出力端子２０１と第２入力端子Ｘとの間のマクロ間配
線５０２はその配線距離が短いので、バッファを設けず
に直接接続している。第３出力端子２０３と第３入力端
子Ｙとの間のマクロ間配線５０３はその配線距離が長い
ため、バッファ５２０を介設している。出力端子Ｚと入
力端子２０４との間のマクロ間配線５０４は、その配線
距離がさらに長いため、配線経路中の２個のバッファ５
３０，５４０をある程度の間隔で介設して、信号伝搬遅
延を小さくしている。

【００１０】図１７はＩＰコア用に設計されたマクロと
ＩＰコア用に設計された他のマクロと組み合わせた場合
の構成図である。図１７に示すマクロ６００は、図１
５，図１６に示した内部中核回路部３００と同一のもの
を用いており、マクロ６００の機能動作は図１５，図１
６に示したマクロ２００の機能動作と同一である。この
マクロ６００は、その下方に配置される他のマクロ４０
０との接続を考慮して、各端子ｗ，ｘ，ｙ，ｚをマクロ
６００の下辺に設けている。各端子ｗ，ｘ，ｙ，ｚの位
置の変更に伴って、入力用のバッファ２４０の位置なら
びにマクロ内配線の配線経路が、図１５，図１６に示し
たマクロ２００と異なっている。このような端子配置の
マクロ６００を用いることで、マクロ間配線５１１〜５
１４を短くできる。

【００１１】図１８はＩＰコア用に設計されたマクロを
利用して単体チップを実現する場合の構成図である。図
１７に示したマクロ（ＩＰコア用に設計されたもの）６
００を利用して、図１５に示したパッド配置のチップ７
００を構成する場合には、マクロ６００の下辺に設けら
れた各端子ｗ，ｙ，ｚと各パッド１０１，１０３，１０
４との間の各配線が長くなる。そこで、端子ｗとパッド
１０１との間の配線経路に出力用のバッファ７１０を介
設し、端子ｙとパッド１０３との間の配線経路に出力用
のバッファ７２０を介設している。さらに、パッド１０
４と端子ｚとの間の配線経路に入力用の各バッファ７３
０，７４０をある程度の間隔で介設している。これによ
り配線容量の増加に伴う信号伝搬の遅延を小さくしてい
る。

【００１２】特開平６−１４０５６６号公報には、複数
のメガマクロを配設し、かつ各メガマクロに配置された
端子を相互にメガマクロ外配線で接続する半導体集積回
路において、メガマクロの４辺にそれぞれ同じ端子を配
置し、かつそれぞれ同じ端子を内部配線で相互に電気接
続しておくことで、配線効率の改善を図る技術が記載さ
れている。メガマクロの４辺にそれぞれ同じ端子が配置
されているので、隣接するマガマクロの互いに対向する
辺の端子を用いて各メガマクロを接続できる。

【００１３】

【発明が解決しようとする課題】図１６に示したよう
に、単一チップ用に設計されたマクロ（各端子が各辺に
分散配置されているマクロ）を他のマクロと接続する
と、マクロ間の配線が長くなることがある。マクロ間の
配線が長くなると、信号の伝搬遅延時間が増大する。配
線経路にバッファを介設することで、信号の伝搬が大幅
に遅れるのを抑制することはできるが、配線長に応じて
信号の伝搬は遅延する。

【００１４】図１８に示したように、ＩＰコア用に設計
されたマクロ（各端子が特定の辺に設けられているマク
ロ）を利用して単一チップを実現しようとすると、マク
ロの端子とチップの外部端子（パッド）との間の配線が
長くなり、信号遅延の問題が生ずる。

【００１５】図１７に示したように、端子が設けられた
辺が対向するように各マクロを配置すれば、マクロ間の
配線は短くできる。しかし、多数のマクロを全てそのよ
うに配置することは困難である場合が多い。

【００１６】マクロの各辺に同じ端子をそれぞれ設けて
おけば、各マクロの配置設計（フロアプラン）の自由度
を大幅に増加させることができる。しかしながら、各辺
に設けた各端子をマクロ内で相互に接続してしまうと、
総配線長が長くなり信号の伝搬遅延時間が増加してしま
う。

【００１７】

【発明の目的】この発明はこのような課題を解決するた
めなされたもので、マクロの配置設計（フロアプラン）
の自由度を増加させることができるとともに、配線によ
る遅延を小さくできる半導体装置を提供することを目的
とする。また、この発明は、単体チップ用ならびにＩＰ
コア用の双方に利用できる半導体装置を提供することを
目的とする。さらに、この発明は、マクロの複数の辺に
それぞれ配置した同一機能の端子の中から使用する端子
を外部信号によって変更できるようにした半導体装置を
提供することを目的とする。

【００１８】

【課題を解決するための手段】前記課題を解決するため
請求項１に係る半導体装置は、同一機能の端子をマクロ
の異なる辺にそれぞれ配置するとともに、同一機能の複
数の端子の中から１つを選択する端子選択手段を設けて
なる。

【００１９】同一機能の端子がマクロの各辺に配置され
ているので、マクロの配置設計（フロアプラン）の自由
度が高い。接続先の端子に近い位置の端子を使用するこ
とで、マクロ間配線を短くできる。端子選択手段を備え
ているので、使用する端子のみを選択してマクロ内の中
核回路の端子に接続できる。また、端子選択手段を備え
たことで、各端子までの配線をそれぞれ分離することが
できる。これにより、配線による信号遅延を小さくで
き、高速な動作が可能となる。なお、使用する端子を選
択することで、単体チップ用のマクロとしてもＩＰコア
用マクロとしても好適に利用することができる。

【００２０】同一機能の端子が入力端子である場合、端
子選択手段は論理積回路や論理和回路を用いて構成す
る。論理積回路を用いた場合、使用しない入力端子は論
理１に固定する。論理和回路を用いた場合、使用しない
入力端子は論理０に固定する。これにより、使用する入
力端子の信号が論理積回路を介して中核回路の入力端子
へ供給される。なお、論理積回路を用いた場合にはその
入力端子側をそれぞれプルアップし、論理和回路を用い
て場合にはその入力端子側をそれぞれプルダウンする構
成としてもよい。プルアップまたはプルダウンがなされ
ている場合には、使用する入力端子に対してのみ配線を
行なう。

【００２１】同一機能の端子が出力端子である場合、各
出力端子毎にそれぞれバッファ回路を設ける。これによ
り、各出力端子までの配線をそれぞれ分離できるので、
配線による信号遅延を小さくでき、高速な動作が可能で
ある。同一機能の複数の出力端子には同じ信号が出力さ
れているので、使用する出力端子に対してのみ配線を行
なうだけでよい。なお、複数の出力端子を並列に接続す
ることで出力駆動能力を増加させることができる。な
お、各出力端子毎にそれぞれトライステートバッファ回
路を設けてもよい。トライステートバッファ回路を用い
た場合、使用しない出力端子を非出力状態（高インピー
ダンス）に制御することができる。よって、使用しない
出力端子までの配線を駆動するための電力を低減するこ
とが可能である。

【００２２】請求項１３に係る半導体装置は、マクロの
少なくとも２辺に同一機能端子をそれぞれ備えるととも
に、端子指定データに基づいて使用する端子を変更する
使用端子変更手段を備えてなる。

【００２３】同一機能の端子がマクロの各辺に配置され
ているので、マクロの配置設計（フロアプラン）の自由
度が高い。接続先の端子に近い位置の端子を使用するこ
とで、マクロ間配線を短くできる。使用端子変更手段を
備えているので、配線接続後に使用する端子を変更でき
る。よって、同一信号の配線経路を複数系統設けた半導
体装置を製作した後に、最適な配線経路を選択すること
が可能である。また、特定の端子にテスト用の信号を供
給しておき、その特定の端子を選択することでマクロの
動作テストを行なうことも可能である。

【００２４】なお、端子指定データはパラレルデータと
し、このパラレルデータをマクロ内に設けたデータラッ
チ回路でラッチし、そのラッチ出力に基づいて入力端子
ならびに出力端子を選択するようにしてもよい。また、
端子指定データをシリアルデータとしてマクロ内に設け
たシフトレジスタに供給し、シフトレジスタの出力に基
づいて入力端子ならびに出力端子を選択するようにして
もよい。端子指定データを供給することで、使用する入
力端子ならびに使用する出力端子を指定できる。端子指
定データをシリアルデータとすることで、端子指定デー
タを供給するための端子数を少なくできる。さらに、シ
フトレジスタの最終段の出力を他のマクロのシリアルデ
ータ入力端子へ供給することで、他のマクロについても
使用する端子の選択指定が可能となる。

【００２５】

【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。

【００２６】図１はこの発明に係る半導体装置（マク
ロ）の第１実施形態を示す構成図である。図１に示すマ
クロ１は、内部中核回路１１と、入力端子の選択手段を
構成するノア（ＮＯＲ）回路１２と、５個のバッファ回
路１３〜１７と、４個の入力端子ａｎ，ａｗ，ａｓ，ａ
ｅと、４個の出力端子ｂｎ，ｂｗ，ｂｓ，ｂｅとを備え
る。符号ａは内部中核回路１１の入力端子、符号ｂは内
部中核回路１１の出力端子である。

【００２７】各入力端子ａｎ，ａｗ，ａｓ，ａｅおよび
各出力端子ｂｎ，ｂｗ，ｂｓ，ｂｅは、マクロ１の異な
る辺にそれぞれ配置される。本実施形態では、マクロ１
の上辺に入力端子ａｎおよび出力端子ｂｎを配置し、マ
クロ１の左辺に入力端子ａｗおよび出力端子ｂｗを配置
し、マクロ１の下辺に入力端子ａｓおよび出力端子ｂｓ
を配置し、マクロ１の右辺に入力端子ａｅおよび出力端
子ｂｅを配置している。

【００２８】ノア（ＮＯＲ）回路１２は４個の入力端子
と１個の出力端子を備える。各入力端子ａｎ，ａｗ，ａ
ｓ，ａｅは、ノア（ＮＯＲ）回路１２の各入力端子にそ
れぞれ接続されている。ノア（ＮＯＲ）回路１２の出力
端子は内部中核回路１１の入力端子ａに接続される。内
部中核回路１１の出力端子ｂはバッファ回路１３の入力
端子に接続される。バッファ回路１３の出力端子は、各
出力端子ｂｎ，ｂｗ，ｂｓ，ｂｅに対応して設けられた
各バッファ回路１４〜１７の入力端子にそれぞれ接続さ
れる。バッファ回路１４の出力端子はマクロ１の上辺に
設けられ出力端子ｂｎに接続される。同様に、各バッフ
ァ回路１５，１６，１７のそれぞれの出力端子は、マク
ロ１の左辺，下辺，右辺に設けられた各出力端子ｂｗ，
ｂｓ，ｂｅにそれぞれ接続される。

【００２９】以上の構成であるから図１に示したマクロ
１は、使用しない入力端子を論理０に固定することで、
内部中核回路１１の入力端子ａに対する信号の供給を任
意の辺から行なうことができる。例えば、上辺の入力端
子ａｎを使用する場合には、それ以外の辺の入力端子ａ
ｗ，ａｓ，ａｅを論理０に固定する。論理０に固定する
ことは、入力端子をグランド（または負電源）に接続す
ることでなされる。ノア（ＮＯＲ）回路１２は、４入力
のなかで３入力が論理０である場合には、残りの１入力
の論理を反転させた出力を生ずる。したがって、この場
合には上辺の入力端子ａｎに供給された入力信号の論理
レベルが反転されて内部中核回路１１の入力端子ａに供
給される。

【００３０】マクロ１は、内部中核回路１１の出力を各
バッファ回路１３〜１７を介して全各出力端子ｂｎ，ｂ
ｗ，ｂｓ，ｂｅに供給しているので、任意の出力端子ｂ
ｎ，ｂｗ，ｂｓ，ｂｅから出力を取り出すことができ
る。使用しない出力端子は開放（接続しない状態に）し
ておけばよい。

【００３１】図２は図１に示したマクロと他のマクロと
組み合わせたチップの構成図である。図２は、マクロ１
の下方に他のマクロ２を配置した例を示している。符号
Ａは他のマクロ２の出力端子、符号Ｂは他のマクロ２の
入力端子である。このようなマクロ配置では、マクロ１
の下辺に設けた各端子ａｓ，ｂｓを使用することでマク
ロ間配線を最短にでき、配線遅延も最小となる。したが
って、マクロ１の下辺の出力端子ｂｓとマクロ２の入力
端子Ｂとをマクロ間配線Ｈ１で接続し、マクロ１の下辺
の入力端子ａｓとマクロ２の出力端子Ａとをマクロ間配
線Ｈ２で接続する。そして、使用しない上辺，左辺，右
辺の各入力端子ａｎ，ａｗ，ａｅにはクランプセルＣＳ
１，ＣＳ２，ＣＳ３を接続して、各入力端子ａｎ，ａ
ｗ，ａｅを論理０に固定する。

【００３２】マクロ１の端子名には、上辺，左辺，下
辺，右辺のそれぞれに対応して対応して「ｎ」，
「ｗ」，「ｓ」，「ｅ」の符号を付加している。これに
より、端子名で端子位置を特定できるようにしている。

【００３３】回路設計者は、マクロ１を使用した回路の
作成に当たって、マクロ１に複数個存在する同一機能端
子のうち１つを暫定的に決めて、回路図もしくはネット
リストを作成し、レイアウト設計者にデータを渡す。

【００３４】図２に示した例においては、マクロ１は図
１に示したものと同じ方向で（図１に示したマクロを回
転しないで）配置されている。他のマクロ２は、マクロ
１の下側にフロアプランで配置されている。そこで、レ
イアウト設計者は、回路設計者にマクロ１の下辺の端子
を使用するので、端子名に下辺を表わす符号（拡張子）
のついた端子を使用するよう指示する。回路設計者は、
その指示により不要な入力端子ａｎ，ａｗ，ａｅを論理
０にクランプし、使用する入力端子ａｓを他のマクロ２
の出力端子Ａに接続する。また、使用しない出力端子ｂ
ｎ，ｂｗ，ｂｅを開放し（非接続とし）、使用する入力
端子ｂｓを他のマクロ２の入力端子Ｂに接続する。

【００３５】入力端子ａｓに供給された入力信号は、ノ
ア（ＮＯＲ）回路１２を介して内部中核回路１１の入力
端子ａに供給される。使用しない各端子ａｎ，ａｗ，ａ
ｅは論理０に固定されているので、入力端子ａｓに供給
された入力信号はノア（ＮＯＲ）回路１２によって論理
が反転されて内部中核回路１１の入力端子ａに供給され
る。入力端子ａｓが論理０であれば、内部中核回路１１
の入力端子ａには論理１が供給される。

【００３６】出力端子を開放しても、入力端子のように
入力電位不定による貫通電流発生等の問題を生じないの
で、使用しない端子は開放し、使用する端子のみを接続
することで、端子の選択が可能となる。

【００３７】入力端子、出力端子ともに、使用する端子
は、他のマクロ２の側である下辺の端子ａｓ，ｂｓを選
択したので、マクロ１と他のマクロ２との接続には迂回
配線が生じない。よって、接続配線長の短いレイアウト
を設計できる。

【００３８】このように、同一機能の端子のマクロ１の
各辺に配置しておくことで、接続する別のマクロ２に近
い位置の端子を選択して使用することができる。これに
より、マクロ間配線を短くでき、配線による信号遅延を
小さくできるので、高速な回路動作が可能な半導体装置
を実現できる。

【００３９】使用しない入力端子は所定の論理レベルに
固定するだけでよく、また、使用しない出力端子は開放
しておくだけでよいので、入力端子および出力端子を選
択するための信号線が不要である。入力端子の選択手段
として多入力１出力構成の論理回路（ゲート回路）を用
いているので、使用しない入力端子を入力端子選択制御
に兼用することができる。このため、より面積の小さい
半導体を提供できる。

【００４０】また、１つの出力を別の複数のマクロへ供
給する場合には、別のマクロに近い位置の出力端子を使
用することで、マクロ間配線を短くできる。例えば、４
辺に設けた出力端子ｂｎ，ｂｗ，ｂｓ，ｂｅを全て使用
すれば、同一出力信号（同一データ）を４方向に出力で
きる。各出力端子ｂｎ，ｂｗ，ｂｓ，ｂｅ毎にバッファ
回路１４，１５，１６，１７を備えているので、複数の
出力端子を使用しても出力駆動能力が低下することはな
い。

【００４１】図３はこの発明に係る半導体装置（マク
ロ）の第２実施形態を示す構成図である。図３に示すマ
クロ１Ａは、入力端子選択手段を構成するノア（ＮＯ
Ｒ）回路１２の各入力端子側を、各プルダウン用素子Ｐ
Ｄ１，ＰＤ２，ＰＤ３，ＰＤ４を介してそれぞれプルダ
ウンしたものである。プルダウン用素子ＰＤ１，ＰＤ
２，ＰＤ３，ＰＤ４は、能動負荷用のＭＯＳトランジス
タや抵抗を用いて構成する。マクロ１Ａ内に各プルダウ
ン用素子ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４を設けて、各
入力端子ａｎ，ａｗ，ａｓ，ａｅをそれぞれプルダウン
しておけば、使用しない入力端子を論理０に固定しなく
てよい。よって、使用する端子に対してのみマクロ間配
線や外部端子への接続配線を行なえばよい。

【００４２】図１に示したマクロ１ならびに図３に示し
たマクロ１Ａは、ノア（ＮＯＲ）回路１２を用いて入力
端子選択手段を構成したが、ノア（ＮＯＲ）回路１２の
替りにオア（ＯＲ）回路を用いるようにしてもよい。オ
ア（ＯＲ）回路を用いた場合は、マクロの入力端子に供
給された信号の論理レベルが反転されることなく内部中
核回路１１の入力端子へ供給される。一般に、オア（Ｏ
Ｒ）回路の内部回路構成は縦続接続となる素子の段数が
ノア（ＮＯＲ）回路１２よりも多い。このため、オア
（ＯＲ）回路を用いた場合はゲート遅延時間がノア（Ｎ
ＯＲ）回路１２を用いた場合よりも大きくなる。

【００４３】入力端子選択手段は、ノア（ＮＯＲ）回路
やオア（ＯＲ）回路等の論理和回路を用いて構成する以
外に、ナンド（ＮＡＮＤ）回路やアンド（ＡＮＤ）回路
等の論理積回路を用いて構成してもよい。

【００４４】図４はこの発明に係る半導体装置（マク
ロ）の第３実施形態を示す構成図である。図４に示すマ
クロ１Ｂは、ナンド（ＮＡＮＤ）回路１２Ａを用いて入
力端子選択手段を構成したものである。ナンド（ＮＡＮ
Ｄ）回路１２Ａを用いた場合、使用しない入力端子は論
理１に固定する。これにより、使用する入力端子に供給
された信号の論理レベルを反転させて内部中核回路１１
の入力端子ａへ供給できる。

【００４５】ナンド（ＮＡＮＤ）回路１２Ａの替りにア
ンド（ＡＮＤ）回路を用いることもできる。アンド（Ａ
ＮＤ）回路を用いた場合には、入力端子の論理レベルを
反転させることなく内部中核回路１１へ伝達できるが、
アンド（ＡＮＤ）回路部での信号遅延がナンド（ＮＡＮ
Ｄ）回路１２Ａよりも大きくなる。

【００４６】図５はこの発明に係る半導体装置のマクロ
の第４実施形態を示す構成図である。図５に示すマクロ
１Ｃは、入力端子選択手段を構成するナンド（ＮＡＮ
Ｄ）回路１２Ａの各入力端子側を、各プルアップ用素子
ＰＵ１，ＰＵ２，ＰＵ３，ＰＵ４を介してそれぞれプル
アップしたものである。プルアップ用素子ＰＵ１，ＰＵ
２，ＰＵ３，ＰＵ４は、能動負荷用のＭＯＳトランジス
タや抵抗を用いて構成する。マクロ１Ｃ内に各プルアッ
プ用素子ＰＵ１，ＰＵ２，ＰＵ３，ＰＵ４を設けて、各
入力端子ａｎ，ａｗ，ａｓ，ａｅをそれぞれプルアップ
しておけば、使用しない入力端子を論理１に固定しなく
てよい。よって、使用する端子に対してのみマクロ間配
線や外部端子への接続配線を行なえばよい。

【００４７】図６は同一機能端子を４辺に備えたマクロ
と他のマクロとの接続例を示す説明図である。図１およ
び図３〜図５に示した各マクロ１，１Ａ，１Ｂ，１Ｃ
は、上辺の端子配列と下辺の端子配列とを同じにし、左
辺の端子配列と右辺の端子配列とを同じにしている。こ
のため、各マクロ１，１Ａ，１Ｂ，１Ｃを配置する向き
を変更することで、マクロ間の配線を効率良く行なうこ
とができる。

【００４８】図６（ａ）に示すように、マクロ１の上側
に他のマクロ２を配置する場合に、マクロ２の端子配列
がマクロ１の上辺の端子配列と同じであれば、端子Ａと
端子ａｎとを接続し、端子Ｂと端子ｂｎとを接続する。
これにより、マクロ間の配線は交差しないので多層配線
を用いないですむ。図６（ｂ）に示すように、マクロ２
の端子配列がマクロ１の上辺の端子配列と逆である場合
には、マクロ１を図６（ａ）に示した向きから１８０度
回転させて配置することで、配線を交差させることな
く、端子Ｂと端子ｂｓと接続し、端子Ａと端子ａｓとを
接続できる。マクロ１を図６（ａ）に示した向きから時
計方向に９０度回転させても、配線を交差させることな
く各端子間を接続できる。

【００４９】図６（ｃ）に示すように、マクロ１の右側
に他のマクロ２を配置する場合に、マクロ２の端子配列
がマクロ１の右辺の端子配列と同じであれば、端子Ａと
端子ａｅとを接続し、端子Ｂと端子ｂｅとを接続する。
これにより、マクロ間の配線は交差しないので多層配線
を用いないですむ。図６（ｄ）に示すように、マクロ２
の端子配列がマクロ１の右辺の端子配列と逆である場合
には、マクロ１を図６（ｃ）に示した向きから反時計方
向に９０度回転させて配置することで、配線を交差させ
ることなく、端子Ｂと端子ｂｓと接続し、端子Ａと端子
ａｓとを接続できる。なお、図６（ｄ）に示すケースで
は、マクロ１を図６（ｃ）に示した向きから１８０度回
転させて配置してもよい。

【００５０】同様に、他のマクロ２がマクロ１の左側や
下側に配置される場合でも、マクロ１を配置する方向を
変更することで、マクロ間の配線を交差させないです
み、配線長を短くできる。なお、マクロ１を配置する向
きを変更することでマクロ間配線の交差をなくすこと
は、マクロ１の少なくとも２辺に端子が設けられていれ
ば可能である。

【００５１】図７はこの発明に係る半導体装置（マク
ロ）の第５実施形態を示す構成図である。図７に示すマ
クロ３は、単体チップ用とＩＰマクロ用との両方に利用
できるようにしたものである。このマクロ３は、内部中
核回路（機能ブロック）２１と、入力端子の選択手段を
構成する２入力のノア（ＮＯＲ）回路２２と、入力用の
バッファ回路２３と、５個の出力用のバッファ回路２
４，２５，２６，２７，２８と、２個の入力端子ｃ，Ｃ
Ｉと、５個の出力端子ｄ，ｄＩ，ｅ，ｆ，ｆＩとを備え
る。内部中核回路（機能ブロック）２１は、１個の入力
端子２１ｃと、３個の出力端子２１ｄ，２１ｅ，２１ｆ
とを備える。

【００５２】入力端子ｃは単体チップ用のものであり、
この単体チップ用の入力端子ｃはマクロ３の上辺に配置
している。この入力端子ｃはノア（ＮＯＲ）回路２２の
一方の入力端子に接続される。入力端子ｃＩはＩＰマク
ロ用のものであり、このＩＰマクロ用の入力端子ｃＩは
下辺に配置している。この入力端子ｃＩはノア（ＮＯ
Ｒ）回路２２の他方の入力端子に接続される。そして、
ノア（ＮＯＲ）回路２２の出力端子を内部中核回路（機
能ブロック）２１の入力端子２１ｃに接続する。したが
って、端子ｃと端子ｃＩとが同一機能の入力端子とな
る。

【００５３】マクロ３の左辺に配置した端子ｄは単体チ
ップ用の第１の出力端子であり、マクロ３の下辺に配置
した端子ｄＩはＩＰマクロ用の第１の出力端子である。
内部中核回路（機能ブロック）２１の第１の出力端子２
１ｄは、バッファ回路２４の入力端子ならびにバッファ
回路２５の入力端子へそれぞれ接続する。バッファ回路
２４の出力端子は単体チップ用の第１の出力端子ｄに接
続する。バッファ回路２５の出力端子はＩＰマクロ用の
第１の出力端子ｄＩに接続する。したがって、端子ｄと
端子ｄＩとが同一機能の出力端子となる。

【００５４】マクロ３の下辺に配置した端子ｅは第２の
出力端子であり、この端子ｃは単体チップ用としてもＩ
Ｐマクロ用としても使用される。内部中核回路（機能ブ
ロック）２１の第２の出力端子２１ｅはバッファ回路２
５の入力端子へ接続する。バッファ回路２５の出力端子
は第２の出力端子ｅに接続する。

【００５５】マクロ３の右辺に配置した端子ｆは単体チ
ップ用の第３の出力端子であり、マクロ３の下辺に配置
した端子ｆＩはＩＰマクロ用の第３の出力端子である。
内部中核回路（機能ブロック）２１の第３の出力端子２
１ｆは、バッファ回路２７の入力端子ならびにバッファ
回路２８の入力端子へそれぞれ接続する。バッファ回路
２８の出力端子は単体チップ用の第３の出力端子ｆに接
続する。バッファ回路２７の出力端子はＩＰマクロ用の
第３の出力端子ｆＩに接続する。したがって、端子ｆと
端子ｆＩとが同一機能の出力端子となる。

【００５６】このように同一機能の端子が２個ある場合
には、マクロ３の下辺に設けたＩＰマクロ用の各端子の
名称の末尾にＩを付けて、端子の識別を容易にしてい
る。

【００５７】図８は図７に示したマクロを用いて単体チ
ップを実現する場合の構成図である。チップ３０の上辺
に設けた入力端子用のパッド（外部端子）３０ｃとマク
ロ３の入力端子ｃとを接続し、チップ３０の左辺に設け
た第１の出力端子用のパッド３０ｄとマクロ３の第１の
出力端子ｄとを接続し、チップ３０の下辺に設けた第２
の出力端子用のパッド３０ｅとマクロ３の第２の出力端
子ｅとを接続し、チップ３０の右辺に設けた第３の出力
端子用のパッド３０ｆとマクロ３の第３の出力端子ｆと
を接続する。さらに、未使用となるＩＰマクロ用の入力
端子ｃＩにクランプセルＣＳ４を接続して、ＩＰマクロ
用の入力端子ｃＩを論理０に固定する。使用しない各出
力端子ｄＩ，ｆＩは開放しておく（配線接続を行なわな
い）。これにより、単体チップを実現できる。

【００５８】図１８に示したように、マクロの一辺にの
み各端子を配置したＩＰマクロ専用のマクロを用いて単
体チップを構成した場合には、マクロの各端子と各パッ
ドとの間の配線が長くなる。これに対して、同一機能の
端子をマクロの異なる辺にそれぞれ設けておくことで、
各パッドへの引き出し配線を短くできる。図７に示した
マクロ３は、単体チップ用とＩＰマクロ用との両方に利
用できるようにするために、単体チップ用の各端子ｃ，
ｄ，ｆをＩＰマクロ用端子を設けた辺とは異なる各辺に
予め設けている。したがって、図８に示したように、単
体チップ用の各端子ｃ，ｄ，ｆを用いることで、各パッ
ドへの引き出し配線を短くできる。よって、引き出し配
線による信号遅延を小さくでき、高速な動作が可能とな
る。

【００５９】図９は図７に示したマクロと他のマクロと
組み合わせたチップの構成図である。図９は、マクロ３
の下側に別のマクロ４を配置した例を示している。符号
Ｄはマクロ４の第１の入力端子、符号Ｅはマクロ４の第
２の入力端子、符号Ｃはマクロ４の出力端子、符号Ｆは
マクロ４の第３の入力端子である。このようなマクロ配
置では、マクロ３の下辺に設けたＩＰマクロ用の各端子
ｄＩ，ｅ，ｃＩ，ｆＩを使用することでマクロ間配線を
最短にでき、配線遅延も最小となる。

【００６０】したがって、マクロ３の出力端子ｄＩとマ
クロ４の入力端子Ｄとをマクロ間配線Ｈ１１で接続し、
マクロ３の出力端子ｅとマクロ４の入力端子Ｅとをマク
ロ間配線Ｈ１２で接続し、マクロ３の出力端子ｃＩとマ
クロ４の出力端子Ｃとをマクロ間配線Ｈ１３で接続し、
マクロ３の出力端子ｆＩとマクロ４の入力端子Ｆとをマ
クロ間配線Ｈ１４で接続する。そして、使用しない上辺
の入力端子ｃにはクランプセルＣＳ５を接続して、入力
端子ｃを論理０に固定する。

【００６１】図７に示したマクロ３は、単体チップ用と
ＩＰマクロ用との両方に利用できるようにするために、
ＩＰマクロ用の端子をマクロ３の下辺に予め用意してあ
る。したがって、図９に示したように、マクロ２を他の
マクロ４と組み合わせて使用する場合には、ＩＰマクロ
用の各端子を用いることで、各マクロ間の配線接続を短
くでき、マクロ間配線による信号遅延を小さくできる。

【００６２】図１０はこの発明に係る半導体装置（マク
ロ）の第６実施形態を示す構成図である。図１０に示す
マクロ５は、マルチプレクサ回路５１を用いて入力端子
の選択手段を構成し、各トライステートバッファ回路５
２〜５５によって出力端子の選択手段を構成したもので
ある。その他の構成は、図１に示したものと同じであ
る。

【００６３】マルチプレクサ回路５１は、例えばトラン
スファゲート等のＭＯＳトランジスタを用いて構成した
スイッチ回路Ｓ１〜Ｓ４を４組備えるとともに、デコー
ド回路ＤＥＣを備える。各スイッチ回路Ｓ１〜Ｓ４のそ
れぞれ一端側は、各入力端子ａｎ，ａｗ，ａｓ，ａｅに
それぞれ接続される。各スイッチ回路Ｓ１〜Ｓ４の他端
側は内部中核回路１１の入力端子ａに接続される。符号
５１ａ，５１ｂは２ビット構成の入力端子指定データの
入力端子である。デコード回路ＤＥＣは、２ビット構成
の入力端子指定データによって指定されたスイッチ回路
Ｓ１〜Ｓ４を導通状態に制御する。よって、入力端子指
定データに基づいて使用する入力端子ａｎ，ａｗ，ａ
ｓ，ａｅを選択することができる。

【００６４】論理積回路や論理和回路を用いて入力選択
手段を構成した場合には、使用しない入力端子ａｎ，ａ
ｗ，ａｓ，ａｅを所定の論理レベルに固定する必要があ
る。これに対して、スイッチ回路構成のマルチプレクサ
回路５１を用いることで、使用しない入力端子ａｎ，ａ
ｗ，ａｓ，ａｅを開放しておくことができる。また、マ
ルチプレクサ回路５１を用いた場合には、複数の入力端
子ａｎ，ａｗ，ａｓ，ａｅに接続配線を施しておくこと
もできる。

【００６５】レイアウト設計によって使用する入力端子
が決定している場合には、入力端子指定データの各入力
端子５１ａ，５１ｂは、クランプセル等を介して所定の
論理レベルに固定する。

【００６６】入力信号の配線経路を変更したり、異なる
入力信号を内部中核回路１１へ供給する必要がある場合
には、入力端子指定データの各入力端子５１ａ，５１ｂ
を外部端子や他のセルに配線接続する。外部端子や他の
セルから入力端子指定データを供給することで、使用す
る入力端子ａｎ，ａｗ，ａｓ，ａｅを変更できる。これ
により、入力信号の遅延時間が好適となる配線経路を選
択したり、異なる入力信号を内部中核回路１１へ供給す
ることでこのマクロ５の機能を変更したりすることが可
能である。

【００６７】なお、マルチプレクサ回路５１を用いて入
力選択手段を構成した場合には、入力端子の論理レベル
が反転されることなく内部中核回路１１の入力端子ａに
供給される。これにより入力信号の論理に不整合を生ず
る場合には、マルチプレクサ回路５１の出力と内部中核
回路１１の入力端子ａとの間にインバータ等を設ける。
また、使用していない入力端子が誤って選択され、これ
によって入力信号が不定となる場合を想定して、マルチ
プレクサ回路５１の出力をプルアップまたはプルダウン
しておくようにしてもよい。

【００６８】トライステートバッファ５２〜５５回路に
よって出力端子ｂｎ，ｂｗ，ｂｓ，ｂｅを駆動する構成
とすることで、使用しない出力端子ｂｎ，ｂｗ，ｂｓ，
ｂｅに対する駆動を停止することができる。これによ
り、消費電力を低減できる。符号５２ａ〜５５ａは、各
トライステートバッファ５２〜５５の出力制御入力端子
である。各トライステートバッファ５２〜５５毎に出力
制御入力端子５２ａ〜５５ａを設けているので、各出力
端子ｂｎ，ｂｗ，ｂｓ，ｂｅ毎に出力端子として使用す
るか否かを設定できる。複数の出力端子を使用するよう
に設定することもできる。

【００６９】レイアウト設計によって使用する出力端子
が決定している場合、各出力制御入力端子５２ａ〜５５
ａをクランプセル等を介して所定の論理レベルに固定す
る。なお、各出力制御入力端子５２ａ〜５５ａを例えば
プルダウンしておき、使用する出力端子に対応する出力
制御入力端子５２ａ〜５５ａのみを例えば論理１に固定
するようにしてもよい。

【００７０】出力信号の配線経路を変更したり出力信号
の供給先を変更したりする必要がある場合には、各出力
制御入力端子５２ａ〜５５ａを外部端子や他のセルに配
線接続しておき、外部端子や他のセルから各出力制御入
力端子５２ａ〜５５ａの論理レベルを設定する。

【００７１】図１１はこの発明に係る半導体装置（マク
ロ）の第７実施形態を示す構成図である。図１１に示す
マクロ６は図１０に示したマクロ５にデータラッチ回路
６１を追加したものである。データラッチ回路６１の出
力端子Ｑ１および出力端子Ｑ２は、マルチプレクサ回路
５１内のデコード回路ＤＥＣへそれぞれ接続する。デー
タラッチ回路６１の各出力端子Ｑ３〜Ｑ６は、各トライ
ステートバッファ回路５５，５４，５３，５２の出力制
御端子にそれぞれ接続する。符号ＴＤ１〜ＴＤ６は端子
選択データ（パラレルデータ）の入力端子であり、これ
らの入力端子ＴＤ１〜ＴＤ６はデータラッチ回路６１の
各データ入力端子Ｄ１〜Ｄ６にそれぞれ接続する。符号
ＴＣＫは端子選択データ（パラレルデータ）をラッチさ
せるためのラッチクロックの入力端子であり、この端子
ＴＣＫはデータラッチ回路６１のラッチクロック入力端
子ＣＫに接続する。

【００７２】データラッチ回路６１は、ラッチクロック
に基づいて端子選択データ（パラレルデータ）をラッチ
し、ラッチした端子選択データ（パラレルデータ）を各
データ出力端子Ｑ１〜Ｑ６に出力する。したがって、端
子ＴＤ１および端子ＴＤ２に供給する２ビットのデータ
によって、使用する入力端子ａｎ，ａｗ，ａｓ，ａｅを
設定することができる。端子ＴＤ３に供給するデータ
（論理レベル）によってトライステートバッファ回路５
５の動作を制御でき、出力端子ｂｅを駆動するか否かを
設定できる。同様に、端子ＴＤ４〜ＴＤ６に供給するデ
ータ（論理レベル）によって、各トライステートバッフ
ァ回路５４，５３，５２の動作（出力の駆動／非駆動）
を個々に制御できる。

【００７３】なお、マクロがデータバスを備える構成で
ある場合には、データバスを介して端子選択データ（パ
ラレルデータ）を供給し、その端子選択データ（パラレ
ルデータ）をマクロ内に設けたデータタッチ回路でラッ
チし、ラッチした端子選択データ（パラレルデータ）に
基づいて入力端子ならびに出力端子を選択するようにし
てもよい。

【００７４】図１２はこの発明に係る半導体装置（マク
ロ）の第８実施形態を示す構成図である。図１２に示す
マクロ７は図１０に示したマクロ５にシフトレジスタ回
路７１とバッファ回路７２とを追加したものである。

【００７５】シフトレジスタ回路７１は、シリアルデー
タ入力で各シフト段のデータを出力できるものを用い
る。符号ＤＩはシフトレジスタ７１のシリアルデータ入
力端子、符号Ｏ１〜Ｏ６は各シフト段の出力端子、符号
ＳＣはシフトクロック入力端子である。出力端子Ｏ６お
よび出力端子Ｏ５は、マルチプレクサ回路５１内のデコ
ード回路ＤＥＣへそれぞれ接続する。出力端子Ｏ４〜Ｏ
１は、各トライステートバッファ回路５５，５４，５
３，５２の出力制御端子にそれぞれ接続する。最終段の
出力端子Ｏ６をバッファ回路７２を介してシリアルデー
タ出力端子ＳＤＯに接続する。符号ＳＤＩは端子選択デ
ータ（シリアルデータ）入力端子であり、この端子選択
データ（シリアルデータ）入力端子はシリアルデータ入
力端子ＤＩに接続される。符号ＳＣＫは端子選択データ
シフトクロック入力端子であり、シフトクロック入力端
子に接続される。

【００７６】このマクロ７は、端子選択データシフトク
ロックに同期させて端子選択データ（シリアルデータ）
を供給することで、使用する入力端子ａｎ，ａｗ，ａ
ｓ，ａｅならびに使用する出力端子ｂｎ，ｂｗ，ｂｓ，
ｂｅを設定できる。

【００７７】例えば、端子選択データ（シリアルデー
タ）として「１１１０００」をシフトクロックに同期さ
せて供給して、シフトレジスタ７１の各出力端子Ｏ６〜
Ｏ１の出力を「１１１０００」に設定した場合を想定す
る。この場合、シフトレジスタ７１の出力端子Ｏ４から
の論理１の出力に基づいてトライステートバッファ回路
５５が動作状態になる。出力端子Ｏ３，Ｏ２，Ｏ１の出
力は論理０であるので、他のトライステートバッファ回
路５４，５３，５２は非動作状態に制御される。よっ
て、マクロ７の右辺に設けた出力端子ｂｅのみを使用す
ることができる。マルチプレクサ回路５１は、シフトレ
ジスタ７１の出力端子Ｏ６，Ｏ５から供給される２ビッ
トのデータに基づいていずれか１つのスイッチ回路Ｓ１
〜Ｓ４を導通状態に制御する。ここで、デコーダ回路Ｄ
ＥＣは「１１」のデータが供給された場合に、スイッチ
回路Ｓ４を導通状態に制御するものとすれば、マクロ７
の右辺に設けた入力端子ａｅが使用できる入力端子とし
て設定される。

【００７８】シリアルデータ出力端子ＳＤＯにはシフト
レジスタ７１の最終段の出力が供給される。したがっ
て、この出力端子ＳＤＯを他のマクロの端子選択データ
（シリアルデータ）入力端子ＳＤＩへ接続することで、
複数のマクロに対して端子選択を行なうことができる。
また、シリアルデータ出力端子ＳＤＯを利用して端子選
択データ（シリアルデータ）をモニタすることで、端子
選択データ（シリアルデータ）のシフト状況やマクロ内
の端子選択状態を確認することができる。

【００７９】図１３はこの発明に係る半導体装置（マク
ロ）の第９実施形態を示す構成図である。図１３に示す
マクロ８は、マクロ内の各部に６個のＤ型フリップフロ
ップ回路ＦＦ１〜ＦＦ６を分散配置するとともに、各Ｄ
型フリップフロップ回路ＦＦ１〜ＦＦ６を縦続接続する
ことでスキャンラッチのチェーン回路（シフトレジス
タ）を構成したものである。このマクロ８の端子選択動
作は図１２に示したマクロ７と同じである。

【００８０】シフトクロック（スキャンクロック）入力
端子ＳＣＫに供給されるシフトクロック（スキャンクロ
ック）は、各Ｄ型フリップフロップ回路ＦＦ１〜ＦＦ６
のクロック入力端子Ｃへそれぞれ供給される。端子選択
データ入力端子ＳＤＩに供給された端子選択データは初
段のＤ型フリップフロップ回路ＦＦ１のデータ入力端子
Ｄに供給される。初段のＤ型フリップフロップ回路ＦＦ
１のデータ出力端子Ｑの出力は、２段目のＤ型フリップ
フロップ回路ＦＦ２のデータ入力端子Ｄに供給されると
ともに、トライステートバッファ回路５２の制御入力端
子に供給される。２段目のＤ型フリップフロップ回路Ｆ
Ｆ２のデータ出力端子Ｑの出力は、３段目のＤ型フリッ
プフロップ回路ＦＦ３のデータ入力端子Ｄに供給される
とともに、トライステートバッファ回路５３の制御入力
端子に供給される。３段目のＤ型フリップフロップ回路
ＦＦ３のデータ出力端子Ｑの出力は、４段目のＤ型フリ
ップフロップ回路ＦＦ４のデータ入力端子Ｄに供給され
るとともに、トライステートバッファ回路５４の制御入
力端子に供給される。４段目のＤ型フリップフロップ回
路ＦＦ４のデータ出力端子Ｑの出力は、５段目のＤ型フ
リップフロップ回路ＦＦ５のデータ入力端子Ｄに供給さ
れるとともに、トライステートバッファ回路５５の制御
入力端子に供給される。５段目のＤ型フリップフロップ
回路ＦＦ５のデータ出力端子Ｑの出力は、６段目のＤ型
フリップフロップ回路ＦＦ６のデータ入力端子Ｄに供給
されるとともに、マルチプレクサ回路５１のデコード回
路ＤＥＣの一方の入力端子に供給される。６段目のＤ型
フリップフロップ回路ＦＦ６のデータ出力端子Ｑの出力
は、マルチプレクサ回路５１のデコード回路ＤＥＣの他
方の入力端子に供給されるとともに、バッファ回路７２
を介して端子選択データ出力端子ＳＤＯへ供給される。

【００８１】図１４は図１３に示したマクロと他のマク
ロと組み合わせた場合の構成図である。図１４では、マ
クロ８の右側に他のマクロ２を配置し、マクロ８の右辺
の入力端子ａｅおよび右辺の出力端子ｂｅを用いて他の
マクロ２と接続した例を示している。マクロ８を動作さ
せるためには、使用する端子を設定する必要がある。使
用端子の設定は、シフトクロッククロック入力端子ＳＣ
Ｋに供給するシフトクロックに同期させて、６ビットの
シリアルデータからなる端子選択データを端子選択デー
タ入力端子ＳＤＩへ供給することでなされる。

【００８２】本実施形態において、マクロ８の右辺に設
けた各端子ａｅ，ｂｅを選択するために供給するシリア
ルデータ（端子選択データ）は、「１１１０００」であ
る。６段のシフト動作がなされた状態で、６段目のＤ型
フリップフロップ回路ＦＦ６には論理１が、５段目のＤ
型フリップフロップ回路ＦＦ５には論理１が、４段目の
Ｄ型フリップフロップ回路ＦＦ４には論理１が、３段目
のＤ型フリップフロップ回路ＦＦ３には論理０が、２段
目のＤ型フリップフロップ回路ＦＦ２には論理０が、１
段目（初段）のＤ型フリップフロップ回路ＦＦ３には論
理０がラッチされる。４段目のＤ型フリップフロップ回
路ＦＦ４のデータ出力Ｑは論理１であるので、トライス
テートバッファ回路５５は動作状態に制御され、内部中
核回路１１の出力は右辺に設けた出力端子ｂｅから出力
される。５段目および６段目のＤ型フリップフロップ回
路ＦＦ５，ＦＦ６のデータ出力Ｑは共に論理１である。
マルチプレクサ回路５１は、この２ビットのデータに基
づいてスイッチ回路Ｓ４を導通状態にする。よって、右
辺に設けた入力端子ａｅに供給された信号が内部中核回
路１１の入力端子ａに供給される。

【００８３】図１１〜図１３に示したマクロ６，７，８
を備えた半導体装置では、電源投入後の初期化時、また
はそれらのマクロ６，７，８を動作させるのに先立っ
て、端子選択データを供給して使用する端子の設定を行
なう。端子選択データを供給するための外部端子を設け
ておき、外部の制御回路等から使用端子の設定を行なう
ようにしてもよい。また、半導体装置内に端子選択デー
タを発生させる回路を内蔵するようにしてもよい。さら
に、ＭＰＵやＤＳＰ等のマクロ（マクロセル）を備えた
半導体装置では、プログラム制御によって端子選択デー
タを発生させるようにしてもよい。

【００８４】

【発明の効果】以上説明したようにこの発明に係る半導
体装置は、マクロの異なる辺に設けた複数の同一機能端
子の中から使用する端子を選択する構成としたので、マ
クロの配置設計（フロアプラン）の自由度を高めること
ができる。また、接続先の端子に近い位置の端子を使用
することでマクロ間配線を短くできる。端子選択手段を
備えているので、使用する端子のみを選択してマクロ内
の中核回路の端子に接続できる。さらに、各端子までの
配線をそれぞれ分離しているので、配線による信号遅延
を小さくでき、高速な動作が可能である。

【００８５】また、この発明に係る半導体装置は、マク
ロの少なくとも２辺に同一機能端子をそれぞれ備えると
ともに、端子指定データに基づいて使用する端子を変更
する使用端子変更手段を備える構成としたので、配線接
続後に使用する端子を変更することが可能である。よっ
て、同一信号の配線経路を複数系統設けた半導体装置を
製作した後に、最適な配線経路を選択することが可能で
ある。また、特定の端子にテスト用の信号を供給してお
き、その特定の端子を選択することでマクロの動作テス
トを行なうことも可能である。

【図面の簡単な説明】

【図１】この発明に係る半導体装置（マクロ）の第１実
施形態を示す構成図である。

【図２】図１に示したマクロと他のマクロと組み合わせ
たチップの構成図である。

【図３】この発明に係る半導体装置（マクロ）の第２実
施形態を示す構成図である。

【図４】この発明に係る半導体装置（マクロ）の第３実
施形態を示す構成図である。

【図５】この発明に係る半導体装置のマクロの第４実施
形態を示す構成図である。

【図６】同一機能端子を４辺に備えたマクロと他のマク
ロとの接続例を示す説明図であり、図６（ａ）は第一
例、図６（ｂ）は第二例、図６（ｃ）は第三例、図６
（ｄ）は第四例である。

【図７】この発明に係る半導体装置（マクロ）の第５実
施形態を示す構成図である。

【図８】図７に示したマクロを用いて単体チップを実現
する場合の構成図である。

【図９】図７に示したマクロと他のマクロと組み合わせ
たチップの構成図である。

【図１０】この発明に係る半導体装置（マクロ）の第６
実施形態を示す構成図である。

【図１１】この発明に係る半導体装置（マクロ）の第７
実施形態を示す構成図である。

【図１２】この発明に係る半導体装置（マクロ）の第８
実施形態を示す構成図である。

【図１３】この発明に係る半導体装置（マクロ）の第９
実施形態を示す構成図である。

【図１４】図１３に示したマクロと他のマクロと組み合
わせた場合の構成図である。

【図１５】単体チップ用に設計されたマクロを単体チッ
プとして使用した場合の構成図である。

【図１６】単体チップ用に設計されたマクロとＩＰコア
用に設計されたマクロとを組み合わせた場合の構成図で
ある。

【図１７】ＩＰコア用に設計されたマクロとＩＰコア用
に設計された他のマクロと組み合わせた場合の構成図で
ある。

【図１８】ＩＰコア用に設計されたマクロを利用して単
体チップを実現する場合の構成図である。

【符号の説明】

１，１Ａ，１Ｂ，１Ｃ，２，３，４，５，６，７，８
マクロ１１，２１内部中核回路１２，２２入力端子選択手段を構成するノア（ＮＯ
Ｒ）回路１２Ａ入力端子選択手段を構成するナンド（ＮＡＮ
Ｄ）回路１３，１４，１５，１６，１７，２２，２３，２４，２
５，２６，２７，２８，７２バッファ回路５１入力端子選択手段（入力選択回路）を構成するマ
ルチプレクサ回路５２，５３，５４，５５出力選択回路を構成するトラ
イステートバッファ回路５２ａ，５３ａ，５４ａ，５５ａトライステートバッ
ファ回路の出力制御入力端子６１使用端子変更手段を構成するデータラッチ回路７１使用端子変更手段を構成するシフトレジスタ回路ａｎ，ａｗ，ａｓ，ａｅ同一機能の入力端子ｂｎ，ｂｗ，ｂｓ，ｂｅ同一機能の出力端子ｃ，ＣＩ同一機能の入力端子ｄ，ｄＩ同一機能の出力端子ｅ出力端子ｆ，ｆＩ同一機能の出力端子ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４，ＣＳ５クランプセ
ルＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６Ｄ
型フリップフロップＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４プルダウン素子ＰＵ１，ＰＵ２，ＰＵ３，ＰＵ４プルアップ素子ＳＣＫシフトクロック入力端子ＳＤＩ端子選択データ（シリアルデータ）入力端子ＴＣＫラッチクロック入力端子ＴＤ１，ＴＤ２，ＴＤ３，ＴＤ４，ＴＤ５，ＴＤ６端
子選択データ（パラレルデータ）入力端子

Claims

【特許請求の範囲】

【請求項１】マクロの少なくとも２辺に同一機能端子
をそれぞれ備え、それら複数の同一機能端子のうち１つ
の端子を選択する端子選択手段を備えたことを特徴とす
る半導体装置。
【請求項２】前記同一機能端子は入力端子であり、前
記端子選択手段は論理積回路を用いて構成したことを特
徴とする請求項１記載の半導体装置。
【請求項３】前記論理積回路の各入力端子は前記複数
の同一機能端子にそれぞれ接続され、前記論理積回路の
出力端子は前記マクロ内の中核回路の入力端子に接続さ
れていることを特徴とする請求項２記載の半導体装置。
【請求項４】同一機能の複数の入力端子のうち使用し
ない端子は論理１に固定されていることを特徴とする請
求項３記載の半導体装置。
【請求項５】前記論理積回路の各入力端子側はプルア
ップされていることを特徴とする請求項３記載の半導体
装置。
【請求項６】前記同一機能端子は入力端子であり、前
記端子選択手段は論理和回路を用いて構成したことを特
徴とする請求項１記載の半導体装置。
【請求項７】前記論理和回路の各入力端子は前記複数
の同一機能端子にそれぞれ接続され、前記論理和回路の
出力端子は前記マクロ内の中核回路の入力端子に接続さ
れていることを特徴とする請求項６記載の半導体装置。
【請求項８】同一機能の複数の入力端子のうち使用し
ない端子は論理０に固定されていることを特徴とする請
求項７記載の半導体装置。
【請求項９】前記論理和回路の各入力端子側はプルダ
ウンされていることを特徴とする請求項７記載の半導体
装置。
【請求項１０】前記同一機能端子は入力端子であり、
前記端子選択手段はマルチプレクサ回路を用いて構成し
たことを特徴とする請求項１記載の半導体装置。
【請求項１１】前記同一機能端子は出力端子であり、
出力端子毎にバッファ回路を備えたことを特徴とする請
求項１記載の半導体装置。
【請求項１２】前記同一機能端子は出力端子であり、
出力端子毎にトライステートバッファ回路を備えたこと
を特徴とする請求項１記載の半導体装置。
【請求項１３】マクロの少なくとも２辺に同一機能端
子をそれぞれ備えるとともに、端子指定データに基づい
て使用する端子を変更する使用端子変更手段を備えたこ
とを特徴とする半導体装置。
【請求項１４】前記同一機能端子は入力端子であり、
前記端子指定データはパラレルデータとして供給され、
前記使用端子変更手段は、前記パラレルデータをラッチ
するデータラッチ回路と、このデータラッチ回路でラッ
チした端子指定データに基づいて入力端子を選択する入
力選択回路とを備えたことを特徴とする請求項１３記載
の半導体装置。
【請求項１５】前記同一機能端子は入力端子であ
り、前記端子指定データはシリアルデータとして供給さ
れ、前記使用端子変更手段は、前記シリアルデータが供
給されるシフトレジスタと、このシフトレジスタの出力
に基づいて入力端子を選択する入力選択回路とを備えた
ことを特徴とする請求項１３記載の半導体装置。
【請求項１６】前記同一機能端子は出力端子であり、
前記端子指定データはパラレルデータとして供給され、
前記使用端子変更手段は、前記パラレルデータをラッチ
するデータラッチ回路と、このデータラッチ回路でラッ
チした端子指定データに基づいて出力端子を選択する出
力選択回路とを備えたことを特徴とする請求項１３記載
の半導体装置。
【請求項１７】前記同一機能端子は出力端子であ
り、前記端子指定データはシリアルデータとして供給さ
れ、前記使用端子変更手段は、前記シリアルデータが供
給されるシフトレジスタと、このシフトレジスタの出力
に基づいて出力端子を選択する出力選択回路とを備えた
ことを特徴とする請求項１３記載の半導体装置。
【請求項１８】前記出力選択回路は各出力端子毎に
設けられたトライステートバッファからなり、前記端子
指定データに基づいて指定された出力端子に対応するト
ライステートバッファを出力可能状態に制御することを
特徴とする請求項１６または１７に記載の半導体装置。