WO2012042586A1 - 集積回路 - Google Patents

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WO2012042586A1
WO2012042586A1 PCT/JP2010/066709 JP2010066709W WO2012042586A1 WO 2012042586 A1 WO2012042586 A1 WO 2012042586A1 JP 2010066709 W JP2010066709 W JP 2010066709W WO 2012042586 A1 WO2012042586 A1 WO 2012042586A1
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circuit
scan
input
data
test
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PCT/JP2010/066709
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慎太郎 糸澤
匡弘 西尾
浩志 中山
淳次 市宮
仁 ▲高▼橋
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富士通株式会社
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    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
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    • G01R31/318544—Scanning methods, algorithms and patterns
    • G—PHYSICS
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    • G01R31/318583—Design for test
    • G01R31/318586—Design for test with partial scan or non-scannable parts

Definitions

  • the present invention relates to an integrated circuit.
  • JP 2002-236145 A JP-A-11-281710
  • the conventional integrated circuit includes a scan chain for performing a scan test of the internal circuit of the LSI in addition to the boundary scan circuit for performing the boundary scan test which is the scan of the input / output interface of the LSI.
  • the scan test is an operation confirmation test of the combinational circuit included in the integrated circuit.
  • the scan chain is a circuit for a scan test in which a scan-in terminal and a scan-out terminal of a scan FF (Flip Flop) provided on each input side and output side of each combinational circuit included in an integrated circuit are connected in a chain shape. .
  • each scan FF is held with test data having a value of 1 or 0, the test data is input from the scan FF on the input side, and the result data on the output side is processed via the result data that is the processing result of the combinational circuit. Output to scan FF. Then, the output data, which is the processing result of each combinational circuit held in the scan FF, is extracted by scanning and compared with an expected value, thereby confirming the quality of the operation of each combinational circuit.
  • a scan test performed using such a scan chain is a combinational circuit for input test data via a combinational circuit between an input-side scan FF and an output-side scan FF by being connected to the scan chain.
  • an object of the present invention is to provide an integrated circuit capable of performing an operation check test on a combinational circuit existing in a section not connected by a scan chain.
  • An integrated circuit includes a first signal processing circuit in which a plurality of first combination circuits and a plurality of scan FFs are connected in the order of a scan FF, a first combination circuit, and a scan FF, A second signal processing circuit having a second combination circuit different from the first combination circuit, and data from the scan FF on the input side of one of the plurality of first combination circuits or the second signal A first selection circuit that selects data from an input terminal of a processing circuit and outputs the data to the second combination circuit; data from another first combination circuit different from the first combination circuit; or the second combination And a second selection circuit that selects data from the circuit and outputs the data to the scan FF on the output side of the other first combinational circuit.
  • FIG. 1 is a diagram illustrating an information processing apparatus including an integrated circuit according to Embodiment 1.
  • FIG. 1 is a block diagram illustrating an LSI 100 according to a first embodiment. 1 is an enlarged view showing a part of an LSI 100 according to a first embodiment.
  • FIG. 2 is a diagram illustrating a circuit of an input circuit 410 of the LSI 100.
  • FIG. 2 is a diagram illustrating a circuit of an output circuit 420 of the LSI 100.
  • FIG. 3 is a timing chart illustrating timings of various signals and various clocks when performing an operation check test of the combinational circuit 110 of the LSI 100 according to the first embodiment.
  • 3 is a timing chart illustrating timings of various signals and various clocks when performing an operation check test of the combinational circuit 110 of the LSI 100 according to the first embodiment.
  • FIG. 4 is an enlarged view showing a part of an LSI 200 according to a second embodiment.
  • FIG. 1 is a diagram showing a scan chain included in an integrated circuit of a comparative example.
  • a large scale integrated circuit (hereinafter abbreviated as LSI) 1 shown in FIG. 1 includes combinational circuits 101 to 106, combinational circuit 110, input terminals 121 to 125, output terminals 131 to 135, input circuits 141 to 145, and output circuit 151. Includes ⁇ 155.
  • FIG. 1 shows six combinational circuits 101 to 106 and one combinational circuit 110, but the LSI 1 may include more combinational circuits 101 to 106 and combinational circuits 110.
  • the LSI 1 may include more input terminals 121 to 125, output terminals 131 to 135, input circuits 141 to 145, and output circuits 151 to 155.
  • the LSI 1 further includes scan FFs 201 to 228, a scan chain 230, a boundary scan chain 240, a test control circuit 250, a test data input terminal 251, an input circuit 252, an output circuit 253, and a test data output terminal 254.
  • FIG. 1 shows 28 scan FFs 201 to 228, but the LSI 1 may include more scan FFs.
  • the scan chain 230, the boundary scan chain 240, the test control circuit 250, the test data input terminal 251, the input circuit 252, the output circuit 253, and the test data output terminal 254 may be included in the LSI 1 at least one by one. Good.
  • 1 is used as a memory buffer connected between a memory controller connected to a CPU (Central Processing Unit) and a main storage device, for example.
  • a CPU Central Processing Unit
  • the combinational circuits 101 to 106 are circuits that allow users of the LSI 1 to freely design logic, and are circuits that can obtain output data by the operation of the combinational circuit with respect to input data.
  • the data output terminals Q of the scan FFs 201 to 224 are connected to the input terminals of the combinational circuits 101 to 106.
  • the data input terminals D of the scan FFs 205 to 228 are connected to the output terminals of the combinational circuits 101 to 106.
  • the combinational circuits 101 to 106 process data input from the data output terminals Q of the scan FFs 201 to 224 located on the left side in FIG. 1 with respect to themselves, and are located on the right side in FIG. To the data input terminals D of the scan FFs 205 to 228 to be performed.
  • the combinational circuit 101 processes data input from the data output terminal Q of the scan FF 201 and inputs the processed data to the data input terminal D of the scan FF 208.
  • the combinational circuit 110 is a circuit that allows the user of the LSI 1 to freely design logic, and is a circuit from which output data can be obtained by the operation of the combinational circuit with respect to input data.
  • the combinational circuit 110 is different from the combinational circuits 101 to 106 in that the FFs on the input side and the output side are not scan FFs having a scan terminal and having a scan function, but are non-scan FFs having no scan terminal and a scan function.
  • An input terminal 121 is connected to the input side of the combinational circuit 110 through an input circuit 141.
  • An output terminal 131 is connected to the output side of the combinational circuit 110 via an output circuit 151.
  • the input terminals 121 to 125 are input terminals of the LSI 1.
  • various data are input to the LSI 1 from the memory controller or the main storage device via the input terminals 121 to 125.
  • Output terminals 131 to 135 are output terminals of the LSI 1.
  • various data are output from the LSI 1 to the memory controller or the main storage device via the output terminals 131 to 135.
  • the input circuits 141 to 145 are circuits that output data input via the input terminals 121 to 125 to the combinational circuit 110 and the scan FFs 201 to 204, respectively.
  • the input circuits 141 to 145 include a boundary scan circuit, and a boundary scan chain 240 is connected thereto.
  • the input circuits 141 to 145 have the same function.
  • the output terminals of other LSIs are connected to the input circuits 141 to 145 through, for example, wiring formed on a substrate on which the LSI 1 is mounted.
  • Output circuits 151 to 155 are circuits that output data output from the combinational circuit 110 and the scan FFs 225 to 228 to output terminals 131 to 135, respectively.
  • the output circuits 151 to 155 include a boundary scan circuit, and a boundary scan chain 240 is connected thereto.
  • the input terminals of other LSIs are connected to the output circuits 151 to 155 through, for example, wiring formed on the substrate on which the LSI 1 is mounted.
  • the scan-in terminals SI (Scan In) and the scan-out terminals SO (Scan Out) are connected by the scan chain 230, and the scans of the combinational circuits 101 to 106 included in the LSI 1 are scanned.
  • Test data for a scan test can be set in each of the scan FFs 201 to 224 via the scan chain 230. Further, test data processed by the combinational circuits 101 to 106 in the scan test and input to the scan FFs 205 to 228 can be taken out via the scan chain 230.
  • the circuit configuration of the scan FFs 201 to 228 will be described later with reference to FIG.
  • the scan chain 230 has an input terminal 230A and an output terminal 230B.
  • the scan-in terminals SI and the scan-out terminals SO of the scan FFs 201 to 228 interposed between the input terminal 230A and the output terminal 230B are connected in a chain shape.
  • the scan chain 230 is provided for performing a scan test for confirming the operation of each of the combinational circuits 101 to 106.
  • the input terminal 230A of the scan chain 230 is connected to the test control circuit 250, and the test data for the scan test is input from the test control circuit 250.
  • the output terminal 230 ⁇ / b> B of the scan chain 230 is connected to the test control circuit 250 and inputs result data representing the result of the scan test to the test control circuit 250.
  • the boundary scan chain 240 has an input terminal 240A and an output terminal 240B.
  • the boundary scan chain 240 connects the scan-in terminals SI and the scan-out terminals SO of the input circuits 141 to 145 and the output circuits 151 to 155 interposed between the input terminal 240A and the output terminal 240B in a chain shape.
  • the boundary scan chain 240 is provided to perform a boundary scan test for testing the connection state of the input circuits 141 to 145 and the output circuits 151 to 155.
  • the input terminal 240A of the boundary scan chain 240 is connected to the test control circuit 250, and test data for boundary test is input from the test control circuit 250.
  • the output terminal 240 ⁇ / b> B of the boundary scan chain 240 is connected to the test control circuit 250 and inputs result data representing the result of the boundary scan test to the test control circuit 250.
  • the test control circuit 250 is a control circuit such as TAP_CON (Test Access Port Controller) that controls the boundary scan test and the scan test, and is a control circuit having a state machine that complies with the JTAG standard.
  • TAP_CON Test Access Port Controller
  • the test control circuit 250 inputs test data for a boundary scan test input from an external test apparatus such as an LSI tester to the boundary scan chain 240, a test clock defined by the JTAG standard, and the like. Are input to the input circuits 141 to 145 and the output circuits 151 to 155.
  • the test control circuit 250 inputs scan test data input from an external test apparatus to the scan chain 230, and supplies a test clock or the like defined by the JTAG standard to the scan FFs 201 to 228. input.
  • the result data representing the result of the boundary scan test and the result data representing the result of the scan test are transferred from the test control circuit 250 to an external test device such as an LSI tester, and the external test device determines whether the test is acceptable.
  • the test data input terminal 251 is a terminal connected to an external test apparatus when performing a scan test and a boundary scan test. Boundary scan test data and scan test data are input from the external test apparatus to the test control circuit 250 via the test data input terminal 251.
  • the input circuit 252 inputs test data input from the external test apparatus via the test data input terminal 251 to the test control circuit 250.
  • the output circuit 253 is connected to the test control circuit 250, and transmits result data representing the results of the scan test and the boundary scan test to the test data output terminal 254.
  • the test data output terminal 254 is connected to an external test apparatus, and is a terminal for outputting result data representing a test result transmitted from the test control circuit 250 via the output circuit 253 to the external test apparatus.
  • the scan chain 230, the boundary scan chain 240, and the test control circuit 250 are connected via a selector, a decoder, a register, and the like (not shown).
  • FIG. 2 is a diagram showing a circuit of the input circuit 141 of the LSI 1 of the comparative example.
  • the input circuit 141 includes an input buffer 301, a selector 302, and a boundary scan circuit 310.
  • the input buffer 301 is provided for transmitting input data input from another LSI via a wiring connected to the input terminal 121.
  • the selector 302 selects and outputs a signal from either the input buffer 301 or the boundary scan circuit 310 based on the test mode signal input from the test control circuit 250.
  • a combinational circuit 110 is connected to the output terminal of the selector 302.
  • the boundary scan circuit 310 includes AND (logical product) circuits 311 and 312, an OR (logical sum) circuit 313, AND circuits 314 and 315, latch 1, latch 2, and latch 3.
  • the AND circuits 311 and 312 and the OR circuit 313 are connected in cascade, and the output terminal of the OR circuit 313 is connected to the data input terminal d of the latch 1.
  • the data output terminal q of the latch 1 is connected to the data input terminal d of the latch 2, and the data output terminal q of the latch 2 is connected to the data input terminal d of the latch 3.
  • the data output terminal q of the latch 3 is connected to one input terminal of the selector 302.
  • the data output terminal q of the latch 3 becomes the data output terminal Q of the boundary scan circuit 310.
  • the output terminal q of the latch 2 is connected to the scan-in terminal SI of the boundary scan circuit 310 included in the output circuit 151 via the boundary scan chain 240.
  • the output terminal of the AND circuit 314 is connected to the clock input terminal of the latch 1, and the output terminal of the AND circuit 315 is connected to the clock input terminal of the latch 2.
  • an inverter is connected to each of the two input terminals of the AND circuit 314, the logic of the input signal is inverted and input to the AND circuit, and an inverter is also connected to the output terminal to output from the AND circuit.
  • the AND circuit 314 is logically equivalent to an OR (logical sum) circuit.
  • the AND circuit 315 is logically a NOR (negative OR) circuit. Is equivalent to
  • Boundary test data is input to one input terminal of the AND circuit 311 from the scan-out terminal SO of the input circuit 142 via the boundary scan chain 240, and the A clock signal from the test control circuit 250 is input to the other input terminal.
  • ACK is input.
  • An input terminal to which data for the boundary scan test is input is a scan-in terminal SI of the boundary scan circuit 310.
  • a data signal is input to one input terminal of the AND circuit 312 via the input buffer 301, and a test clock TCK is input from the test control circuit 250 to the other input terminal.
  • the input terminal to which the data signal is input becomes the data input terminal D of the boundary scan circuit 310.
  • the A clock ACK that is the shift clock is inverted from the test control circuit 250 and input to one input terminal, and the test clock TCK is inverted and input from the test control circuit 250 to the other input terminal.
  • the output of the AND circuit 314 is inverted and input to the latch 1 as a clock signal.
  • the B clock BCK which is a shift clock
  • the test clock TCK is inverted and inputted to the other input terminal from the test control circuit 250.
  • the output of the AND circuit 315 is input to the latch 2 as a clock signal.
  • An update signal UP that outputs scan data to the combinational circuit 110 that performs the system operation is input to the clock input terminal of the latch 3 by reflecting the scan data held in the latch 2 from the test control circuit 250 to the latch 3. Is done.
  • test mode signal input from the test control circuit 250 is “0”, and the selector 302 connects the input buffer 301 and the combinational circuit 110.
  • the input data input from the input terminal 121 via the input buffer 301 is transferred to the combinational circuit 110.
  • the combinational circuit 110 processes input data.
  • the selector 302 switches the data input source to the data output terminal Q of the boundary scan circuit 310.
  • the test control circuit 250 outputs the A clock ACK, the B clock BCK, the test clock TCK, and the update signal UP at a predetermined timing.
  • Boundary scan circuit 310 receives boundary scan test data as input to scan-in terminal SI, and A clock ACK, B clock BCK, test clock TCK, and update signal UP are input at predetermined timings.
  • data input to the data input terminal D is input from the scan-out terminal SO to the scan-in terminal SI of the input circuit 151 via the latch 1 and the latch 2.
  • the data output terminal q of the latch 3 is connected to one input terminal of the selector 302.
  • the input circuits 142 to 145 and the output circuits 151 to 155 each have the same boundary scan circuit 310 as the input circuit 141.
  • the scan-in terminal SI and the scan-out terminal SO of the boundary scan circuit 310 of the input circuits 141 to 145 and the output circuits 151 to 155 are connected by the boundary scan chain 240.
  • the LSI 1 connects wiring and other LSIs to the input terminals 121 to 125 and the output terminals 131 to 135 shown in FIG. 1, and the boundary scan test to the input circuits 141 to 145 and the output circuits 151 to 155 via the boundary scan chain 240. Boundary scan test is performed by setting the data.
  • FIG. 3 is a diagram showing a circuit configuration of the scan FF 201 included in the LSI 1 of the comparative example.
  • the scan FF 201 includes AND circuits 311 and 312, an OR circuit 313, AND circuits 314 and 315, a latch 1, and a latch 2.
  • the AND circuits 311 and 312, the OR circuit 313, the AND circuits 314 and 315, the latch 1 and the latch 2 of the scan FF 201 are respectively the AND circuits 311 and 312, the OR circuit 313, the AND circuits 314 and 315, and the latch of the boundary scan circuit 310. 1 has the same configuration as the latch 2.
  • One terminal of the AND circuit 311 is connected to the input terminal 230A (see FIG. 1) of the scan chain 230 and serves as the scan-in terminal SI of the AND circuit 311.
  • the A clock ACK is input from the test control circuit 250 to the other terminal of the AND circuit 311.
  • One terminal of the AND circuit 312 is connected to the input circuit 142, and the test clock TCK is input from the test control circuit 250 to the other terminal.
  • the data output terminal q of the latch 2 is connected to the input terminal of the combinational circuit 101 and the scan-in terminal SI of the scan FF 202.
  • the input / output relationship of the OR circuit 313, the AND circuits 314 and 315, and the latch 1 is the same as that of the OR circuit 313, the AND circuits 314 and 315, and the latch 1 of the boundary scan circuit 310 shown in FIG.
  • the connection relationship among the data input terminal D, the data output terminal Q, the scan-in terminal SI, and the scan-out terminal SO of the scan FFs 202 to 228 is as shown in FIG.
  • the test control circuit 250 receives scan test test data input from an external test apparatus via the scan chain 230 and the scan-in terminals SI and scan-out terminals SO of the scan FFs 201 to 228, respectively. To 224.
  • the test control circuit 250 inputs the test data set in each of the scan FFs 201 to 224 to the combinational circuits 101 to 106 from the data output terminal Q.
  • the combinational circuits 101 to 106 output the result data in accordance with the logic set in each of the combinational circuits 101 to 106.
  • the result data output from the combinational circuits 101 to 106 is input to the data input terminals D of the scan FFs 205 to 228.
  • test control circuit 250 operates the scan FFs 201 to 228 to transfer the result data at the data input terminals D of the scan FFs 205 to 228 to the data output terminal Q, and outputs the result data output from the combinational circuits 101 to 106. And taken out via the scan chain 230.
  • the result data of the combinational circuits 101 to 106 extracted by the test control circuit 250 is compared with expected value data for the test data in an external test apparatus such as an LSI tester, and whether each of the combinational circuits 101 to 106 is operating normally. A determination is made whether or not.
  • the LSI 1 is determined to be non-defective, and if the result data does not match the expected value data, the LSI 1 is determined to be defective.
  • the combinational circuits 101 to 106 can perform the scan shift between the FFs by the scan FFs 201 to 228, so that the operation can be confirmed by the scan test.
  • the LSI 1 of the comparative example has a problem that the operation check cannot be performed for the combinational circuit 110 that is not connected to the scan chain.
  • an embodiment described below aims to provide an integrated circuit and an information processing apparatus that solve the above-described problems.
  • the integrated circuit and the information processing apparatus of the embodiment will be described.
  • FIG. 4 is a diagram illustrating an information processing apparatus including the integrated circuit according to the first embodiment.
  • the server 10 as an information processing apparatus including the integrated circuit according to the first embodiment includes a CPU (Central Processing Unit) 11, a memory buffer 12, and a main storage device 13.
  • a CPU Central Processing Unit
  • the CPU 11, the memory buffer 12, and the main storage device 13 are connected by a dedicated system bus 14.
  • the CPU 11 includes a CPU core 11A and a memory controller 11B.
  • the memory buffer 12 transfers data between the memory controller 11B and the main storage device 13.
  • the main storage device 13 is configured by a memory module such as a DIMM (Dual Inline Memory Module), for example.
  • DIMM Dual Inline Memory Module
  • the integrated circuit of Embodiment 1 can be used as the memory buffer 12, for example.
  • FIG. 5 is a block diagram showing the LSI 100 according to the first embodiment.
  • the LSI 100 includes combinational circuits 101 to 106, combinational circuit 110, input terminals 121 to 125, output terminals 131 to 135, input circuit 410, input circuits 142 to 145, output circuit 420, and output circuits 152 to 155.
  • the LSI 100 includes scan FFs 201 to 228, a scan chain 230, a boundary scan chain 240, a test control circuit 450, a test data input terminal 251, an input circuit 252, an output circuit 253, and a test data output terminal 254.
  • the LSI 100 further includes a data transfer circuit 401 and insertion circuits 402, 403, 404, and 405.
  • Combination circuits 101 to 106 are examples of first combination circuits.
  • the combinational circuits 101 to 106 and the scan FFs 201 to 228 are examples of first signal processing circuits in which a plurality of first combination circuits and a plurality of scan FFs are connected in the order of the scan FF, the first combination circuit, and the scan FF. It is.
  • the input circuit 410, the combinational circuit 110, and the output circuit 420 are an example of a second signal processing circuit.
  • the input circuit 410 and the output circuit 420 are input circuits arranged in place of the input circuits 141 and 151 shown in FIG. 1, and the input circuits 141 and 151 shown in FIG. .
  • the test control circuit 450 is different in control from the test control circuit 250 shown in FIG.
  • the data transfer circuit 401 is connected between the data output terminal Q of the scan FF 208 and the data input terminal of the input circuit 410, and when the operation check test of the combination circuit 110 is performed, the combination circuit 110 is used for operation check. It is provided for transferring data.
  • the insertion circuits 402 and 403 are provided for inserting the input circuit 410 into the scan chain 230.
  • the insertion circuits 404 and 405 are provided for inserting the output circuit 420 into the scan chain 230.
  • the LSI 100 confirms the operation of the combinational circuit 110 by using the data transfer circuit 401 and the insertion circuits 402, 403, 404, and 405. Details of this will be described below with reference to FIG.
  • FIG. 6 is an enlarged view showing a part of the LSI 100 according to the first embodiment.
  • FIG. 6 corresponds to the input circuit 410, the combinational circuit 110, the output circuit 420, the data transfer circuit 401, the insertion circuits 402, 403, 404, and 405, and their peripheral circuits shown in FIG.
  • the input circuit 410 includes selectors 501 and 502 in addition to the input buffer 301A, the selector 302A, and the boundary scan circuit 310A.
  • the input buffer 301A, the selector 302A, and the boundary scan circuit 310A have the same configuration as the input buffer 301, the selector 302, and the boundary scan circuit 310 of the input circuit 141 illustrated in FIG.
  • the boundary scan circuit 310A is an example of the first scan FF.
  • the selector 302A is an example of a test data selection circuit that selects and outputs a signal from either the input buffer 301A or the boundary scan circuit 310A based on a test mode signal input from the test control circuit 450.
  • the combinational circuit 110 is connected to the output terminal of the selector 302A.
  • the selector 302B selects and outputs a signal from either the combinational circuit 110 or the boundary scan circuit 310B based on the test mode signal input from the test control circuit 450.
  • An output terminal 131 is connected to the output terminal of the selector 302B via an output buffer 301B.
  • test mode signal when the test mode signal is “0”, a normal system operation is performed, and data input from the input terminal 121 to the selector via the input buffer 301 is input to the combinational circuit 110.
  • the output data of the combinational circuit 110 is input to the output buffer 301B via the selector 302B.
  • test mode signal is “1”
  • the selector 302A selects the data input from the boundary scan circuit 310A and inputs the data to the combinational circuit 110.
  • the input buffer 301A is connected to one input terminal, and the data output terminal Q of the scan FF 208 is connected to the other input terminal via the transfer circuit 401.
  • the selector 501 functions as an example of a first selection circuit that selectively switches the data input source according to a scan selection signal input from the test control circuit 450.
  • the selector 501 as the first selection circuit switches the data input source between the scan FF 208 on the input side of the combinational circuit 102 that is the first combinational circuit and the input terminal 121 that is an example of the input terminal of the second signal processing circuit. .
  • the scan selection signal is a signal for switching whether to perform a scan test for checking the operation of the combinational circuit 110 selectively.
  • the selector 501 is connected via the transfer circuit 401 as a data input source.
  • the data output terminal Q of the scan FF 208 is selected.
  • the scan-out terminal SO of the scan FF 208 is connected to one input terminal via the insertion circuit 402, and the scan-out terminal SO of the input circuit 142 is connected to the other input terminal.
  • the selector 502 selectively switches the data input source according to the scan selection signal input from the test control circuit 450.
  • the selector 502 selects the scan-out terminal SO of the input circuit 142 as an input source of data. This corresponds to a case where a boundary scan test is performed.
  • the selector 502 selects the scan-out terminal SO of the scan FF 208 connected via the insertion circuit 402 as the data input source.
  • a selector 503 is provided on the input side of the scan-in terminal SI of the scan FF 209.
  • the selector 503 has one input terminal connected to the scan-out terminal SO of the scan FF 208 via the scan chain 230, and the other input terminal connected to the scan-out terminal SO of the boundary scan circuit 310A via the insertion circuit 403. Has been.
  • the selector 503 selectively switches the data input source according to the scan selection signal input from the test control circuit 450.
  • the insertion circuits 402 and 403 are examples of a first insertion circuit that inserts the FF-B0 in the boundary scan circuit 310A into the scan chain. FF-B0 will be described later.
  • the selector 302B and the boundary scan circuit 310B have the same configuration as the selector 302 and the boundary scan circuit 310 of the input circuit 141 shown in FIG.
  • the boundary scan circuit 310B is an example of the second scan FF.
  • the output buffer 301B prior to output to the circuit or device is connected to an external output terminal 131 is provided for transmitting the output data.
  • the selector 504 has one input terminal connected to the scan-out terminal SO of the boundary scan circuit 310A via the boundary scan chain 240, and the other input terminal connected to the scan-out terminal SO of the scan FF 220 via the insertion circuit 404.
  • the selector 504 selectively switches the data input source according to the scan selection signal input from the test control circuit 450.
  • a selector 505 is provided on the input side of the scan-in terminal SI of the scan FF 221.
  • the selector 505 has one input terminal connected to the scan-out terminal SO of the scan FF 220 via the scan chain 230, and the other input terminal connected to the scan-out terminal SO of the boundary scan circuit 310B via the insertion circuit 405. Yes.
  • the selector 505 is an example of a second selection circuit that selectively switches the data input source according to the scan selection signal input from the test control circuit 450.
  • the selector 505 as the second selection circuit switches the data input source
  • the data input source of the scan FF 2221 on the output side of the combinational circuit 105 which is the first combinational circuit is the same as that of the combinational circuit 105 which is the first combinational circuit.
  • Switching is performed by a combinational circuit 110 which is a two-combination circuit.
  • the selector 505 is a boundary connected via the insertion circuit 405 as a data input source.
  • the scan-out terminal SO of the scan circuit 310B is selected.
  • the insertion circuits 404 and 405 are an example of a second insertion circuit that inserts the FF-B1 in the boundary scan circuit 310B into the scan chain 230.
  • the FF-B1 will be described later.
  • a selector 451 is connected to a terminal for outputting a test clock of the test control circuit 450.
  • the selector 451 has one input terminal connected to a terminal that outputs the test clock TCK of the test control circuit 450, and the other input terminal connected to a PLL (Phase-locked loop) 452 that outputs the system clock CK. Has been.
  • PLL Phase-locked loop
  • the selector 451 selectively switches the output clock to either the test clock TCK or the system clock CK according to the test mode signal output from the test control circuit 450.
  • the clock input terminals of the scan flip-flops 201, 208, 209, 220, 221, and 228, and the flip-flops FF-B0 and FF-B1 are represented as CK.
  • the output terminal of the selector 451 is connected to each clock input terminal CK.
  • the test clock TCK or the system clock CK selected by the selector 451 is input.
  • the test mode signal is a signal for turning on or off a test mode for performing a scan test or a boundary scan test of the LSI 100.
  • the value of the test mode signal is set to “1”, and the selector 451 outputs the test clock TCK output from the test control circuit 450.
  • the value of the test mode signal is set to “0”, and the selector 451 outputs the system clock output from the PLL 452.
  • This system clock is a clock used when the LSI 100 performs a normal operation.
  • test control circuit 450 when performing the operation check test of the combinational circuit 110, sets the test mode signal to “1” and the scan selection signal to “1”. Set.
  • the FF-B0 in the boundary scan circuit 310A can be incorporated into a part of the scan chain 230 via the insertion circuit 402, the selector 502, the insertion circuit 403, and the selector 503. it can.
  • the FF-B1 in the boundary scan circuit 310B can be incorporated into a part of the scan chain 230 via the insertion circuit 404, the selector 504, the insertion circuit 405, and the selector 505.
  • data set to the data output terminal Q of the FF-B0 in the boundary scan circuit 310A is input as test data to the combinational circuit 110 via the selector 302A.
  • the result data of the combinational circuit 110 is input to the data input terminal D of the FF-B1 in the boundary scan circuit 310B, and is extracted outside the LSI 100 via the insertion circuit 405 and the scan chain 230.
  • the scan FFs 201, 208, 209, 220, 221, and 228 are simply referred to as FF0, FF1, FF2, FF3, FF4, and FF5, respectively.
  • the portion including the combinational circuits 101 to 106 and the combinational circuit 110 is the test target 600 of the LSI test.
  • FIG. 7 is a diagram illustrating a circuit of the input circuit 410 of the LSI 100.
  • FIG. 7 is a diagram showing in detail the inside of the boundary scan circuit 310A in the input circuit 410 shown in FIG.
  • the boundary scan circuit 310A includes AND circuits 311A and 312A, an OR circuit 313A, AND circuits 314A and 315A, a latch 1A, a latch 2A, and a latch 3A.
  • the AND circuits 311A and 312A, the OR circuit 313A, the AND circuits 314A and 315A, the latch 1A, the latch 2A, and the latch 3A are respectively the AND circuits 311 and 312, the OR circuit 313, and the AND circuit 314 of the input circuit 141 illustrated in FIG. 315, latch 1, latch 2, and latch 3.
  • connection relationship between the AND circuits 311A and 312A, the OR circuit 313A, the AND circuits 314A and 315A, the latch 1A, the latch 2A, and the latch 3A is the AND circuit 311 and 312 of the input circuit 141 illustrated in FIG.
  • the AND circuit 314, 315, the latch 1, the latch 2, and the latch 3 have the same configuration as the connection relationship. Therefore, the description of the connection relationship among the AND circuits 311A and 312A, the OR circuit 313A, the AND circuits 314A and 315A, the latch 1A, the latch 2A, and the latch 3A is omitted.
  • the flip-flop (FF) including the AND circuits 311A and 312A, the OR circuit 313A, the AND circuits 314A and 315A, the latch 1A, and the latch 2A is referred to as FF-B0.
  • the circuit configuration of the FF-B0 is similar to the circuit configuration of the scan FFs 201 to 228 (see FIG. 3).
  • FIG. 8 is a diagram showing a circuit of the output circuit 420 of the LSI 100.
  • FIG. 8 is a diagram showing in detail the inside of the boundary scan circuit 310B in the output circuit 420 shown in FIG.
  • the boundary scan circuit 310B includes AND circuits 311B and 312B, an OR circuit 313B, AND circuits 314B and 315B, a latch 1B, a latch 2B, and a latch 3B.
  • the AND circuits 311B and 312B, the OR circuit 313B, the AND circuits 314B and 315B, the latch 1B, the latch 2B, and the latch 3B are respectively the AND circuits 311 and 312, the OR circuit 313, and the AND circuit 314 of the input circuit 141 illustrated in FIG. 315, latch 1, latch 2, and latch 3.
  • the AND circuits 311B and 312B, the OR circuit 313B, the AND circuits 314B and 315B, the latches 1B, the latches 2B, and the latches 3B are connected to each other with respect to the AND circuits 311 and 312 of the input circuit 141 shown in FIG.
  • the connection relationship between the AND circuits 314 and 315, the latch 1, the latch 2, and the latch 3 is the same. Therefore, the description of the connection relationship between the AND circuits 311B and 312B, the OR circuit 313B, the AND circuits 314B and 315B, the latch 1B, the latch 2B, and the latch 3B is omitted.
  • the flip-flop (FF) including the AND circuits 311B and 312B, the OR circuit 313B, the AND circuits 314B and 315B, the latch 1B, and the latch 2B is referred to as FF-B1.
  • the circuit configuration of the FF-B1 is the same as that of the FF-B0 (see FIG. 7) and the scan FFs 201 to 228 (see FIG. 3).
  • FIG. 9A with reference to the timing chart of FIG. 9B, a description will be given of the operation confirmation test of the combinational circuit 110 in the LSI100 of the first embodiment.
  • FIG. 9A and 9B are timing charts showing timings of various signals and various clocks when performing an operation check test of the combinational circuit 110 of the LSI 100 according to the first embodiment. Although shown separately in FIG. 9A and FIG. 9B, one timing chart is shown in FIG. 9A and FIG. 9B.
  • the A clock ACK, the B clock BCK, the test clock TCK, and the update signal UP are simply referred to as ACK, BCK, TCK, and UP, respectively.
  • the scan-in terminal SI and the scan-out terminal SO are referred to as SI and SO, respectively.
  • ACK, BCK, and TCK are driven at the timing shown in FIG. 9A.
  • FF-B0 shown in FIG. 7, when CK is at L level, ACK is at L level, and BCK is at H level, the clock signal input to latch 1A is at L level, and the clock signal input to latch 2A is L level.
  • TCK is L level
  • ACK is H level
  • BCK is H level
  • the clock signal input to the latch 1A is H level
  • the clock signal input to the latch 2A is L level.
  • the value of the data input terminal d of the latch 1A can be reflected to the data output terminal q of the latch 1A at the rising edge of ACK when TCK is at the L level and BCK is at the H level. .
  • FF-B0 when TCK is L level, ACK is L level, and BCK is H level, the clock signal input to the latch 1A is L level, and the clock signal input to the latch 2A is L level. It is.
  • TCK is at L level
  • ACK is at L level
  • BCK is at L level
  • the clock signal input to the latch 1A is L level
  • the clock signal input to the latch 2A is H level.
  • the value of the data input terminal d of the latch 2A is reflected on the data output terminal q of the latch 2A at the fall of BCK in the state where TCK is at the L level and ACK is at the L level. it can.
  • FF-B0 when TCK is L level, ACK is L level, and BCK is L level, the clock signal input to the latch 1A is L level, and the clock signal input to the latch 2A is L level. It is.
  • TCK is H level
  • ACK is L level
  • BCK is L level
  • the clock signal input to the latch 1A is H level
  • the clock signal input to the latch 2A is L level.
  • the value of the data input terminal d of the latch 1A can be reflected to the data output terminal q of the latch 1A at the rising edge of TCK in the state where ACK is at L level and BCK is at L level. .
  • FF-B0 when TCK is H level, ACK is L level, and BCK is L level, the clock signal input to the latch 1A is L level, and the clock signal input to the latch 2A is L level. It is.
  • TCK is at L level
  • ACK is at L level
  • BCK is at L level
  • the clock signal input to the latch 1A is L level
  • the clock signal input to the latch 2A is H level.
  • the value of the data input terminal d of the latch 2A is reflected to the data output terminal q of the latch 2A at the falling edge of TCK in the state where ACK is at L level and BCK is at L level. it can.
  • the latch 3A reflects the value of the data input terminal d on the data output terminal q when UP falls from the H level to the L level.
  • FF-B1 having the same circuit configuration and input signal as FF-B0.
  • the scan FFs 201 to 228 have the same circuit configuration and input signals as the FF-B0 and FF-B1, and the values of the scan-out terminals SO of the scan FFs 201 to 228 are respectively the scan FF 201 to FF.
  • 228 is the value of the data output terminal q of the latch 2 included in 228. For this reason, the values of the scan-out terminals SO of the scan FFs 201 to 228 are updated at the fall of BCK, respectively, when TCK is at the L level and ACK is at the L level.
  • the scan FFs 201, 208, 209, 220, 221, and 228 are represented as FF0, FF1, FF2, FF3, FF4, and FF5, respectively. Therefore, the values of the scan-out terminals SO of FF0, FF1, FF2, FF3, FF4, and FF5 are updated at the falling edge of BCK when TCK is at L level and ACK is at L level.
  • test data data to be input to the combinational circuit 110
  • TD data to be input to the combinational circuit 110
  • RD result data
  • test mode signal and the scan selection signal are both at the L level, and ACK, BCK, UP, and TCK are all at the L level.
  • SI of FF0 has TD13 and SO has TD12.
  • SI of FF1 has TD12
  • SO has TD11.
  • the output of the latch 1B of the FF-B1 is TD22.
  • both the test mode signal and the scan selection signal rise to H level, and BCK rises to H level.
  • ACK rises for the first time and becomes H level.
  • the latch 1A of FF-B0 becomes TD11 in order to reflect the value of the data input terminal d (SO) on the data output terminal q.
  • the latch 1A of FF-B1 is assumed to be TD23.
  • BCK falls for the first time and goes to L level.
  • SO of FF0 takes the value (TD13) falling before SI of BCK, it becomes TD13.
  • the next test data TD14 is input to the SI of FF0.
  • SO of FF1 takes the value (TD12) falling before SI of BCK, becomes TD12.
  • SI of FF1 is, this means that the value output from the SO of FF0 is input, the TD13.
  • Latch 2A of FF-B0 takes the output of the falling front of the latch 1A of BCK a (TD11), it becomes TD11.
  • the latch 2B of FF-B1 takes in the output (TD23) of the latch 1B before the fall of BCK and becomes TD23.
  • the SO of FF4 takes in the SI value (TD22) before the fall of BCK and becomes TD22.
  • TD23 which is the next test data is input to SI of FF4.
  • SO of FF5 it takes the value (TD21) falling before SI of BCK, becomes TD21. Further, since the value output from the SO of FF4 is input to the SI of FF5, it becomes TD22.
  • the latch 3A of the boundary scan circuit 310A takes in the output (TD1n) of the latch 2A, and becomes TD1n.
  • the output value of the latch 3A (TD1n) is input to the combining circuit 110 via the selector 302A (see FIG. 7).
  • the combinational circuit 110 performs an operation based on TD1n and outputs result data RD1n.
  • RD1n outputted from the combinational circuit 110 is input to the data input terminal D of the boundary scan circuit 310B (see FIG. 8).
  • the rising edge of ACK and the falling edge of BCK are repeatedly executed after time t5, so that the result data RD1n processed by the combinational circuit 110 is sequentially transferred to FF4 and FF5.
  • the extracted result data is compared with test data that is an expected value by an external test device, and the operation of the combinational circuit 110 is confirmed.
  • the combinational circuit 110 is inserted into a part of the data transfer path by the scan chain 230 using the input circuit 410 and the output circuit 420 each including the boundary scan circuits 310A and 310B. Thus, the operation of the combinational circuit 110 can be confirmed.
  • Inserting the combinational circuit 110 into a part of the data transfer path by the scan chain 230 is realized by the LSI 100 including the data transfer circuit 401, the insertion circuits 402 to 405, and the selectors 501, 502, 503, and 504. .
  • the minimum elements data transfer circuit 401, insertion circuits 402 to 405, selectors 501, 502, 503, and 504 are utilized by using the boundary scan circuit 310 (see FIG. 2) of the LSI 1 of the comparative example shown in FIG. ), The operation confirmation of the combinational circuit 110 that could not be confirmed in the comparative example can be realized.
  • the input terminal of the combinational circuit 110 is connected to the scan FF 208 to input scan test data to the combinational circuit 110, and the output terminal of the combinational circuit 110 is connected to the scan FF 221 to output data from the combinational circuit 110.
  • the form of taking out has been described.
  • the input terminal and the output terminal of the combinational circuit 110 may be connected to any scan FF, and by forming a data transfer path so that the combinational circuit 110 is inserted into a part of the scan chain 230, As in the case described above, the operation of the combinational circuit 110 can be confirmed.
  • FIG. 10 is an enlarged view of a part of the LSI 200 according to the second embodiment.
  • FIG. 10 corresponds to a part of the LSI 100 of the first embodiment shown in FIG. 6, but FIG. 10 shows the scan FFs 208 and scans on the input side and output side of the combinational circuit 102 as the first combinational circuit. Only the section of FF209 is shown.
  • the LSI 200 of the second embodiment is different from the LSI 100 of the first embodiment in that the operation of the combinational circuit 110 as the second combinational circuit is checked without using the boundary scan circuits 310A and 310B.
  • the LSI 200 is different from the LSI 100 of the first embodiment in that the LSI 200 includes a transfer circuit 1001, a transfer circuit 1002, a selector 1003, and a selector 1004.
  • the transfer circuit 1001 connects the data output terminal Q of the scan FF 208 and one input terminal of the selector 1004.
  • the transfer circuit 1001 is connected to one input terminal, the data output terminal Q of the boundary scan circuit 310A is connected to the other input terminal, and the output terminal is connected to one input terminal of the selector 302A.
  • the transfer circuit 1001 and the selector 1004 function as a first selection circuit that switches the data output destination of the scan FF 208 between the combinational circuit 102 and the combinational circuit 110.
  • the transfer circuit 1002 connects the output terminal of the combinational circuit 110 and one input terminal of the selector 1003.
  • the other input terminal of the selector 1003 is connected to the output terminal of the combinational circuit 102.
  • the transfer circuit 1002 and the selector 1003 function as a second selection circuit that switches the data input source of the scan FF 209 between the combinational circuit 102 and the combinational circuit 110.
  • the selector 1003 receives a scan selection signal from the test control circuit 450. When the value of the scan selection signal becomes 1, the selector 1003 connects the transfer circuit 1002 and the data input terminal D of the scan FF 209. This is a case where an operation check test of the combinational circuit 110 is performed in the LSI test.
  • the selector 1003 connects the combinational circuit 102 and the data input terminal D of the scan FF 209. This is a case where an operation check test of the combinational circuit 102 is performed in the LSI test.
  • the combinational circuit 110 is inserted into a part of the data transfer path by the scan chain 230 without using the boundary scan circuits 310A and 310B. Operation check can be performed.
  • Inserting the combinational circuit 110 into a part of the data transfer path by the scan chain 230 is realized by the LSI 200 including the transfer circuit 1001, the transfer circuit 1002, and the selector 1003.
  • the boundary scan circuit 310 (see FIG. 2) of the LSI 1 of the comparative example shown in FIG. 1, the minimum elements (transfer circuit 1001, transfer circuit 1002, selector 1003) are added, and the comparative example operates. Operation confirmation of the combinational circuit 110 that could not be confirmed can be realized.

Abstract

　スキャンチェーンで接続されていない区間に存在する組合せ回路についても動作確認試験を行うことのできる集積回路を提供することを課題とする。　集積回路は、複数の第１組合せ回路と複数のスキャンＦＦとが、スキャンＦＦ、第１組合せ回路、及びスキャンＦＦの順で接続される第１信号処理回路と、前記第１組合せ回路とは異なる第２組合せ回路を有する第２信号処理回路と、前記複数の第１組合せ回路のうちの一の第１組合せ回路の入力側のスキャンＦＦからのデータ又は前記第２信号処理回路の入力端子からのデータを選択し、前記第２組合せ回路に出力する第１選択回路と、前記一の第１組合せ回路とは異なる他の第１組合せ回路からのデータ又は前記第２組合せ回路からのデータを選択し、前記他の第１組合せ回路の出力側のスキャンＦＦに出力する第２選択回路とを含む。

Description

集積回路
　本発明は、集積回路に関する。
　従来より、ＩＥＥＥ１１４９．１（The Institute of Electrical and Electronics Engineers, Inc. 1149.1）のＪＴＡＧ（Joint Test Action Group）規格に基づいて、大規模集積回路（ＬＳＩ：Large Scale Integration）の入出力インタフェースのスキャンを行うバウンダリスキャンテスト（Boundary Scan Test）を行うバウンダリスキャン回路がある。このようなバウンダリスキャン回路は、集積回路に含まれている。
特開２００２－２３６１４５号公報 特開平１１－２８１７１０号公報
　ところで、従来の集積回路は、ＬＳＩの入出力インタフェースのスキャンであるバウンダリスキャンテストを行うバウンダリスキャン回路の他に、ＬＳＩの内部回路のスキャンテストを行うためのスキャンチェーンを含んでいる。スキャンテストは、集積回路に含まれる組合せ回路の動作確認試験である。スキャンチェーンは、集積回路に多数含まれる組合せ回路の各々の入力側と出力側に設けられるスキャンＦＦ（Flip Flop）のスキャンイン端子とスキャンアウト端子をチェーン状に接続するスキャンテスト用の回路である。
　スキャンテストでは、各スキャンＦＦに１又は０のいずれかの値のテストデータを保持させ、テストデータを入力側のスキャンＦＦから入力し、組合せ回路による処理結果であるリザルトデータを介して出力側のスキャンＦＦに出力する。そして、スキャンＦＦに保持された各組合せ回路の処理結果である出力データをスキャンにより取り出して期待値と比較することにより、各組合せ回路の動作の良否を確認する。
　このようなスキャンチェーンを用いて行うスキャンテストは、スキャンチェーンに接続されることにより、入力側のスキャンＦＦと出力側のスキャンＦＦとの間で組合せ回路を介して、入力したテストデータに対する組合せ回路の出力データを出力できる区間については行うことができるが、スキャンチェーンに接続されてない区間については行うことができない。
　このため、スキャンチェーンで接続されていない区間に存在する組合せ回路については、動作確認を行うことができないという課題があった。
　そこで、本発明は、スキャンチェーンで接続されていない区間に存在する組合せ回路についても動作確認試験を行うことのできる集積回路を提供することを目的とする。
　本発明の実施の形態の集積回路は、複数の第１組合せ回路と複数のスキャンＦＦとが、スキャンＦＦ、第１組合せ回路、及びスキャンＦＦの順で接続される第１信号処理回路と、前記第１組合せ回路とは異なる第２組合せ回路を有する第２信号処理回路と、前記複数の第１組合せ回路のうちの一の第１組合せ回路の入力側のスキャンＦＦからのデータ又は前記第２信号処理回路の入力端子からのデータを選択し、前記第２組合せ回路に出力する第１選択回路と、前記一の第１組合せ回路とは異なる他の第１組合せ回路からのデータ又は前記第２組合せ回路からのデータを選択し、前記他の第１組合せ回路の出力側のスキャンＦＦに出力する第２選択回路とを含む。
　スキャンチェーンで接続されていない区間に存在する組合せ回路についても動作確認試験を行うことのできる集積回路を提供することができる。
比較例の集積回路に含まれるスキャンチェーンを示す図である。 比較例のＬＳＩ１の入力回路１４１の回路を示す図である。 比較例のＬＳＩ１に含まれるスキャンＦＦ２０１の回路構成を示す図である。 実施の形態１の集積回路を含む情報処理装置を示す図である。 実施の形態１のＬＳＩ１００を示すブロック図である。 実施の形態１のＬＳＩ１００の一部分を拡大して示す図である。 ＬＳＩ１００の入力回路４１０の回路を示す図である。 ＬＳＩ１００の出力回路４２０の回路を示す図である。 実施の形態１のＬＳＩ１００の組合せ回路１１０の動作確認試験を行う際の各種信号及び各種クロック等のタイミングを示すタイミングチャートである。 実施の形態１のＬＳＩ１００の組合せ回路１１０の動作確認試験を行う際の各種信号及び各種クロック等のタイミングを示すタイミングチャートである。 実施の形態２のＬＳＩ２００の一部分を拡大して示す図である。
　以下、本発明の集積回路及び情報処理装置を適用した実施の形態について説明する。
　実施の形態の集積回路及び情報処理装置について説明する前に、まず、図１乃至図３を用いて、比較例の集積回路の問題点について説明する。
　図１は、比較例の集積回路に含まれるスキャンチェーンを示す図である。
　図１に示す大規模集積回路（以下、ＬＳＩと略す）１は、組合せ回路１０１～１０６、組合せ回路１１０、入力端子１２１～１２５、出力端子１３１～１３５、入力回路１４１～１４５、及び出力回路１５１～１５５を含む。
　ここで、説明の便宜上、図１には、６つの組合せ回路１０１～１０６、及び１つの組合せ回路１１０を示すが、ＬＳＩ１は、より多くの組合せ回路１０１～１０６及び組合せ回路１１０を含んでもよい。
　同様に、ＬＳＩ１は、より多くの入力端子１２１～１２５、出力端子１３１～１３５、入力回路１４１～１４５、及び出力回路１５１～１５５を含んでもよい。
　また、ＬＳＩ１は、さらに、スキャンＦＦ２０１～２２８、スキャンチェーン２３０、バウンダリスキャンチェーン２４０、テスト制御回路２５０、テストデータ入力端子２５１、入力回路２５２、出力回路２５３、及びテストデータ出力端子２５４を含む。
　ここで、説明の便宜上、図１には２８個のスキャンＦＦ２０１～２２８を示すが、ＬＳＩ１は、より多くのスキャンＦＦを含んでもよい。
　なお、スキャンチェーン２３０、バウンダリスキャンチェーン２４０、テスト制御回路２５０、テストデータ入力端子２５１、入力回路２５２、出力回路２５３、及びテストデータ出力端子２５４については、少なくとも１つずつＬＳＩ１に含まれていればよい。
　図１のＬＳＩ１は、例えば、ＣＰＵ（Central Processing Unit：中央演算処理装置）に接続されたメモリコントローラと、主記憶装置との間に接続されるメモリバッファとして用いられる。
　組合せ回路１０１～１０６は、ＬＳＩ１のユーザが自由に論理を設計することのできる回路であり、入力データに対する組合せ回路の動作により出力データが得られる回路である。組合せ回路１０１～１０６の入力端子には、スキャンＦＦ２０１～２２４のデータ出力端子Ｑが接続されている。また、組合せ回路１０１～１０６の出力端子には、スキャンＦＦ２０５～２２８のデータ入力端子Ｄが接続されている。
　組合せ回路１０１～１０６は、それぞれ、自身に対して図１中の左側に位置するスキャンＦＦ２０１～２２４のデータ出力端子Ｑから入力されるデータを処理し、自身に対して図１中の右側に位置するスキャンＦＦ２０５～２２８のデータ入力端子Ｄに出力する。例えば、組合せ回路１０１は、スキャンＦＦ２０１のデータ出力端子Ｑから入力されるデータを処理し、スキャンＦＦ２０８のデータ入力端子Ｄに入力する。
　組合せ回路１１０は、組合せ回路１０１～１０６と同様に、ＬＳＩ１のユーザが自由に論理を設計することのできる回路であり、入力データに対する組合せ回路の動作により出力データが得られる回路である。組合せ回路１１０は、入力側及び出力側のＦＦが、スキャン端子を備えスキャン機能を有するスキャンＦＦではなく、スキャン端子及びスキャン機能を備えないノンスキャンＦＦである点が組合せ回路１０１～１０６と異なる。組合せ回路１１０の入力側には、入力回路１４１を介して入力端子１２１が接続されている。組合せ回路１１０の出力側には、出力回路１５１を介して出力端子１３１が接続されている。
　入力端子１２１～１２５は、ＬＳＩ１の入力端子である。例えば、ＬＳＩ１がメモリバッファとして用いられる場合には、入力端子１２１～１２５を介して、メモリコントローラ又は主記憶装置から様々なデータがＬＳＩ１に入力される。
　出力端子１３１～１３５は、ＬＳＩ１の出力端子である。例えば、ＬＳＩ１がメモリバッファとして用いられる場合には、出力端子１３１～１３５を経て、ＬＳＩ１からメモリコントローラ又は主記憶装置に様々なデータが出力される。
　入力回路１４１～１４５は、それぞれ、入力端子１２１～１２５を介して入力されるデータを組合せ回路１１０及びスキャンＦＦ２０１～２０４に出力する回路である。入力回路１４１～１４５は、バウンダリスキャン回路を含み、バウンダリスキャンチェーン２４０が接続されている。この入力回路１４１～１４５は同様の機能を有する。
　入力回路１４１～１４５には、例えば、ＬＳＩ１を実装する基板上に形成された配線を介して、他のＬＳＩの出力端子が接続される。
　出力回路１５１～１５５（図１参照）は、それぞれ、組合せ回路１１０及びスキャンＦＦ２２５～２２８から出力されるデータを出力端子１３１～１３５に出力する回路である。出力回路１５１～１５５は、バウンダリスキャン回路を含み、バウンダリスキャンチェーン２４０が接続されている。
　出力回路１５１～１５５には、例えば、ＬＳＩ１を実装する基板上に形成された配線を介して、他のＬＳＩの入力端子が接続される。
　なお、入力回路１４１～１４５及び出力回路１５１～１５５の回路構成については図２を用いて後述する。
　スキャンＦＦ２０１～２２８は、各々のスキャンイン端子ＳＩ（Scan In）と、スキャンアウト端子ＳＯ（Scan Out）とがスキャンチェーン２３０によって接続されており、ＬＳＩ１の内部に含まれる組合せ回路１０１～１０６のスキャンテストを行うために設けられている。スキャンＦＦ２０１～２２４の各々には、スキャンチェーン２３０を介してスキャンテスト用のテストデータを設定することができる。また、スキャンテストにおいて組合せ回路１０１～１０６によって処理され、スキャンＦＦ２０５～２２８に入力されるテストデータは、スキャンチェーン２３０を介して取り出すことができる。なお、スキャンＦＦ２０１～２２８の回路構成については、図３を用いて後述する。
　スキャンチェーン２３０は、入力端子２３０Ａ及び出力端子２３０Ｂを有する。スキャンチェーン２３０は、入力端子２３０Ａと出力端子２３０Ｂとの間に介在するスキャンＦＦ２０１～２２８のスキャンイン端子ＳＩとスキャンアウト端子ＳＯをチェーン状に接続している。スキャンチェーン２３０は、組合せ回路１０１～１０６の各々の動作を確認するスキャンテストを行うために設けられている。
　スキャンチェーン２３０の入力端子２３０Ａは、テスト制御回路２５０に接続されており、テスト制御回路２５０からスキャンテスト用のテストデータが入力される。また、スキャンチェーン２３０の出力端子２３０Ｂは、テスト制御回路２５０に接続されており、スキャンテストの結果を表すリザルトデータをテスト制御回路２５０に入力する。
　バウンダリスキャンチェーン２４０は、入力端子２４０Ａ及び出力端子２４０Ｂを有する。バウンダリスキャンチェーン２４０は、入力端子２４０Ａと出力端子２４０Ｂに介在する入力回路１４１～１４５及び出力回路１５１～１５５のスキャンイン端子ＳＩとスキャンアウト端子ＳＯをチェーン状に接続している。バウンダリスキャンチェーン２４０は、入力回路１４１～１４５及び出力回路１５１～１５５の接続状態を試験するためのバウンダリスキャンテストを行うために設けられている。
　バウンダリスキャンチェーン２４０の入力端子２４０Ａは、テスト制御回路２５０に接続されており、テスト制御回路２５０からバウンダリテスト用のテストデータが入力される。また、バウンダリスキャンチェーン２４０の出力端子２４０Ｂは、テスト制御回路２５０に接続されており、バウンダリスキャンテストの結果を表すリザルトデータをテスト制御回路２５０に入力する。
　テスト制御回路２５０は、バウンダリスキャンテスト及びスキャンテストの制御を行うＴＡＰ＿ＣＯＮ（Test Access Port Controller）等の制御回路であり、ＪＴＡＧ規格に準拠するステートマシンを有する制御回路である。テスト制御回路２５０は、バウンダリスキャンテストを行う際に、ＬＳＩテスタ等の外部試験装置から入力されるバウンダリスキャンテスト用のテストデータをバウンダリスキャンチェーン２４０に入力するとともに、ＪＴＡＧ規格で定められるテストクロック等を入力回路１４１～１４５及び出力回路１５１～１５５に入力する。
　また、テスト制御回路２５０は、スキャンテストを行う際に、外部試験装置から入力されるスキャンテスト用のデータをスキャンチェーン２３０に入力するとともに、ＪＴＡＧ規格で定められるテストクロック等をスキャンＦＦ２０１～２２８に入力する。
　バウンダリスキャンテストの結果を表すリザルトデータ、及びスキャンテストの結果を表すリザルトデータは、テスト制御回路２５０からＬＳＩテスタ等の外部試験装置に転送され、外部試験装置によって良否の判定が行われる。
　テストデータ入力端子２５１は、スキャンテスト及びバウンダリスキャンテストを行う際に、外部試験装置に接続される端子である。テストデータ入力端子２５１を介して、外部試験装置からテスト制御回路２５０にバウンダリスキャンテスト用のデータ及びスキャンテスト用のデータが入力される。
　入力回路２５２は、外部試験装置からテストデータ入力端子２５１を介して入力されるテスト用のデータをテスト制御回路２５０に入力する。
　出力回路２５３は、テスト制御回路２５０に接続されており、スキャンテスト及びバウンダリスキャンテストの結果を表すリザルトデータをテストデータ出力端子２５４に伝送する。
　テストデータ出力端子２５４は、外部試験装置に接続されており、出力回路２５３を介してテスト制御回路２５０から伝送されるテスト結果を表すリザルトデータを外部試験装置に出力するための端子である。
　なお、スキャンチェーン２３０、バウンダリスキャンチェーン２４０、及びテスト制御回路２５０は、図示しないセレクタ、デコーダ、レジスタ等を介して接続されている。
　ここで、図２及び図３を用いて、入力回路１４１～１４５、出力回路１５１～１５５、及びスキャンＦＦ２０１～２２８の回路構成と、バウンダリスキャンテスト及びスキャンテストについて簡単に説明する。
　まず、図２を用いて入力回路１４１～１４５及び出力回路１５１～１５５の回路構成と、バウンダリスキャンテストについて説明する。
　入力回路１４１～１４５及び出力回路１５１～１５５は、同様の機能を有するため、ここでは入力回路１４１について説明する。
　図２は、比較例のＬＳＩ１の入力回路１４１の回路を示す図である。
　入力回路１４１は、入力バッファ３０１、セレクタ３０２、及びバウンダリスキャン回路３１０を含む。
　入力バッファ３０１は、入力端子１２１に接続される配線を介して他のＬＳＩから入力される入力データを伝送するために設けられている。
　セレクタ３０２は、テスト制御回路２５０から入力されるテストモード信号に基づき、入力バッファ３０１とバウンダリスキャン回路３１０とのいずれかからの信号を選択して出力する。セレクタ３０２の出力端には、組合せ回路１１０が接続されている。
　バウンダリスキャン回路３１０は、ＡＮＤ（論理積）回路３１１、３１２、ＯＲ（論理和）回路３１３、ＡＮＤ回路３１４、３１５、ラッチ１、ラッチ２、ラッチ３を含む。
　ＡＮＤ回路３１１、３１２、ＯＲ回路３１３は、カスケード接続されており、ＯＲ回路３１３の出力端子はラッチ１のデータ入力端子ｄに接続されている。
　ラッチ１のデータ出力端子ｑは、ラッチ２のデータ入力端子ｄに接続され、ラッチ２のデータ出力端子ｑはラッチ３のデータ入力端子ｄに接続されている。ラッチ３のデータ出力端子ｑは、セレクタ３０２の一方の入力端子に接続されている。ラッチ３のデータ出力端子ｑは、バウンダリスキャン回路３１０のデータ出力端子Ｑとなる。
　なお、ラッチ２の出力端子ｑは、バウンダリスキャンチェーン２４０を介して、出力回路１５１に含まれるバウンダリスキャン回路３１０のスキャンイン端子ＳＩに接続されている。
　ＡＮＤ回路３１４の出力端子は、ラッチ１のクロック入力端子に接続されており、ＡＮＤ回路３１５の出力端子は、ラッチ２のクロック入力端子に接続されている。
　ここで、ＡＮＤ回路３１４の２つの入力端子にはインバータがそれぞれ接続され、入力される信号の論理を反転してＡＮＤ回路に入力するとともに、出力端子にもインバータが接続され、ＡＮＤ回路から出力される信号の論理を反転して出力するため、ＡＮＤ回路３１４は論理的にはＯＲ（論理和）回路と等価である。
　また、ＡＮＤ回路３１５の２つの入力端子にはインバータがそれぞれ接続され、入力される信号の論理を反転してＡＮＤ回路に入力するため、ＡＮＤ回路３１５は論理的にはＮＯＲ（否定論理和）回路と等価である。
　ＡＮＤ回路３１１の一方の入力端子には、入力回路１４２のスキャンアウト端子ＳＯからバウンダリスキャンチェーン２４０を介してバウンダリテスト用のデータが入力され、他方の入力端子にはテスト制御回路２５０からＡクロック信号ＡＣＫが入力される。バウンダリスキャンテスト用のデータが入力される入力端子は、バウンダリスキャン回路３１０のスキャンイン端子ＳＩとなる。
　ＡＮＤ回路３１２の一方の入力端子には、入力バッファ３０１を介してデータ信号が入力され、他方の入力端子にはテスト制御回路２５０からテストクロックＴＣＫが入力される。データ信号が入力される入力端子は、バウンダリスキャン回路３１０のデータ入力端子Ｄとなる。
　ＡＮＤ回路３１４は、一方の入力端子にテスト制御回路２５０からシフトクロックであるＡクロックＡＣＫが反転して入力され、他方の入力端子にテスト制御回路２５０からテストクロックＴＣＫが反転して入力される。ＡＮＤ回路３１４の出力は反転してラッチ１にクロック信号として入力される。
　ＡＮＤ回路３１５は、一方の入力端子にテスト制御回路２５０からシフトクロックであるＢクロックＢＣＫが反転して入力され、他方の入力端子にテスト制御回路２５０からテストクロックＴＣＫが反転して入力される。ＡＮＤ回路３１５の出力はラッチ２にクロック信号として入力される。
　ラッチ３のクロック入力端子には、テスト制御回路２５０からラッチ２が保持するスキャンデータをラッチ３に反映することにより、システム動作を行う組合せ回路１１０に対してスキャンデータを出力するアップデート信号ＵＰが入力される。
　バウンダリスキャンテストが行われない通常のシステム動作時には、テスト制御回路２５０から入力されるテストモード信号は"０"であり、セレクタ３０２は入力バッファ３０１と組合せ回路１１０とを接続する。これにより、入力バッファ３０１を介して入力端子１２１から入力される入力データが組合せ回路１１０に転送される。そして、この結果、組合せ回路１１０で入力データの処理が行われる。
　バウンダリスキャンテストを行うために、テスト制御回路２５０がテストモード信号を"１"にすると、セレクタ３０２は、データの入力元をバウンダリスキャン回路３１０のデータ出力端子Ｑに切り替える。
　また、テスト制御回路２５０は、ＡクロックＡＣＫ、ＢクロックＢＣＫ、テストクロックＴＣＫ、アップデート信号ＵＰが所定のタイミングで出力する。
　そして、バウンダリスキャン回路３１０には、バウンダリスキャンテスト用のデータがスキャンイン端子ＳＩに入力されるとともに、ＡクロックＡＣＫ、ＢクロックＢＣＫ、テストクロックＴＣＫ、アップデート信号ＵＰが所定のタイミングで入力される。これにより、データ入力端子Ｄに入力されるデータは、ラッチ１、ラッチ２を経てスキャンアウト端子ＳＯから入力回路１５１のスキャンイン端子ＳＩに入力される。また、ラッチ３のデータ出力端子ｑは、セレクタ３０２の一方の入力端子に接続されている。ラッチ３のクロック入力端子にアップデート信号ＵＰが入力されると、ラッチ２が保持するスキャンデータはラッチ３に反映され、セレクタ３０２を経て組合せ回路１１０にスキャンデータが出力される。
　ここでは、入力回路１４１の回路構成について説明したが、入力回路１４２～１４５、及び出力回路１５１～１５５は、それぞれ、入力回路１４１と同様のバウンダリスキャン回路３１０を有する。
　そして、上述のように、入力回路１４１～１４５、及び出力回路１５１～１５５のバウンダリスキャン回路３１０のスキャンイン端子ＳＩとスキャンアウト端子ＳＯは、バウンダリスキャンチェーン２４０によって接続されている。
　ＬＳＩ１は、図１に示す入力端子１２１～１２５及び出力端子１３１～１３５に配線及び他のＬＳＩを接続し、バウンダリスキャンチェーン２４０を介して入力回路１４１～１４５及び出力回路１５１～１５５にバウンダリスキャンテスト用のデータを設定することにより、バウンダリスキャンテストを行う。
　次に、図３を用いてスキャンＦＦ２０１～２２４の回路構成及びスキャンテストについて説明する。
　スキャンＦＦ２０１～２２８の回路構成は同様の構成を有するため、ここではスキャンＦＦ２０１の回路構成について説明する。
　図３は、比較例のＬＳＩ１に含まれるスキャンＦＦ２０１の回路構成を示す図である。
　図３に示すように、スキャンＦＦ２０１は、ＡＮＤ回路３１１、３１２、ＯＲ回路３１３、ＡＮＤ回路３１４、３１５、ラッチ１、ラッチ２を含む。
　スキャンＦＦ２０１のＡＮＤ回路３１１、３１２、ＯＲ回路３１３、ＡＮＤ回路３１４、３１５、ラッチ１、ラッチ２は、それぞれ、バウンダリスキャン回路３１０のＡＮＤ回路３１１、３１２、ＯＲ回路３１３、ＡＮＤ回路３１４、３１５、ラッチ１、ラッチ２と同様の構成を有する。
　ＡＮＤ回路３１１の一方の端子は、スキャンチェーン２３０の入力端子２３０Ａ（図１参照）に接続されており、ＡＮＤ回路３１１のスキャンイン端子ＳＩとなる。また、ＡＮＤ回路３１１の他方の端子には、テスト制御回路２５０からＡクロックＡＣＫが入力される。
　ＡＮＤ回路３１２の一方の端子は、入力回路１４２に接続されており、他方の端子には、テスト制御回路２５０からテストクロックＴＣＫが入力される。
　また、ラッチ２のデータ出力端子ｑは、組合せ回路１０１の入力端子と、スキャンＦＦ２０２のスキャンイン端子ＳＩとに接続されている。
　なお、ＯＲ回路３１３、ＡＮＤ回路３１４、３１５、及びラッチ１の入出力関係は、図２に示すバウンダリスキャン回路３１０のＯＲ回路３１３、ＡＮＤ回路３１４、３１５、及びラッチ１と同様である。
　なお、スキャンＦＦ２０２～２２８のデータ入力端子Ｄ、データ出力端子Ｑ、スキャンイン端子ＳＩ、及びスキャンアウト端子ＳＯの接続関係は、図１に示す通りである。
　スキャンテストでは、テスト制御回路２５０は、外部試験装置から入力されるスキャンテスト用のテストデータをスキャンチェーン２３０及びスキャンＦＦ２０１～２２８の各々のスキャンイン端子ＳＩ及びスキャンアウト端子ＳＯを介して、スキャンＦＦ２０１～２２４の各々に設定する。
　次に、テスト制御回路２５０は、スキャンＦＦ２０１～２２４の各々に設定したテストデータをデータ出力端子Ｑから組合せ回路１０１～１０６に入力する。これにより、組合せ回路１０１～１０６は、各々の内部に設定された論理に従ってリザルトデータを出力する。組合せ回路１０１～１０６から出力されるリザルトデータは、スキャンＦＦ２０５～２２８のデータ入力端子Ｄに入力される。
　そして、テスト制御回路２５０は、スキャンＦＦ２０１～２２８を動作させてスキャンＦＦ２０５～２２８のデータ入力端子Ｄにあるリザルトデータをデータ出力端子Ｑに転送させ、組合せ回路１０１～１０６から出力されたリザルトデータを、スキャンチェーン２３０を介して取り出す。
　テスト制御回路２５０によって取り出された組合せ回路１０１～１０６のリザルトデータは、ＬＳＩテスタ等の外部試験装置においてテストデータに対する期待値データと比較され、組合せ回路１０１～１０６の各々が正常に動作しているか否かの判定が行われる。
　すなわち、リザルトデータが期待値データと一致する場合にはＬＳＩ１が良品と判断され、リザルトデータが期待値データと不一致である場合にはＬＳＩ１が不良品と判断される。
　以上のような比較例のＬＳＩ１において、組合せ回路１０１～１０６はスキャンＦＦ２０１～２２８によってＦＦ間のスキャンシフトを行うことができるため、スキャンテストによる動作確認が可能である。
　しかしながら、組合せ回路１１０は、スキャンチェーンに接続されておらず、ＦＦ間のスキャンシフトを行えないため、組合せ回路１１０については動作確認を行うことができないという問題があった。
　以上のように、比較例のＬＳＩ１は、スキャンチェーンに接続されていない組合せ回路１１０については動作確認を行うことができないという問題がある。
　このため、以下で説明する実施の形態では、上述の問題点を解決した集積回路、及び情報処理装置を提供することを目的とする。以下、実施の形態の集積回路、及び情報処理装置について説明する。
　＜実施の形態１＞
　図４は、実施の形態１の集積回路を含む情報処理装置を示す図である。
　実施の形態１の集積回路を含む情報処理装置としてのサーバ１０は、ＣＰＵ（Central Processing Unit：演算処理装置）１１、メモリバッファ１２、及び主記憶装置１３を含む。ＣＰＵ１１、メモリバッファ１２、及び主記憶装置１３は、例えば、専用のシステムバス１４で接続されている。
　ＣＰＵ１１は、ＣＰＵコア１１Ａとメモリコントローラ１１Ｂを含む。
　メモリバッファ１２は、メモリコントローラ１１Ｂと主記憶装置１３との間でデータの転送を行う。
　主記憶装置１３は、例えば、ＤＩＭＭ（Dual Inline Memory Module）のようなメモリモジュールにより構成される。
　実施の形態１の集積回路は、例えば、メモリバッファ１２として用いることができる。
　次に、図５を用いて、実施の形態１の集積回路であるＬＳＩ１００について説明する。
　以下で実施の形態１のＬＳＩ１００について説明するにあたり、図１に示す比較例のＬＳＩ１と同一又は同等の要素には同一符号を付し、その説明を省略する。
　図５は、実施の形態１のＬＳＩ１００を示すブロック図である。
　ＬＳＩ１００は、組合せ回路１０１～１０６、組合せ回路１１０、入力端子１２１～１２５、出力端子１３１～１３５、入力回路４１０、入力回路１４２～１４５、出力回路４２０、及び出力回路１５２～１５５を含む。また、ＬＳＩ１００は、スキャンＦＦ２０１～２２８、スキャンチェーン２３０、バウンダリスキャンチェーン２４０、テスト制御回路４５０、テストデータ入力端子２５１、入力回路２５２、出力回路２５３、及びテストデータ出力端子２５４を含む。
　ＬＳＩ１００は、さらに、データ転送回路４０１、挿入回路４０２、４０３、４０４、４０５を含む。
　組合せ回路１０１～１０６は、第１組合せ回路の一例である。組合せ回路１０１～１０６とスキャンＦＦ２０１～２２８は、複数の第１組合せ回路と複数のスキャンＦＦとが、スキャンＦＦ、第１組合せ回路、及びスキャンＦＦの順で接続される第１信号処理回路の一例である。
　入力回路４１０、組合せ回路１１０、及び出力回路４２０は、第２信号処理回路の一例である。
　入力回路４１０と出力回路４２０は、図１に示した入力回路１４１と１５１の代わりに配設されている入力回路であり、図１に示した入力回路１４１と１５１とは内部の回路構成が異なる。
　また、テスト制御回路４５０は、図１に示したテスト制御回路２５０とは制御が異なる。
　データ転送回路４０１は、スキャンＦＦ２０８のデータ出力端子Ｑと入力回路４１０のデータ入力端子との間を接続しており、組合せ回路１１０の動作確認試験を行う際に、組み合わせ回路１１０に動作確認用のデータを転送するために設けられている。
　挿入回路４０２、４０３は、スキャンチェーン２３０に入力回路４１０を挿入するために設けられている。
　挿入回路４０４、４０５は、スキャンチェーン２３０に出力回路４２０を挿入するために設けられている。
　実施の形態１のＬＳＩ１００は、データ転送回路４０１、挿入回路４０２、４０３、４０４、４０５を利用することにより、組合せ回路１１０の動作確認を行う。この詳細については、以下で図６を用いて説明する。
　図６は、実施の形態１のＬＳＩ１００の一部分を拡大して示す図である。
　ＬＳＩ１００の図６に示す部分は、図５に示した入力回路４１０、組合せ回路１１０、出力回路４２０、データ転送回路４０１、挿入回路４０２、４０３、４０４、４０５、及びその周辺回路に相当する。
　図６に示すように、入力回路４１０は、入力バッファ３０１Ａ、セレクタ３０２Ａ、及びバウンダリスキャン回路３１０Ａに加えて、セレクタ５０１、５０２を含む。このうち、入力バッファ３０１Ａ、セレクタ３０２Ａ、及びバウンダリスキャン回路３１０Ａは、図２に示した入力回路１４１の入力バッファ３０１、セレクタ３０２、及びバウンダリスキャン回路３１０と同様の構成を有する。なお、バウンダリスキャン回路３１０Ａは、第１スキャンＦＦの一例である。
　セレクタ３０２Ａは、テスト制御回路４５０から入力されるテストモード信号に基づき、入力バッファ３０１Ａとバウンダリスキャン回路３１０Ａとのいずれかからの信号を選択して出力するテストデータ選択回路の一例である。セレクタ３０２Ａの出力端には、組合せ回路１１０が接続されている。
　セレクタ３０２Ｂは、テスト制御回路４５０から入力されるテストモード信号に基づき、組合せ回路１１０とバウンダリスキャン回路３１０Ｂとのいずれかからの信号を選択して出力する。セレクタ３０２Ｂの出力端には、出力バッファ３０１Ｂを介して出力端子１３１が接続されている。
　実施の形態１では、テストモード信号が"０"の場合は、通常のシステム動作を行う場合であり、入力端子１２１から入力バッファ３０１を介してセレクタに入力されるデータは組合せ回路１１０に入力される。組合せ回路１１０の出力データは、セレクタ３０２Ｂを介して出力バッファ３０１Ｂに入力される。
　テストモード信号が"１"の場合は、バウンダリスキャンテスト、又は、スキャンテストを行う。テストモード信号が"１"の場合は、セレクタ３０２Ａは、バウンダリスキャン回路３１０Ａから入力されるデータを選択して組合せ回路１１０に入力する。
　セレクタ５０１は、一方の入力端子に入力バッファ３０１Ａが接続され、他方の入力端子に転送回路４０１を介してスキャンＦＦ２０８のデータ出力端子Ｑが接続される。セレクタ５０１は、テスト制御回路４５０から入力されるスキャン選択信号によってデータの入力元を選択的に切り替える第１選択回路の一例として機能する。
　第１選択回路としてのセレクタ５０１は、データの入力元を第１組合せ回路である組合せ回路１０２の入力側のスキャンＦＦ２０８と、第２信号処理回路の入力端子の一例である入力端子１２１とで切り替える。
　ここで、スキャン選択信号は、組合せ回路１１０の動作確認を行うためのスキャンテストを行うか否かを選択的に切り替えるための信号である。
　スキャン選択信号の値が"０"の場合は、組合せ回路１１０の動作確認を行わない場合に相当し、セレクタ５０１はデータの入力元として入力バッファ３０１Ａを選択する。
　スキャン選択信号の値が"１"の場合は、組合せ回路１１０の動作確認を行うためのスキャンテストを行う場合に相当し、セレクタ５０１はデータの入力元として、転送回路４０１を介して接続されるスキャンＦＦ２０８のデータ出力端子Ｑを選択する。
　セレクタ５０２は、一方の入力端子に挿入回路４０２を介してスキャンＦＦ２０８のスキャンアウト端子ＳＯが接続され、他方の入力端子に入力回路１４２のスキャンアウト端子ＳＯが接続される。セレクタ５０２は、テスト制御回路４５０から入力されるスキャン選択信号によってデータの入力元を選択的に切り替える。
　スキャン選択信号の値が"０"の場合は、セレクタ５０２はデータの入力元として入力回路１４２のスキャンアウト端子ＳＯを選択する。なお、これは、バウンダリスキャンテストを行う場合に相当する。
　スキャン選択信号の値が"１"の場合は、セレクタ５０２はデータの入力元として挿入回路４０２を介して接続されるスキャンＦＦ２０８のスキャンアウト端子ＳＯを選択する。
　また、スキャンＦＦ２０９のスキャンイン端子ＳＩの入力側には、セレクタ５０３が設けられている。
　セレクタ５０３は、一方の入力端子にスキャンチェーン２３０を介してスキャンＦＦ２０８のスキャンアウト端子ＳＯが接続されるとともに、他方の入力端子に挿入回路４０３を介してバウンダリスキャン回路３１０Ａのスキャンアウト端子ＳＯが接続されている。
　セレクタ５０３は、テスト制御回路４５０から入力されるスキャン選択信号によってデータの入力元を選択的に切り替える。
　スキャン選択信号の値が"０"の場合は、組合せ回路１１０の動作確認を行わない場合に相当し、セレクタ５０３はデータの入力元としてスキャンＦＦ２０８のスキャンアウト端子ＳＯを選択する。なお、この接続状態は、組合せ回路１０２のスキャンテストを行う場合に相当する。
　スキャン選択信号の値が"１"の場合は、組合せ回路１１０の動作確認を行うためのスキャンテストを行う場合に相当し、セレクタ５０３はデータの入力元として挿入回路４０３を介して接続されるバウンダリスキャン回路３１０Ａのスキャンアウト端子ＳＯを選択する。
　なお、挿入回路４０２、４０３は、スキャンチェーンにバウンダリスキャン回路３１０Ａ内のＦＦ－Ｂ０を挿入する第１挿入回路の一例である。ＦＦ－Ｂ０については後述する。
　出力回路４２０は、出力バッファ３０１Ｂ、セレクタ３０２Ｂ、及びバウンダリスキャン回路３１０Ｂに加えて、セレクタ５０４を含む。このうち、セレクタ３０２Ｂ、及びバウンダリスキャン回路３１０Ｂは、図２に示した入力回路１４１のセレクタ３０２、及びバウンダリスキャン回路３１０と同様の構成を有する。なお、バウンダリスキャン回路３１０Ｂは、第２スキャンＦＦの一例である。
　また、出力バッファ３０１Ｂは、出力端子１３１の外部に接続される回路又は装置に出力する前に、出力データを伝送するために設けられている。
　セレクタ５０４は、一方の入力端子にバウンダリスキャンチェーン２４０を介してバウンダリスキャン回路３１０Ａのスキャンアウト端子ＳＯが接続され、他方の入力端子に挿入回路４０４を介してスキャンＦＦ２２０のスキャンアウト端子ＳＯが接続される。セレクタ５０４は、テスト制御回路４５０から入力されるスキャン選択信号によってデータの入力元を選択的に切り替える。
　スキャン選択信号の値が"０"の場合は、組合せ回路１１０の動作確認を行わない場合に相当し、セレクタ５０４は、データの入力元としてバウンダリスキャン回路３１０Ａのスキャンアウト端子ＳＯを選択する。なお、この場合は、バウンダリスキャンテストを行う場合に相当する。
　スキャン選択信号の値が"１"の場合は、組合せ回路１１０の動作確認を行うためのスキャンテストを行う場合に相当し、セレクタ５０４はデータの入力元として挿入回路４０４を介して接続されるスキャンＦＦ２２０のスキャンアウト端子ＳＯを選択する。
　また、スキャンＦＦ２２１のスキャンイン端子ＳＩの入力側には、セレクタ５０５が設けられている。
　セレクタ５０５は、一方の入力端子にスキャンチェーン２３０を介してスキャンＦＦ２２０のスキャンアウト端子ＳＯが接続され、他方の入力端子に挿入回路４０５を介してバウンダリスキャン回路３１０Ｂのスキャンアウト端子ＳＯが接続されている。
　セレクタ５０５は、テスト制御回路４５０から入力されるスキャン選択信号によってデータの入力元を選択的に切り替える第２選択回路の一例である。
　第２選択回路としてのセレクタ５０５がデータの入力元を切り替えることにより、第１組合せ回路である組合せ回路１０５の出力側のスキャンＦＦ２２２１のデータ入力元は、第１組合せ回路である組合せ回路１０５と第２組合せ回路である組合せ回路１１０とで切り替えられる。
　スキャン選択信号の値が"０"の場合は、組合せ回路１１０の動作確認を行わない場合に相当し、セレクタ５０５はデータの入力元としてスキャンチェーン２３０を介して接続されるスキャンＦＦ２２０のスキャンアウト端子ＳＯを選択する。なお、この接続状態は、組合せ回路１０５のスキャンテストを行う場合に相当する。
　スキャン選択信号の値が"１"の場合は、組合せ回路１１０の動作確認を行うためのスキャンテストを行う場合に相当し、セレクタ５０５はデータの入力元として挿入回路４０５を介して接続されるバウンダリスキャン回路３１０Ｂのスキャンアウト端子ＳＯを選択する。
　なお、挿入回路４０４、４０５は、スキャンチェーン２３０にバウンダリスキャン回路３１０Ｂ内のＦＦ－Ｂ１を挿入する第２挿入回路の一例である。ＦＦ－Ｂ１については後述する。
　また、テスト制御回路４５０のテストクロックを出力する端子には、セレクタ４５１が接続されている。
　セレクタ４５１は、一方の入力端子にテスト制御回路４５０のテストクロックＴＣＫを出力する端子が接続され、他方の入力端子にシステムクロックＣＫを出力するＰＬＬ（Phase-locked loop：位相同期回路）４５２が接続されている。
　セレクタ４５１は、テスト制御回路４５０から出力されるテストモード信号によって、出力するクロックをテストクロックＴＣＫ又はシステムクロックＣＫのいずれかに選択的に切り替える。なお、スキャンＦＦ２０１、２０８、２０９、２２０、２２１、２２８、フリップフロップＦＦ－Ｂ０、ＦＦ－Ｂ１のクロック入力端子をＣＫと表すが、各クロック入力端子ＣＫには、セレクタ４５１の出力端子が接続されており、セレクタ４５１が選択したテストクロックＴＣＫ又はシステムクロックＣＫが入力される。
　テストモード信号は、ＬＳＩ１００のスキャンテスト又はバウンダリスキャンテストを行うテストモードをオン又はオフにするための信号である。
　ＬＳＩテストを行う場合には、テストモード信号の値が"１"に設定され、セレクタ４５１は、テスト制御回路４５０から出力されるテストクロックＴＣＫを出力する。
　通常のシステム動作の場合には、テストモード信号の値が"０"に設定され、セレクタ４５１は、ＰＬＬ４５２から出力されるシステムクロックを出力する。このシステムクロックは、ＬＳＩ１００が通常の動作を行う際に用いられるクロックである。
　上述のような実施の形態１のＬＳＩ１００において、組合せ回路１１０の動作確認試験を行う際には、テスト制御回路４５０はテストモード信号を"１"に設定するとともに、スキャン選択信号を"１"に設定する。
　これにより、図６に太矢印で示すように、挿入回路４０２、セレクタ５０２、挿入回路４０３、セレクタ５０３を介して、バウンダリスキャン回路３１０Ａ内のＦＦ－Ｂ０をスキャンチェーン２３０の一部に組み入れることができる。また、挿入回路４０４、セレクタ５０４、挿入回路４０５、セレクタ５０５を介して、バウンダリスキャン回路３１０Ｂ内のＦＦ－Ｂ１をスキャンチェーン２３０の一部に組み入れることができる。
　組合せ回路１１０の動作確認試験を行う際には、バウンダリスキャン回路３１０Ａ内のＦＦ－Ｂ０のデータ出力端子Ｑに設定されるデータがセレクタ３０２Ａを介して組合せ回路１１０にテストデータとして入力される。組合せ回路１１０のリザルトデータは、バウンダリスキャン回路３１０Ｂ内のＦＦ－Ｂ１のデータ入力端子Ｄに入力され、挿入回路４０５及びスキャンチェーン２３０を介してＬＳＩ１００の外部に取り出される。
　なお、後にタイミングチャートを用いて説明する際に、スキャンＦＦ２０１、２０８、２０９、２２０、２２１、２２８を、それぞれ、単にＦＦ０、ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、ＦＦ５と称す。
　また、以上のような実施の形態１のＬＳＩ１００は、組合せ回路１０１～１０６と組合せ回路１１０を含む部分がＬＳＩテストの試験対象６００となる。
　次に、図７、図８を用いて、入力回路４１０、出力回路４２０の内部構成について説明する。
　図７は、ＬＳＩ１００の入力回路４１０の回路を示す図である。
　図７は、図６に示した入力回路４１０のうちのバウンダリスキャン回路３１０Ａの内部を詳細に示す図である。
　バウンダリスキャン回路３１０Ａは、ＡＮＤ回路３１１Ａ、３１２Ａ、ＯＲ回路３１３Ａ、ＡＮＤ回路３１４Ａ、３１５Ａ、ラッチ１Ａ、ラッチ２Ａ、ラッチ３Ａを含む。
　ＡＮＤ回路３１１Ａ、３１２Ａ、ＯＲ回路３１３Ａ、ＡＮＤ回路３１４Ａ、３１５Ａ、ラッチ１Ａ、ラッチ２Ａ、ラッチ３Ａは、それぞれ、図２に示した入力回路１４１のＡＮＤ回路３１１、３１２、ＯＲ回路３１３、ＡＮＤ回路３１４、３１５、ラッチ１、ラッチ２、ラッチ３と同様の構成を有する。
　また、ＡＮＤ回路３１１Ａ、３１２Ａ、ＯＲ回路３１３Ａ、ＡＮＤ回路３１４Ａ、３１５Ａ、ラッチ１Ａ、ラッチ２Ａ、ラッチ３Ａの接続関係は、図２に示した入力回路１４１のＡＮＤ回路３１１、３１２、ＯＲ回路３１３、ＡＮＤ回路３１４、３１５、ラッチ１、ラッチ２、ラッチ３の接続関係と同様の構成を有する。このため、ＡＮＤ回路３１１Ａ、３１２Ａ、ＯＲ回路３１３Ａ、ＡＮＤ回路３１４Ａ、３１５Ａ、ラッチ１Ａ、ラッチ２Ａ、ラッチ３Ａの接続関係についての説明を省略する。
　なお、以下では、ＡＮＤ回路３１１Ａ、３１２Ａ、ＯＲ回路３１３Ａ、ＡＮＤ回路３１４Ａ、３１５Ａ、ラッチ１Ａ、及びラッチ２Ａを含むフリップフロップ（ＦＦ）をＦＦ－Ｂ０と称す。このＦＦ－Ｂ０の回路構成は、スキャンＦＦ２０１～２２８の回路構成（図３参照）と同様の構成を有する。
　図８は、ＬＳＩ１００の出力回路４２０の回路を示す図である。
　図８は、図６に示した出力回路４２０のうちのバウンダリスキャン回路３１０Ｂの内部を詳細に示す図である。
　バウンダリスキャン回路３１０Ｂは、ＡＮＤ回路３１１Ｂ、３１２Ｂ、ＯＲ回路３１３Ｂ、ＡＮＤ回路３１４Ｂ、３１５Ｂ、ラッチ１Ｂ、ラッチ２Ｂ、ラッチ３Ｂを含む。
　ＡＮＤ回路３１１Ｂ、３１２Ｂ、ＯＲ回路３１３Ｂ、ＡＮＤ回路３１４Ｂ、３１５Ｂ、ラッチ１Ｂ、ラッチ２Ｂ、ラッチ３Ｂは、それぞれ、図２に示した入力回路１４１のＡＮＤ回路３１１、３１２、ＯＲ回路３１３、ＡＮＤ回路３１４、３１５、ラッチ１、ラッチ２、ラッチ３と同様の構成を有する。
　また、ＡＮＤ回路３１１Ｂ、３１２Ｂ、ＯＲ回路３１３Ｂ、ＡＮＤ回路３１４Ｂ、３１５Ｂ、ラッチ１Ｂ、ラッチ２Ｂ、ラッチ３Ｂの接続関係は、図２に示した入力回路１４１のＡＮＤ回路３１１、３１２、ＯＲ回路３１３、ＡＮＤ回路３１４、３１５、ラッチ１、ラッチ２、ラッチ３の接続関係と同様である。このため、ＡＮＤ回路３１１Ｂ、３１２Ｂ、ＯＲ回路３１３Ｂ、ＡＮＤ回路３１４Ｂ、３１５Ｂ、ラッチ１Ｂ、ラッチ２Ｂ、ラッチ３Ｂの接続関係についての説明を省略する。
　なお、以下では、ＡＮＤ回路３１１Ｂ、３１２Ｂ、ＯＲ回路３１３Ｂ、ＡＮＤ回路３１４Ｂ、３１５Ｂ、ラッチ１Ｂ、及びラッチ２Ｂを含むフリップフロップ（ＦＦ）をＦＦ－Ｂ１と称す。このＦＦ－Ｂ１の回路構成は、ＦＦ－Ｂ０（図７参照）と、スキャンＦＦ２０１～２２８の回路構成（図３参照）と同様である。
　次に、図９Ａ、図９Ｂのタイミングチャートを用いて、実施の形態１のＬＳＩ１００における組合せ回路１１０の動作確認試験について説明する。
　図９Ａ及び図９Ｂは、実施の形態１のＬＳＩ１００の組合せ回路１１０の動作確認試験を行う際の各種信号及び各種クロック等のタイミングを示すタイミングチャートである。なお、図９Ａと図９Ｂに分けて示すが、図９Ａと図９Ｂとで１つのタイミングチャートを表す。
　以下では、ＡクロックＡＣＫ、ＢクロックＢＣＫ、テストクロックＴＣＫ、アップデート信号ＵＰを、それぞれ、単に、ＡＣＫ、ＢＣＫ、ＴＣＫ、ＵＰと称す。
　また、スキャンイン端子ＳＩ、及びスキャンアウト端子ＳＯを、それぞれ、ＳＩ、ＳＯと称す。
　ここで、ＡＣＫ、ＢＣＫ、ＴＣＫは、図９Ａに示すタイミングで駆動される。
　図７に示すＦＦ－Ｂ０では、ＣＫがＬレベル、ＡＣＫがＬレベル、ＢＣＫがＨレベルのときに、ラッチ１Ａに入力されるクロック信号がＬレベルであり、ラッチ２Ａに入力されるクロック信号がＬレベルである。また、ＴＣＫがＬレベル、ＡＣＫがＨレベル、ＢＣＫがＨレベルのときに、ラッチ１Ａに入力されるクロック信号がＨレベルとなり、ラッチ２Ａに入力されるクロック信号はＬレベルである。
　すなわち、図９Ａに示すタイミングチャートでは、ＴＣＫがＬレベル、ＢＣＫがＨレベルの状態において、ＡＣＫの立上りでラッチ１Ａのデータ入力端子ｄの値をラッチ１Ａのデータ出力端子ｑに反映させることができる。
　また、ＦＦ－Ｂ０では、ＴＣＫがＬレベル、ＡＣＫがＬレベル、ＢＣＫがＨレベルのときに、ラッチ１Ａに入力されるクロック信号がＬレベルであり、ラッチ２Ａに入力されるクロック信号がＬレベルである。また、ＴＣＫがＬレベル、ＡＣＫがＬレベル、ＢＣＫがＬレベルのときに、ラッチ１Ａに入力されるクロック信号がＬレベルであり、ラッチ２Ａに入力されるクロック信号がＨレベルとなる。
　すなわち、図９Ａに示すタイミングチャートでは、ＴＣＫがＬレベル、ＡＣＫがＬレベルの状態において、ＢＣＫの立下りでラッチ２Ａのデータ入力端子ｄの値をラッチ２Ａのデータ出力端子ｑに反映させることができる。
　また、ＦＦ－Ｂ０では、ＴＣＫがＬレベル、ＡＣＫがＬレベル、ＢＣＫがＬレベルのときに、ラッチ１Ａに入力されるクロック信号がＬレベルであり、ラッチ２Ａに入力されるクロック信号がＬレベルである。また、ＴＣＫがＨレベル、ＡＣＫがＬレベル、ＢＣＫがＬレベルのときに、ラッチ１Ａに入力されるクロック信号がＨレベルとなり、ラッチ２Ａに入力されるクロック信号がＬレベルである。
　すなわち、図９Ａに示すタイミングチャートでは、ＡＣＫがＬレベル、ＢＣＫがＬレベルの状態において、ＴＣＫの立上りでラッチ１Ａのデータ入力端子ｄの値をラッチ１Ａのデータ出力端子ｑに反映させることができる。
　また、ＦＦ－Ｂ０では、ＴＣＫがＨレベル、ＡＣＫがＬレベル、ＢＣＫがＬレベルのときに、ラッチ１Ａに入力されるクロック信号がＬレベルであり、ラッチ２Ａに入力されるクロック信号がＬレベルである。また、ＴＣＫがＬレベル、ＡＣＫがＬレベル、ＢＣＫがＬレベルのときに、ラッチ１Ａに入力されるクロック信号がＬレベルであり、ラッチ２Ａに入力されるクロック信号がＨレベルとなる。
　すなわち、図９Ａに示すタイミングチャートでは、ＡＣＫがＬレベル、ＢＣＫがＬレベルの状態において、ＴＣＫの立下りでラッチ２Ａのデータ入力端子ｄの値をラッチ２Ａのデータ出力端子ｑに反映させることができる。
　なお、ラッチ３Ａは、ＵＰがＨレベルからＬレベルに立下るときにデータ入力端子ｄの値をデータ出力端子ｑに反映さすることとする。
　以上の論理は、ＦＦ－Ｂ０と同一の回路構成及び入力信号を有するＦＦ－Ｂ１においても同様である。
　また、上述のように、スキャンＦＦ２０１～２２８は、ＦＦ－Ｂ０及びＦＦ－Ｂ１と同様の回路構成及び入力信号を有し、スキャンＦＦ２０１～２２８のスキャンアウト端子ＳＯの値は、それぞれ、スキャンＦＦ２０１～２２８に含まれるラッチ２のデータ出力端子ｑの値である。このため、スキャンＦＦ２０１～２２８のスキャンアウト端子ＳＯの値は、ＴＣＫがＬレベル、ＡＣＫがＬレベルの状態において、ＢＣＫの立下りでそれぞれ更新されることになる。
　また、上述のように、以下のタイミングチャートの説明では、スキャンＦＦ２０１、２０８、２０９、２２０、２２１、２２８を、それぞれ、ＦＦ０、ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、ＦＦ５と表す。このため、ＦＦ０、ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４、ＦＦ５のスキャンアウト端子ＳＯの値は、ＴＣＫがＬレベル、ＡＣＫがＬレベルの状態において、ＢＣＫの立下りでそれぞれ更新されることになる。
　また、以下では、組合せ回路１１０に入力するためのデータをテストデータと称し、ＴＤと略す。また、ＴＤは、組合せ回路１１０で処理されることにより、リザルトデータになるものとする。以下、リザルトデータをＲＤと略す。
　以下、上述の論理を用いて、組合せ回路１１０の動作確認試験について説明する。
　時刻ｔ０では、テストモード信号、スキャン選択信号ともにＬレベルであり、ＡＣＫ、ＢＣＫ、ＵＰ、ＴＣＫもすべてＬレベルである。
　また、ＦＦ０のＳＩにはＴＤ１３があり、ＳＯにはＴＤ１２があることとする。ＦＦ１のＳＩにはＴＤ１２があり、ＳＯにはＴＤ１１があることとする。ＦＦ－Ｂ１のラッチ１Ｂの出力はＴＤ２２であることとする。
　時刻ｔ１において、テストモード信号及びスキャン選択信号がともにＨレベルに立上るとともに、ＢＣＫがＨレベルに立上る。
　時刻ｔ２で、ＡＣＫが初めて立上り、Ｈレベルになる。このとき、ＦＦ－Ｂ０のラッチ１Ａは、データ入力端子ｄ（ＳＯ）の値をデータ出力端子ｑに反映させるため、ＴＤ１１になる。また、ＦＦ－Ｂ１のラッチ１Ａは、ＴＤ２３になることとする。
　次に、ＢＣＫが初めて立下り、Ｌレベルになる。このとき、ＦＦ０のＳＯはＢＣＫの立下り前のＳＩの値（ＴＤ１３）を取り込み、ＴＤ１３になる。また、ＦＦ０のＳＩには次のテストデータであるＴＤ１４が入力される。同様に、ＦＦ１のＳＯはＢＣＫの立下り前のＳＩの値（ＴＤ１２）を取り込み、ＴＤ１２になる。また、ＦＦ１のＳＩは、ＦＦ０のＳＯから出力される値が入力されることになるため、ＴＤ１３になる。
　ＦＦ－Ｂ０のラッチ２Ａは、ＢＣＫの立下り前のラッチ１Ａの出力（ＴＤ１１）を取り込み、ＴＤ１１になる。
　ＦＦ－Ｂ１のラッチ２Ｂは、ＢＣＫの立下り前のラッチ１Ｂの出力（ＴＤ２３）を取り込み、ＴＤ２３になる。
　ＦＦ４のＳＯはＢＣＫの立下り前のＳＩの値（ＴＤ２２）を取り込み、ＴＤ２２になる。ＦＦ４のＳＩには次のテストデータであるＴＤ２３が入力される。同様に、ＦＦ５のＳＯはＢＣＫの立下り前のＳＩの値（ＴＤ２１）を取り込み、ＴＤ２１になる。また、ＦＦ５のＳＩは、ＦＦ４のＳＯから出力される値が入力されることになるため、ＴＤ２２になる。
　以後、時刻ｔ３まで、ＡＣＫの立上りとＢＣＫの立上りで、同様の動作が繰り返し実行され、ＦＦ０、ＦＦ１、ＦＦ－Ｂ０、ＦＦ－Ｂ１、ＦＦ４、ＦＦ５の値が順次入れ替わる。
　時刻ｔ３の直前でＵＰが立上り、時刻ｔ３でＵＰが立下ると、バウンダリスキャン回路３１０Ａのラッチ３Ａがラッチ２Ａの出力（ＴＤ１ｎ）を取り込むため、ＴＤ１ｎになる。
　これにより、ラッチ３Ａの出力値（ＴＤ１ｎ）は、セレクタ３０２Ａ（図７参照）を経て組合せ回路１１０に入力される。
　組合せ回路１１０は、ＴＤ１ｎに基づいて演算を行い、リザルトデータＲＤ１ｎを出力する。組合せ回路１１０から出力されたＲＤ１ｎは、バウンダリスキャン回路３１０Ｂ（図８参照）のデータ入力端子Ｄに入力する。
　その後、時刻ｔ４でＴＣＫが立上ると、ラッチ１ＢはＲＤ１ｎを取り込む。
　次いで、ＴＣＫが立下ると、ラッチ１Ｂの出力をラッチ２Ｂが取り込む。
　さらに、その後、時刻ｔ５以降で再びＡＣＫの立上りとＢＣＫの立下りが繰り返し実行されることにより、組合せ回路１１０で処理されたリザルトデータＲＤ１ｎは、ＦＦ４、ＦＦ５に順次転送される。
　以上の処理を繰り返し実行することにより、組合せ回路１１０で処理されたリザルトデータ（ＲＤ１ｎ）を取り出すことができる。
　取り出したリザルトデータは、外部試験装置で期待値であるテストデータと比較され、組合せ回路１１０の動作確認が行われる。
　以上、実施の形態１１のＬＳＩ１００によれば、バウンダリスキャン回路３１０Ａ、３１０Ｂをそれぞれ含む入力回路４１０、出力回路４２０を利用して、組合せ回路１１０をスキャンチェーン２３０によるデータの転送経路の一部に挿入することにより、組合せ回路１１０の動作確認を行うことができる。
　スキャンチェーン２３０によるデータの転送経路の一部に組合せ回路１１０を挿入することは、ＬＳＩ１００が、データ転送回路４０１、挿入回路４０２～４０５、セレクタ５０１、５０２、５０３、５０４を含むことによって実現される。
　このため、図１に示す比較例のＬＳＩ１のバウンダリスキャン回路３１０（図２参照）を利用して、最小限の要素（データ転送回路４０１、挿入回路４０２～４０５、セレクタ５０１、５０２、５０３、５０４）の追加で、比較例では動作確認を行うことのできなかった組合せ回路１１０の動作確認を実現することができる。
　なお、以上では、組合せ回路１１０の入力端子をスキャンＦＦ２０８に接続して組合せ回路１１０にスキャンテスト用のデータを入力し、組合せ回路１１０の出力端子をスキャンＦＦ２２１に接続して組合せ回路１１０の出力データを取り出す形態について説明した。
　しかしながら、組合せ回路１１０の入力端子及び出力端子は、いずれのスキャンＦＦに接続してもよく、スキャンチェーン２３０の一部に組合せ回路１１０が挿入されるようにデータの転送経路を形成することにより、上述の場合と同様に組合せ回路１１０の動作確認を行うことができる。
　＜実施の形態２＞
　図１０は、実施の形態２のＬＳＩ２００の一部分を拡大して示す図である。
　図１０に示す一部分は、図６に示す実施の形態１のＬＳＩ１００の一部分に相当するが、図１０には、第１組み合わせ回路としての組合せ回路１０２の入力側及び出力側にあるスキャンＦＦ２０８及びスキャンＦＦ２０９の区間だけを示す。
　実施の形態２のＬＳＩ２００は、バウンダリスキャン回路３１０Ａ、３１０Ｂを用いずに第２組合せ回路としての組合せ回路１１０の動作確認を行うようにしている点が実施の形態１のＬＳＩ１００と異なる。
　以下、実施の形態１のＬＳＩ１００に含まれる要素と同一又は同等の要素には同一符号を付し、その説明を省略する。
　ＬＳＩ２００は、転送回路１００１、転送回路１００２、セレクタ１００３、セレクタ１００４を含む点が実施の形態１のＬＳＩ１００と異なる。
　転送回路１００１は、スキャンＦＦ２０８のデータ出力端子Ｑと、セレクタ１００４の一方の入力端子とを接続する。セレクタ１００４は、一方の入力端子に転送回路１００１が接続され、他方の入力端子にバウンダリスキャン回路３１０Ａのデータ出力端子Ｑが接続され、出力端子がセレクタ３０２Ａの一方の入力端子に接続されている。
　転送回路１００１とセレクタ１００４は、スキャンＦＦ２０８のデータの出力先を組合せ回路１０２と組合せ回路１１０とで切り替える第１選択回路として機能する。
　転送回路１００２は、組合せ回路１１０の出力端子と、セレクタ１００３の一方の入力端子とを接続する。
　セレクタ１００３の他方の入力端子には、組合せ回路１０２の出力端子が接続されている。
　転送回路１００２及びセレクタ１００３は、スキャンＦＦ２０９のデータの入力元を組合せ回路１０２と組合せ回路１１０とで切り替える第２選択回路として機能する。
　セレクタ１００３には、テスト制御回路４５０からスキャン選択信号が入力されており、スキャン選択信号の値が１になると、セレクタ１００３は、転送回路１００２とスキャンＦＦ２０９のデータ入力端子Ｄとを接続する。これは、ＬＳＩテストにおいて組合せ回路１１０の動作確認試験を行う場合である。
　一方、セレクタ１００３は、テスト制御回路４５０から入力されるスキャン選択信号の値が０になると、組合せ回路１０２とスキャンＦＦ２０９のデータ入力端子Ｄとを接続する。これは、ＬＳＩテストにおいて組合せ回路１０２の動作確認試験を行う場合である。
　以上のように、実施の形態２によれば、バウンダリスキャン回路３１０Ａ、３１０Ｂを用いなくても、組合せ回路１１０をスキャンチェーン２３０によるデータの転送経路の一部に挿入することにより、組合せ回路１１０の動作確認を行うことができる。
　スキャンチェーン２３０によるデータの転送経路の一部に組合せ回路１１０を挿入することは、ＬＳＩ２００が、転送回路１００１、転送回路１００２、セレクタ１００３を含むことによって実現される。
　このため、図１に示す比較例のＬＳＩ１のバウンダリスキャン回路３１０（図２参照）を利用して、最小限の要素（転送回路１００１、転送回路１００２、セレクタ１００３）の追加で、比較例では動作確認を行うことのできなかった組合せ回路１１０の動作確認を実現することができる。
　以上、本発明の例示的な実施の形態１及び２の集積回路について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
　１０　サーバ
　１１　ＣＰＵ
　１１Ａ　ＣＰＵコア
　１１Ｂ　メモリコントローラ
　１２　メモリバッファ
　１３　主記憶装置
　１４　システムバス
　１００　ＬＳＩ
　１０１～１０６、１１０　組合せ回路
　１２１～１２５　入力端子
　１３１～１３５　出力端子
　４１０、１４２～１４５　入力回路
　４２０、１５２～１５５　出力回路
　２０１～２２８　スキャンＦＦ
　２３０　スキャンチェーン
　２４０　バウンダリスキャンチェーン
　２５０、４５０　テスト制御回路
　２５１　テストデータ入力端子
　２５２　入力回路
　２５３　出力回路
　２５４　テストデータ出力端子
　４０１　データ転送回路
　４０２、４０３、４０４、４０５　挿入回路
　５０１、５０２、５０３、５０４、５０５　セレクタ
　６００　試験対象
　３０１Ａ　入力バッファ
　３０２Ａ　セレクタ
　３１０Ａ　バウンダリスキャン回路
　３１１Ａ、３１２Ａ　ＡＮＤ回路
　３１３Ａ　ＯＲ回路
　３１４Ａ、３１５Ａ　ＡＮＤ回路
　１Ａ、２Ａ、３Ａ　ラッチ
　３０１Ｂ　出力バッファ
　３０２Ｂ　セレクタ
　３１０Ｂ　バウンダリスキャン回路
　３１１Ｂ、３１２Ｂ　ＡＮＤ回路
　３１３Ｂ　ＯＲ回路
　３１４Ｂ、３１５Ｂ　ＡＮＤ回路
　１Ｂ、２Ｂ、３Ｂ　ラッチ
　１００１　転送回路
　１００２　転送回路
　１００３　セレクタ

Claims (5)

  1. 　複数の第１組合せ回路と複数のスキャンＦＦとが、スキャンＦＦ、第１組合せ回路、及びスキャンＦＦの順で接続される第１信号処理回路と、
    　前記第１組合せ回路とは異なる第２組合せ回路を有する第２信号処理回路と、
    　前記複数の第１組合せ回路のうちの一の第１組合せ回路の入力側のスキャンＦＦからのデータ又は前記第２信号処理回路の入力端子からのデータを選択し、前記第２組合せ回路に出力する第１選択回路と、
    　前記一の第１組合せ回路とは異なる他の第１組合せ回路からのデータ又は前記第２組合せ回路からのデータを選択し、前記他の第１組合せ回路の出力側のスキャンＦＦに出力する第２選択回路と
    　を含むことを特徴とする集積回路。
  2. 　前記集積回路において、
    　前記第２信号処理回路は、
    　前記第２組合せ回路の入力側に接続されるバウンダリスキャン用の第１スキャンＦＦと、
    　前記第２組合せ回路の出力側に接続されるバウンダリスキャン用の第２スキャンＦＦとをさらに有し、
    　前記第１選択回路は、前記一の第１組合せ回路の入力側のスキャンＦＦを選択する場合、前記第１スキャンＦＦを介して、前記第２組合せ回路に出力し、
    　前記第２選択回路は、前記第２組合せ回路を選択する場合、前記第２スキャンＦＦを介して前記他の第１組合せ回路の出力側のスキャンＦＦに出力することを特徴とする請求項１記載の集積回路。
  3. 　前記集積回路はさらに、
    　前記第１スキャンＦＦと前記第２組合せ回路との間に設けられ、前記第２信号処理回路の入力端子に入力されるバウンダリスキャン用のテストデータと、前記第１スキャンＦＦのデータ出力端子から出力されるスキャンテスト用のテストデータを選択し、前記第２組合せ回路に出力するテストデータ選択回路をさらに含むことを特徴とする請求項２記載の集積回路。
  4. 　前記集積回路は、
    　前記複数のスキャンＦＦのスキャン用端子を接続するスキャンチェーンと、
    　前記スキャンチェーンに前記第１スキャンＦＦを挿入する第１挿入回路と、
    　前記スキャンチェーンに前記第２スキャンＦＦを挿入する第２挿入回路と
    　をさらに含むことを特徴とする請求項２記載の集積回路。
  5. 　前記集積回路において、
    　前記第１挿入回路は、前記第１スキャンＦＦのスキャンイン端子の入力側に設けられる第１セレクタと、前記第１スキャンＦＦのスキャンアウト端子の出力側に設けられる第２セレクタとを有し、前記第１セレクタ及び前記第２セレクタを切り替えることにより、前記第１スキャンＦＦを前記スキャンチェーンに挿入し、
    　前記第２挿入回路は、前記第２スキャンＦＦのスキャンイン端子の入力側に設けられる第３セレクタと、前記第２スキャンＦＦのスキャンアウト端子の出力側に設けられる第４セレクタとを有し、前記第３セレクタ及び前記第４セレクタを切り替えることにより、前記第２スキャンＦＦを前記スキャンチェーンに挿入することを特徴とする請求項４記載の集積回路。
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