JP2007205933A - 半導体集積回路 - Google Patents

Abstract

【課題】充分なストレスを印加するバーンインテストを実施することができない。
【解決手段】半導体集積回路は、第１回路と、第２回路と、第３回路とを具備する。第１回路は、スキャンパステスト時に、内蔵されるフリップフロップがシフトレジスタとして動作する複数のスキャンチェーンを備える。第２回路は、第１回路の入出力信号が接続される。第３回路は、第１回路を介して第２回路に接続される。複数のスキャンチェーンは、第１スキャンチェーンと、第２スキャンチェーンとを有する。この第１スキャンチェーンは、第２回路に入出力信号が接続されるフリップフロップを含み、第２スキャンチェーンは、第２回路に入出力信号が接続されるフリップフロップを含まない。第３回路が、第１スキャンチェーンに属するフリップフロップを介して第２回路と信号を授受しているときに、第１回路の第２スキャンチェーンは、シフトレジスタとして動作する。
【選択図】図２

Description

本発明は、半導体集積回路に関し、特に、半導体集積回路のテスト回路に関する。

半導体集積回路は、その初期不良の発生を早期に検出するためにストレス印加試験等を行い、不良品選別が行われる。そのストレス印加試験用回路に関して、例えば、特開２００３−１２１５０９号公報によれば、半導体集積回路のバーンイン回路は、論理回路と、１または２以上の機能マクロと、ビルトインセルフテスト回路とを有する。論理回路は、内部の回路にスキャンチェーンを施されている。ビルトインセルフテスト回路は、機能マクロ毎に備えられた機能マクロの試験を自律的に実施する。この半導体集積回路のバーンイン回路において、バーンイン試験時に、論理回路はスキャンチェーンを用いてバーンイン試験を行い、同時に、機能マクロはビルトインセルフテスト回路の試験動作によりバーンイン試験を行う。また、さらに、ビルトインセルフテスト回路のバーンイン試験動作とスキャン試験動作を制御するバーンイン・スキャン制御回路を備える。この場合、スキャン試験時には論理回路およびビルトインセルフテスト回路のスキャン試験を行う。

また、特開２００４−２５１６８４号公報によれば、半導体装置は、メモリとＢＩＳＴ（ビルト−イン セルフ−テスト）回路とデジタル回路と複数のフリップフロップとを備え、ＢＩＳＴ回路と複数のフリップフロップとは互いに並行して動作が可能である。このＢＩＳＴ回路は、メモリを自動検査し、デジタル回路は、メモリからの出力を受ける。複数のフリップフロップは、デジタル回路からの複数の出力を受けるとともに、受けた出力をスキャンシフト動作により順次出力するスキャンチェーンを構成し得るように互いに接続されている。ＢＩＳＴ回路は、バーンイン時にメモリにストレスを印加し、複数のフリップフロップは、バーンイン時にスキャンシフト動作をすることによりデジタル回路にストレスを印加する。

図１は、この半導体装置の構成を示すブロック図である。この半導体装置は、メモリ１２０と、メモリ１２０をアクセスする論理回路１１０と、論理回路１１０のメモリアクセスの最終段であるフリップフロップ１１６、１１７と、メモリ１２０をテストするＢＩＳＴ回路１３０と、ＢＩＳＴ回路１３０のメモリアクセスの最終段であるフリップフロップ１３６、１３７と、選択回路１２４、１２５とを備える。フリップフロップ１１６、１１７は、通常動作時、論理回路１１０の出力回路として信号１６１、１６２を選択回路１２４、１２５に出力する。また、フリップフロップ１１６、１１７は、制御信号１４１に応答してスキャンチェーンをなし、スキャンパステスト時にシリアル入力信号１５１を入力し、シリアル出力信号１５２を出力する。フリップフロップ１３６、１３７は、ＢＩＳＴ回路動作時、ＢＩＳＴ回路の出力回路として信号１６３、１６４を選択回路１２４、１２５に出力する。また、フリップフロップ１３６、１３７は、制御信号１４２に応答して、他のスキャンチェーンをなし、スキャンパステスト時にシリアル入力信号１５３を入力し、シリアル出力信号１５４を出力する。選択回路１２４、１２５は、選択信号１４３に応答して、フリップフロップ１１６、１１７から出力される信号１６１、１６２、または、フリップフロップ１３６、１３７から出力される信号１６３、１６４のいずれかを選択して出力信号１６５、１６６としてメモリ１２０に出力する。メモリ１２０は、出力信号１６７を論理回路１１０とＢＩＳＴ回路１３０とに出力する。

この半導体装置は、バーンインテスト時、論理回路１１０、フリップフロップ１１６、１１７は、スキャンチェーンが動作する。一方、ＢＩＳＴ回路１３０から出力される信号は、ＢＩＳＴ回路の後段のフリップフロップ１３６、１３７を経由してメモリ１２０に入力される。ＢＩＳＴ回路１３０の後段フリップフロップ１３６、１３７が接続されているスキャンチェーンは、論理回路１１０の後段フリップフロップ１１６、１１７が接続されているスキャンチェーンと分離されている。それにより、バーンインテスト時には、ＢＩＳＴ回路１３０の後段フリップフロップ１３６、１３７は、スキャンシフトせずに動作させることができる。従って、論理回路１１０がスキャンシフト動作をしている時、ＢＩＳＴ回路１３０からメモリ１２０へのパスは動作可能となり、ＢＩＳＴ回路１３０からメモリ１２０を活性化できる。即ち、ＢＩＳＴ回路１３０が動作してメモリ１２０を活性化し、制御信号１４１によりスキャンチェーンが動作して論理回路１１０及びフリップフロップ１１６、１１７を活性化する。

特開２００４−２５１６８４号公報 特開２００３−１２１５０９号公報

ＢＩＳＴ回路１３０の後段のフリップフロップ１３６、１３７から出力される信号１６３、１６４は、選択回路１２４、１２５を経由してメモリ１２０を活性化する。即ち、ＢＩＳＴ回路１３０のメモリ１２０をアクセスするパスは、フリップフロップ１１６、１１７を経由せず、論理回路１１０がメモリ１２０をアクセスするパスと異なる。そのため、ＢＩＳＴ回路１３０は、論理回路１１０とは異なるタイミングでメモリ１２０をアクセスすることになる。従って、メモリに対する充分なストレスを印加するバーンインテストを実施することができない。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の観点では、半導体集積回路は、第１回路（１０）と、第２回路（２０）と、第３回路（３０）とを具備する。第１回路（１０）は、スキャンパステスト時に、内蔵されるフリップフロップがシフトレジスタとして動作する複数のスキャンチェーン（１９、１６〜１８）を備える。第２回路（２０）は、第１回路（１０）の入出力信号が接続される。第３回路（３０）は、第１回路を介して第２回路（２０）に接続される。複数のスキャンチェーン（１９、１６〜１８）は、第１スキャンチェーン（１６〜１８）と、第２スキャンチェーン（１９）とを有する。この第１スキャンチェーン（１６〜１８）は、第２回路（２０）に入出力信号が接続されるフリップフロップを含み、第２スキャンチェーン（１９）は、第２回路（２０）に入出力信号が接続されるフリップフロップを含まない。第３回路（３０）が、第１スキャンチェーンに属するフリップフロップ（１６〜１８）を介して第２回路（２０）と信号を授受しているときに、第１回路（１０）の第２スキャンチェーン（１９）は、シフトレジスタとして動作する。

本発明によれば、通常動作時のメモリアクセスの速度を低下させることなく、バーンインテスト時にメモリに充分なストレスを印加する半導体集積回路を提供することができる。

図を参照して本発明の実施の形態が説明される。図２は、本発明の実施の形態に係る半導体集積回路の構成を示すブロック図である。この半導体集積回路は、内部論理をテストするスキャンチェーンを備えるとともに、メモリをテストするＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）回路を備える。

半導体集積回路は、主回路１０とメモリ回路２０とＢＩＳＴ回路３０とを具備する。主回路１０は、内部論理部１１とメモリインタフェース部１２とを備え、メモリ回路２０をアクセスする。ＢＩＳＴ回路３０は、メモリ回路２０に供給するテストパターンの生成と、メモリ回路２０からの出力と期待値との比較を行い、メモリ回路２０をテストする。主回路１０、ＢＩＳＴ回路３０は、内部のフリップフロップにテスト用のパス（スキャンパス、或いは、スキャンチェーンと称される）を通して制御し、シフトレジスタとして動作させるスキャンパステストの対象回路である。主回路１０及びメモリ回路２０は、マクロブロックである。

主回路１０の内部論理部１１は、スキャンパステスト用のスキャンチェーン１９を備える。スキャンチェーン１９を構成するフリップフロップは、通常動作時、内部論理部１１内の信号を取り込んで保持し、出力する。スキャンチェーン１９は、制御信号ＳＥ１に応答してシフトレジスタとして動作し、シリアル入力信号ＳＣＩ１を入力し、シリアル出力信号ＳＣＯ１を出力する。

主回路１０のメモリインタフェース部１２は、選択回路１４、１５と、フリップフロップ１６〜１８とを備える。フリップフロップ１６、１７は、通常動作時、選択回路１４、１５の出力を取り込み、メモリ回路２０に出力する。フリップフロップ１８は、メモリ回路２０の出力を取り込み、内部論理部１１とＢＩＳＴ回路３０とに出力する。また、フリップフロップ１６〜１８は、スキャンパステスト時、スキャンチェーンをなす。フリップフロップ１６〜１８によるスキャンチェーンは、制御信号ＳＥ２に応答してシフトレジスタとしてシリアル入力信号ＳＣＩ２を入力し、シリアル出力信号ＳＣＯ２を出力する。

内部論理部１１は、メモリ回路２０をアクセスする信号を選択回路１４、１５を介してフリップフロップ１６、１７に出力する。選択回路１４、１５は、内部論理部１１から出力される信号と、メモリ回路２０に向けてＢＩＳＴ回路３０から出力される信号とを入力し、選択信号ＳＥＬに基づいてその一方を選択して出力する。選択回路１４、１５の出力がフリップフロップ１６、１７に接続されるため、選択回路１４、１５はスキャンパステストの対象となる。フリップフロップ１６、１７は、選択回路１４、１５から出力される信号をアクセスタイミングにしたがってメモリ回路２０に出力する。フリップフロップ１８は、メモリ回路２０から出力される信号を取り込んで保持し、内部論理部１１とＢＩＳＴ回路３０とに出力する。

ＢＩＳＴ回路３０は、スキャンパステスト用のスキャンチェーン３９を備える。スキャンチェーン３９を構成するフリップフロップは、ＢＩＳＴ回路３０が本来の自己テスト回路として動作するとき、ＢＩＳＴ回路３０内の信号を取り込んで保持し、出力する。スキャンチェーン３９は、制御回路ＳＥ３に応答してシフトレジスタとして動作し、シリアル入力信号ＳＣＩ３を入力し、シリアル出力信号ＳＣＯ３を出力する。スキャンチェーン１９、３９にはシフトタイミングを与えるクロック信号、データの入出力信号等も有するが、ここでは説明を省略する。

図３を参照して、通常動作時の半導体集積回路の動作状態が説明される。半導体集積回路の本来の機能動作が実行されるため、主回路１０とメモリ回路２０との間で信号が授受される。

選択信号ＳＥＬは、内部論理部１１から出力される信号を選択して出力するように設定される。制御信号ＳＥ１は、内部論理部１１内のフリップフロップがスキャンチェーン１９をなさず、内部論理部１１内の信号を入出力するように設定される。同じように、制御信号ＳＥ２は、フリップフロップ１６〜１８がスキャンチェーンをなさず、内部論理部１１及びメモリ回路２０の出力信号を取り込み、メモリ回路２０及び内部論理部１１に出力するように設定される。ＢＩＳＴ回路３０は、使用されないため、休止状態であってもよい。

従って、図３において太線により示されるように、内部論理部１１の出力信号は、選択回路１４、１５を介してフリップフロップ１６、１７に取り込まれる。フリップフロップ１６、１７は、メモリ回路２０に対してアドレス信号ＡＤ、データ入力信号ＤＩを供給する。メモリ回路２０から出力されるデータ出力信号ＤＯは、フリップフロップ１８に取り込まれ、内部論理部１１に供給される。このように、通常動作時、内部論理部１１は、メモリ回路２０に格納されるデータと内部状態とに基づいて動作し、メモリ回路２０にデータを格納する。

次に図４を参照して、スキャンパステスト時の半導体集積回路の動作状態が説明される。半導体集積回路の正常動作を確認するテスト動作状態であり、主回路１０、ＢＩＳＴ回路３０は、スキャンパステストが行われる。

制御信号ＳＥ１は、内部論理部１１内のフリップフロップがスキャンチェーン１９をなすように設定される。制御信号ＳＥ２は、フリップフロップ１６〜１８がスキャンチェーンをなすように設定される。制御信号ＳＥ３は、ＢＩＳＴ回路３０内のフリップフロップがスキャンチェーン３９をなすように設定される。

従って、図４において太線により示されるように、主回路１０の内部論理部１１は、スキャンチェーン１９にシリアル入力信号ＳＣＩ１が与えられてテストされ、テスト結果がシリアル出力信号ＳＣＯ１として出力される。主回路１０のインタフェース部１２は、スキャンチェーンをなすフリップフロップ１６〜１８にシリアル入力信号ＳＣＩ２が与えられてテストされ、テスト結果がシリアル出力信号ＳＣＯ２として出力される。この内部論理部１１とインタフェース部１２とのスキャンパステストは、同時に実施されることが好ましい。また、ＢＩＳＴ回路３０は、スキャンチェーン３９にシリアル入力信号ＳＣＩ３が与えられてテストされ、テスト結果がシリアル出力信号ＳＣＯ３として出力される。このように、主回路１０とＢＩＳＴ回路３０とは、スキャンパステストが行われる。

次に図５を参照して、バーンインテスト時の半導体集積回路の動作状態が説明される。バーンインテストは、初期不良の発生を早期に検出する等のために行われるストレスを印加する試験である。従って、主回路１０、メモリ回路２０、ＢＩＳＴ回路３０は全てストレスを印加するように所定の動作をする。

選択信号ＳＥＬは、ＢＩＳＴ回路３０の出力を選択してフリップフロップ１６、１７に供給するように設定される。制御信号ＳＥ１は、内部論理部１１内のフリップフロップがスキャンチェーン１９をなすように設定される。制御信号ＳＥ２は、フリップフロップ１６〜１８がスキャンチェーンとして機能せず、選択回路１４、１５の出力信号を取り込み、メモリ回路２０に出力するように設定される。制御信号ＳＥ３は、ＢＩＳＴ回路３０内のフリップフロップがスキャンチェーン３９をなさないように設定される。

従って、図５において太線により示されるように、主回路１０の内部論理部１１は、スキャンチェーン１９にシリアル入力信号ＳＣＩ１が与えられてテストされ、テスト結果がシリアル出力信号ＳＣＯ１として出力される。また、メモリインタフェース部１２のフリップフロップ１６、１７は、選択回路１４、１５の出力信号を取り込み、メモリ回路２０に供給する。フリップフロップ１８は、メモリ回路２０の出力信号を取り込み、ＢＩＳＴ回路３０に供給する。即ち、ＢＩＳＴ回路３０は、テストパターンを生成してメモリ回路２０に供給し、メモリ回路２０からの出力信号をフリップフロップ１８を介して取り込み、期待値との比較を行って、メモリ回路２０をテストする。

このように、主回路１０は、メモリインタフェース部１２のフリップフロップ１６、１７、１８によるスキャンチェーンと、内部論理部１１のスキャンチェーン１９とを分離して構成されている。そのため、スキャンチェーン１９をシフト動作させつつ、フリップフロップ１６、１７、１８及びＢＩＳＴ回路３０のスキャンチェーン３９に属するフリップフロップをシフト動作させず、通常動作させることが可能となる。従って、バーンインテスト時、ＢＩＳＴ回路３０によるメモリ２０の活性化と、スキャンチェーン１９による内部論理部１１のロジック活性化とを同時に行うことができるようになる。このとき、ＢＩＳＴ回路の出力信号は、メモリインタフェース部１２の選択回路１４、１５及びフリップフロップ１６、１７を介してメモリ回路２０に到達する。また、メモリ回路２０の出力信号は、フリップフロップ１８を介してＢＩＳＴ回路３０に入力される。

スキャンパステスト時、この半導体集積回路は、制御信号ＳＥ１、ＳＥ２、ＳＥ３を制御し、スキャンチェーン１９、３９、及びフリップフロップ１６〜１８を含むスキャンチェーンをスキャンシフト動作させることにより、通常のスキャンパステストができる。このとき、スキャンチェーン３９と、フリップフロップ１６〜１８を含むスキャンチェーンとは接続されていてもよい。これらのスキャンチェーンは、内部論理部１１のスキャンチェーン１９とは分離されている。そのため、スキャンパステスト時、全てのスキャンチェーンはシフト動作を行い、バーンインテスト時には、スキャンチェーン１９のみスキャンパステスト動作を行い、スキャンチェーン３９に含まれるフリップフロップとフリップフロップ１６〜１８とはシフト動作をせず、通常のフリップフロップとして動作することができる。

このように、ＢＩＳＴ回路３０からメモリ回路２０への信号経路は、内部論理部１１からメモリ回路２０への信号の経路と同じように、選択回路１４、１５及びフリップフロップ１６、１７を介することになり、メモリ回路２０への経路の活性化を実際に動作する経路により活性化できる。

従って、バーンインテスト時のＢＩＳＴ回路３０によるメモリ２０の活性化が、実際に動作するパスにより、実際に動作する速度で行うことが可能となる。そのため、メモリ活性化の動作は、実動作状態に近くなり、メモリ回路２０、内部論理部１１へのストレス印加の効果を向上させることができる。即ち、バーンインテストの効果の向上が見込める。また、従来技術に示されるように、メモリとフリップフロップとの間に選択回路を設けて信号を選択すると、メモリをアクセスする速度が低下する。本発明によると、選択回路により選択された信号がフリップフロップに入力され、フリップフロップから直接メモリに接続されるため、アクセス速度の低下はない。さらに、メモリアクセスの最終段がフリップフロップとなることにより、選択回路を含んだスキャンパステストを実施することができるようになる。

ここでは、回路及びその説明を簡略化するためにフリップフロップ１６〜１８は、１回路として説明したが、これらの信号はバス形式で接続されることが多く、複数のフリップフロップ回路を含む。その場合、この複数のフリップフロップを含むスキャンチェーンは、それぞれのフリップフロップを縦続接続して形成される。また、そのスキャンチェーンは複数であってもよく、内部論理部１１のスキャンチェーン１９と異なる制御を受けることになる。さらに、内部論理部１１はスキャンチェーン１９を備え、ＢＩＳＴ回路３０はスキャンチェーン３９を備えるとして説明されたが、それぞれ複数のスキャンチェーンを備えてもよいことは言うまでもない。また、本実施の形態では、ＢＩＳＴ回路３０のテスト対象は、メモリ回路２０として説明された。しかし、対象回路はメモリに限定されることはなく、回路構成が明確でない所謂ブラックボックス回路が対象となってもよい。このブラックボックス回路は、例えば、ユーザのマクロ回路など、入力信号のパターンに対する出力信号のパターンが判明しているため、ＢＩＳＴ回路３０によるテストが回路の正常性を確認する手段となる。

従来の半導体装置のテスト用回路の構成を示すブロック図である。 本発明の実施の形態に係る半導体集積回路の構成を示すブロック図である。 同通常動作時の信号の流れを示す図である。 同スキャンパステスト時の信号の流れを示す図である。 同バーンインテスト時の信号の流れを示す図である。

符号の説明

１０ 主回路
１１ 内部論理部
１２ メモリインタフェース部
１４、１５ 選択回路
１６〜１８ フリップフロップ
１９ スキャンチェーン
２０ メモリ
３０ ＢＩＳＴ回路
３９ スキャンチェーン
１１０ 論理回路
１１６、１１７ フリップフロップ
１２０ メモリ
１２４、１２５ 選択回路
１３０ ＢＩＳＴ回路
１３６、１３７ フリップフロップ

Claims (11)

1. スキャンパステスト時に、内蔵されるフリップフロップがシフトレジスタとして動作する複数のスキャンチェーンを備える第１回路と、
   前記第１回路の入出力信号が接続される第２回路と、
   前記第１回路を介して前記第２回路に接続される第３回路と
   を具備し、
   前記複数のスキャンチェーンは、前記第２回路に入出力信号が接続されるフリップフロップを含む第１スキャンチェーンと、前記第２回路に入出力信号が接続されるフリップフロップを含まない第２スキャンチェーンとを有し、
   前記第３回路が前記第１スキャンチェーンに属するフリップフロップを介して前記第２回路と信号を授受しているときに、
   前記第１回路の第２スキャンチェーンは、シフトレジスタとして動作する
   半導体集積回路。
2. 前記第１回路は、前記第３回路が前記第２回路に対して出力する信号と、前記第１回路が前記第２回路に対して出力する信号とを入力し、制御信号に基づいて一方を選択して出力する選択回路をさらに備え、
   前記第１スキャンチェーンは、前記選択回路から出力される信号を保持して前記第２回路に出力するフリップフロップを含む
   請求項１に記載の半導体集積回路。
3. 前記第３回路は、前記第２回路の正常性を試験するＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔｅｓｔ）回路である
   請求項１または請求項２に記載の半導体集積回路。
4. 前記第３回路は、第３スキャンチェーンを有し、
   前記第３スキャンチェーンと前記第１スキャンチェーンとは連続するスキャンチェーンを形成する
   請求項１から請求項３のいずれかに記載の半導体集積回路。
5. 前記第２回路は、前記第１回路がデータを格納するメモリである
   請求項１から請求項４のいずれかに記載の半導体集積回路。
6. 前記第２回路は、与えられた入力信号のパターンに対する出力信号のパターンが判明しているマクロ回路である
   請求項１から請求項４のいずれかに記載の半導体集積回路。
7. フリップフロップ群を備える第１マクロ回路と、
   前記第１マクロ回路から前記フリップフロップ群を介して信号が入力される第２マクロ回路と、
   前記第２マクロ回路をテストするとき、前記フリップフロップ群を介してテスト信号を入力するテスト回路と
   を具備する半導体集積回路。
8. 前記フリップフロップ群は、通常動作時、前記第１マクロ回路から前記第２マクロ回路に供給される信号を出力する最終段の回路である
   請求項７に記載の半導体集積回路。
9. 前記第１マクロ回路は、スキャンパステスト時に、内蔵されるフリップフロップがシフトレジスタとして動作する複数のスキャンチェーンを備え、
   前記複数のスキャンチェーンのうち少なくとも１つのスキャンチェーンは、前記フリップフロップ群を含む
   請求項７または請求項８に記載の半導体集積回路。
10. 前記テスト回路が、前記第２マクロ回路をテストするとき、前記第１マクロ回路は、前記フリップフロップ群を除く前記複数のスキャンチェーンによるスキャンパステストを同時に行う
    請求項９に記載の半導体集積回路。
11. 前記第２マクロ回路は、メモリ回路であり、前記テスト回路は、前記第２マクロ回路の正常性を試験するＢＩＳＴ回路である
    請求項７から請求項１０のいずれかに記載の半導体集積回路。

Images