WO2011145156A1 - 半導体装置、その検査方法及びその制御方法 - Google Patents

半導体装置、その検査方法及びその制御方法 Download PDF

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智明 片野
寛 新妻
宗広 阿部
透 小平
光教 篠崎
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パナソニック株式会社
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/27—Built-in tests

Definitions

  • the present invention relates to a semiconductor device that detects the state of an internal circuit, an inspection method thereof, and a control method thereof.
  • the following method is used to detect an abnormal condition. That is, after connecting a debugger or the like to the system LSI in an environment different from that of the electronic device, a method for the CPU to execute a program for evaluation, or a system tester for taking out the system LSI from the mounted board, etc.
  • the analysis method is used. However, in this case, it was not possible to cope with it until the user actually felt an abnormality using the electronic device.
  • the system LSI is equipped with a monitoring circuit unit (circuit monitoring unit), and the circuit monitoring unit displays the status of each circuit. There is a method of reading and determining the state (see Patent Document 1).
  • the circuit monitoring unit includes a CPU, a memory for storing instructions and data used by the CPU, and a decode block for decoding (decoding) data read from each circuit.
  • the circuit monitoring unit having such a configuration, when the data of each circuit is read by the CPU, the read data is decoded in the decode block. Further, the CPU determines the state of each circuit based on the decoded data. The result of this determination is output from the display.
  • An object of the present invention is to provide a semiconductor device, an inspection method thereof, and a control method thereof capable of automatically detecting an abnormal circuit inside while suppressing an increase in circuit area and parts.
  • a semiconductor device of the present invention is a semiconductor device having a plurality of circuits therein, and stores a processor and a test program that is executed by the processor and detects at least one state of the plurality of circuits.
  • the output circuit includes a serial output unit, and the execution result is output as a serial signal through the serial output unit.
  • the output circuit includes a display output unit, and the execution result is output to an external display device via the display output unit.
  • the semiconductor device of the present invention further includes an expansion circuit that expands the test program stored in the internal memory in a development memory different from the internal memory, and the processor is expanded in the expansion memory. It has a configuration for executing a test program. With this configuration, the test program is developed in a development memory different from the internal memory, so that the capacity of the internal memory used in the test program can be reduced.
  • the compressed test program is stored in the internal memory
  • the expansion circuit decompresses the test program stored in the internal memory and expands the expanded test program in the expanded memory. It has a configuration. With this configuration, the semiconductor device can be inspected while further reducing the capacity of the internal memory.
  • the processor executes a test program stored in the internal memory during an idle period during which normal processing is not performed, and the output circuit includes the test program. And outputting the execution result to the outside, and from the execution result output to the outside, the state of the internal circuit in the semiconductor device is confirmed. With this configuration, the state of each circuit can be inspected without affecting the actual operation as much as possible.
  • the expansion circuit expands the test program stored in the internal memory in the expansion memory
  • the processor expands the test in the expansion memory. Moving a value of a program counter to a program and executing the test program expanded in the expansion memory; and outputting the execution result of the test program to the outside by the output circuit, and The internal circuit state of the semiconductor device is confirmed from the execution result output to the outside.
  • the processor executes the test program according to the value of the moved program counter, so that the processor, which is an existing function, can be used for inspection, and the circuit state can be changed without adding a circuit monitoring unit or the like. Can be inspected.
  • the execution result is notified to an external device by a serial signal via a serial output unit.
  • the execution result is output via a display output unit and displayed on an external display device. It has the composition to make it. With this configuration, since the display output unit that is also used for normal functions is also used for inspection, an increase in the number of parts can be suppressed without adding a display device.
  • the semiconductor device inspection method of the present invention has a configuration in which, in the step of expanding the test program into the expansion memory, the expansion circuit decompresses and expands the compressed test program.
  • the expansion circuit decompresses and expands the compressed test program.
  • the semiconductor device of the present invention includes an address decoder, a bus circuit whose address space setting is changed by the processor, and a dummy circuit that responds to an access from the processor. And when the abnormal circuit is detected in the plurality of circuits as a result of executing the test program, the processor is configured to switch access to the abnormal circuit to access to the dummy circuit. With this configuration, when an abnormal circuit is detected, the processor switches access to the abnormal circuit to access to the dummy circuit. Therefore, the access to the abnormal circuit is blocked and the operation of the electronic device in which the semiconductor device is incorporated is prevented. Can continue. Therefore, it is possible to prevent the electronic device from continuing to operate in an abnormal state. In addition, the dummy circuit can make a unique response to the bus transaction.
  • a bus circuit that responds to access from the processor to the abnormal circuit It has the composition provided with.
  • the processor can access other circuits without accessing the abnormal circuit.
  • the bus circuit can make a unique response to the bus transaction.
  • the dummy circuit has a configuration in which a response selected from a plurality of responses is performed.
  • the response from the dummy circuit is not unique and can be switched to a response selected from a plurality by the processor. Therefore, it is possible to select a pseudo response from an abnormal part and to select a plurality of responses at the time of abnormality.
  • a method for controlling a semiconductor device comprising: setting an address space of the bus circuit so that the processor switches access to the abnormal circuit to access to the dummy circuit; And when the access to the address space occurs, the processor receives a response from the dummy circuit, thereby continuing the processing of the processor and blocking the access to the abnormal circuit.
  • the method for controlling a semiconductor device of the present invention includes a step in which the bus circuit responds to access from the processor to the abnormal circuit when an abnormal circuit is detected as a result of executing the test program.
  • the method for controlling a semiconductor device of the present invention includes a step in which the processor specifies an abnormal circuit from the plurality of circuits and blocks access to the specified abnormal circuit.
  • the electronic device can automatically perform circuit inspection, result confirmation, and abnormal circuit interruption.
  • the processor executes the test program stored in the internal memory and outputs the execution result to the outside. Therefore, the increase in the circuit area and parts of the semiconductor device is suppressed, and the abnormal circuit is automatically detected. Can do.
  • the processor switches access to the abnormal circuit to access to the dummy circuit, so that access to the abnormal circuit is blocked, The operation of the mounted electronic device can be continued.
  • FIG. 1 is a block diagram showing a configuration of a system LSI applied as a semiconductor device of a first embodiment Flowchart showing a test operation procedure of the system LSI 50 including the test scenario development circuit 5
  • a block diagram showing a configuration of a system LSI applied as a semiconductor device of a second embodiment Flowchart showing test and control operation procedure of system LSI 50 including test scenario development circuit 5, decoder conversion circuit 17 and dummy circuit 18
  • Embodiments of a semiconductor device, an inspection method thereof, and a control method thereof according to the present invention will be described with reference to the drawings.
  • the semiconductor device of the embodiment described below is applied to a system LSI incorporated in a portable information terminal or the like as an electronic device.
  • FIG. 1 is a block diagram showing a configuration of a system LSI applied as the semiconductor device of the first embodiment.
  • the system LSI 50 according to the first embodiment includes a CPU 1, a system bus 2, a memory interface 4, and an IP (Intellectual Property Core) 8.
  • IP Intelligent Property Core
  • the CPU 1 is a processor that executes normal processing such as application software, OS, and communication.
  • the CPU 1 is connected to the memory interface 4 and the IP 8 via the system bus 2 when executing normal processing.
  • an address decoder 3 for managing address spaces of various devices, IPs, and memories.
  • the system bus 2 is connected to an IP 8 and various memory interfaces 4 including various IPs described later through a system bus line 15.
  • a circuit (not shown) having various functions is connected to the system bus 2.
  • the memory interface 4 is provided with a test scenario development circuit 5 in addition to a general-purpose RAM (general-purpose RAM) 7. Inside the test scenario development circuit 5, a ROM (internal ROM) 6 for storing a test scenario (test program) is provided. The internal ROM 6 (internal memory) stores a test program as a compressed program. Further, the test scenario development circuit 5 is connected to the CPU 1 by an interrupt (IRQ) line 16.
  • IRQ interrupt
  • the IP 8 is provided with a plurality of types of IP 10 used in normal application software processing, communication processing, and the like, and a test information output circuit 9 that outputs test information.
  • the plurality of types of IPs 10 are connected to the external device 14 via the signal line 13.
  • the test information output circuit 9 includes a serial output unit and a display output unit, and is connected to the external output device 12 via a signal line 11 including a serial signal line. For example, when a display device is used as the external output device 12, test information is displayed on the display device.
  • the test scenario development circuit 5 has the following three functions (a) to (c).
  • (C) The test scenario development circuit 5 notifies the CPU 1 through the interrupt line 16 that the test scenario held in the internal ROM 6 has been developed in the general-purpose RAM 7.
  • FIG. 2 is a flowchart showing an inspection operation procedure of the system LSI 50 including the test scenario development circuit 5. This inspection operation is executed during an idle period when normal processing is not performed.
  • the test scenario expansion circuit 5 decompresses the test scenario (compressed test program) held in the internal ROM 6 and expands it in the general-purpose RAM 7 (expansion memory) (step S1). After the expansion, the test scenario expansion circuit 5 notifies the CPU 1 that the expansion is completed through the interrupt line 16 (step S2). Upon receiving this interrupt notification, the CPU 1 reads the test scenario from the general-purpose RAM 7 and confirms the operation according to the test scenario with respect to the memory interface 4, the IP8, and the external device 14 connected as a peripheral device of IP8 (step S3). ). Then, the CPU 1 outputs the execution result of the operation confirmation to the external output device 12 via the test information output circuit 9 (step S4). Thereafter, the system LSI 50 ends the inspection operation.
  • the test scenario is software (program) executed by the CPU 1 for actually operating a device, IP, memory, or the like to be tested and confirming whether or not the operation is normal.
  • the test target is a memory
  • the test scenario can be normally accessed by executing a plurality of types of access from simple read / write access to complex burst access according to the access procedure of the target memory. It is a test (test).
  • the test scenario converts the image size according to the operation procedure of the target IP, and the converted image size and expected value The test which compares with.
  • the operation performed according to the test scenario is an operation in accordance with each function of the device, IP, memory, etc. to be tested.
  • the CPU 1 develops the test program from the ROM 6 to the RAM 7 by the test scenario development circuit 5 and moves the value of the program counter of the CPU 1 to the test program developed in the RAM 7 to execute the test program. As a result of this execution, the state of the circuit having various functions incorporated in the system LSI 50 is inspected. Thus, since the CPU 1 executes the test program according to the value of the program counter moved to the test program developed in the RAM 7, the CPU 1 that is an existing function can also be used for the inspection. It becomes possible to inspect the state of the circuit without adding.
  • the CPU 1 executes a test program stored in the ROM 6 and outputs the execution result to the outside, an increase in circuit area and parts is suppressed, and an abnormal circuit is automatically detected. can do. Further, since the detailed test is performed by actual operation, the inspection result has higher accuracy of abnormality detection than the result of the inspection method by reading and writing to various simple devices, IP, memory and the like. Therefore, an abnormal circuit, for example, a fault circuit having an abnormal operation, is detected quickly, and a fault detection at the product level of an electronic device in which the system LSI is mounted can be performed.
  • test scenario is executed under conditions that do not interfere with application processing and communication processing. That is, in the use of the portable information terminal, the test scenario is executed in an idle period in which normal processing is not performed as a software task paralleled with processing routines such as application processing and communication processing. Thereby, it is possible to execute the processing without interfering with the normal processing, and the state of each circuit can be inspected without affecting the actual operation as much as possible.
  • serial output unit used for normal functions is also used for inspection, an increase in parts can be suppressed without adding an output device.
  • the display output unit used for normal functions is also used for inspection, an increase in parts can be suppressed without adding a display device.
  • test program since the test program is developed in a RAM different from the ROM, the capacity of the ROM used in the test program can be reduced. Further, since the compressed test program is stored in the ROM, the system LSI can be inspected while further reducing the capacity of the ROM.
  • a function for blocking access to a circuit in which an abnormality is detected is added to the configuration (see FIG. 1) for the purpose of inspecting the system LSI 50 of the first embodiment. It has a configuration.
  • FIG. 3 is a block diagram showing a configuration of a system LSI applied as the semiconductor device of the second embodiment.
  • the same components as those of the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
  • a decoder conversion circuit 17 that varies the decoding result by the address decoder 3 is provided inside the address decoder 3.
  • the decoder conversion circuit 17 changes the setting of the address space to be accessed.
  • a dummy circuit 18 is connected to the system bus 2.
  • the dummy circuit 18 has the following five response functions (d) to (h).
  • D When accessed, the dummy circuit 18 returns a bus access error as a response to the CPU 1 through the system bus 2.
  • E When accessed, the dummy circuit 18 returns data indicating an access error in the target device, IP, and memory to the CPU 1 through the system bus 2 as a response.
  • F When accessed, the dummy circuit 18 issues a bus access error interrupt to the CPU 1 through the interrupt line 16.
  • G When accessed, the dummy circuit 18 outputs access information to the general-purpose RAM 7.
  • H When accessed, the dummy circuit 18 holds access information in an internal register of the dummy circuit 18.
  • response functions can be selected according to the characteristics of the device, IP, memory, etc. to which the dummy circuit 18 is applied. It is also possible to perform an operation combining the respective response functions. Note that the response function can be selected by the CPU 1.
  • FIG. 4 is a flowchart showing a test and control operation procedure of the system LSI 150 including the test scenario development circuit 5, the decoder conversion circuit 17, and the dummy circuit 18.
  • the description is abbreviate
  • the decoder conversion circuit 17 When an abnormality is detected as a result of performing the operation check by the processing of steps S1 to S4 shown in FIG. 2 in the first embodiment, the decoder conversion circuit 17 is connected to various devices, IP, Alternatively, the decoding destination of the target address is converted into the dummy circuit 18 for the memory (step S5). That is, when there is an address space (address map) of the circuit where the abnormality is detected, the decoder conversion circuit 17 replaces the address with the address of the dummy circuit 18.
  • the dummy circuit 18 notifies the CPU 1 that the access is abnormal, for example, through the interrupt line 16 (step S6).
  • the dummy circuit 18 can notify the CPU 1 that the access is abnormal even via the system bus line 15 and the system bus 2.
  • the CPU switches access to the abnormal circuit to access to the dummy circuit, so that access to the abnormal circuit can be blocked and the operation of the mounted electronic device can be continued. . Therefore, it is possible to prevent the electronic device from continuing to operate in an abnormal state.
  • the dummy circuit can make a unique response to the bus transaction.
  • the response from the dummy circuit is not unique and can be switched to a response selected from a plurality by the CPU. Therefore, it is possible to select a pseudo response from an abnormal part and to select a plurality of responses at the time of abnormality. In addition, since the CPU continues processing and blocks access to the abnormal circuit, the abnormal circuit can be automatically blocked in the electronic device.
  • the present invention is not limited to the configuration of the above-described embodiment, and any configuration can be used as long as the functions shown in the claims or the functions of the configuration of the present embodiment can be achieved. Is also applicable.
  • a configuration of the system LSI instead of providing a dummy circuit, it is also possible to provide a bus circuit with a function that makes a unique response directly to the CPU without causing access to the abnormal circuit by setting from the CPU. is there. Thereby, when an abnormal circuit is detected, the CPU can access other circuits without accessing the abnormal circuit.
  • the bus circuit can make a unique response to the bus transaction. Further, since the access to the abnormal circuit is blocked using the bus circuit, it is possible to automatically perform the circuit inspection, the result confirmation, and the abnormal circuit interruption as the electronic device.
  • the present invention is useful as a semiconductor device that automatically detects internal abnormal circuits.

Abstract

　システムＬＳＩ５０では、テストシナリオ展開回路５がＲＯＭ６に格納されたテストプログラムをＲＡＭ７に展開する。ＣＰＵ１は、システムＬＳＩのアイドル期間中にテストプログラムを実行し、各回路の状態を検査する。ＣＰＵ１は、その検査の結果を、テスト情報出力回路９を介して外部出力装置１２に通知する。ＣＰＵ１は、アドレスデコーダ３のアドレス空間の設定を変更し、異常回路へのアクセスをダミー回路１８に切り替える。異常回路へのアクセスが遮断され、ＣＰＵの処理が継続する。したがって、回路面積や部品の増加を抑え、内部の異常回路を自動で検知することができる。

Description

半導体装置、その検査方法及びその制御方法
　本発明は、内部の回路の状態を検知する半導体装置、その検査方法及びその制御方法に関する。
　電子機器に組み込まれたシステムＬＳＩの異常状態や故障に気付かず、電子機器を利用し続けると、電子機器が誤動作し、想定外の事態が発生する場合がある。このような事態は、利用者及び製造者の双方に多大な影響を及ぼしかねない。このため、電子機器において、いち早く回路の異常状態を検知して対応することは極めて重要である。
　一般的に、異常状態の検出を行うためには、つぎのような方法が用いられている。すなわち、電子機器とは異なる環境で、システムＬＳＩにデバッガ等を接続した上で、ＣＰＵが評価用のプログラムを実行する方法や、実装されている基板からシステムＬＳＩを取り出し、ＬＳＩ検査用のテスタ等で解析する手法が利用されている。しかし、この場合、実際に、電子機器を利用して異常を感じてからでないと対応することができなかった。
　一方、利用者が体感的に異常を感じるよりも先に、異常を検出する方法として、システムＬＳＩに監視用の回路ユニット（回路監視ユニット）を搭載し、その回路監視ユニットが各回路の状態を読み出し、その状態を判定する方法がある（特許文献１参照）。
　このように、システムＬＳＩ内に回路監視ユニットを追加し、システムＬＳＩに表示用機器を接続することが行われていた。なお、回路監視ユニットは、ＣＰＵと、このＣＰＵが利用する命令やデータを格納するメモリと、各回路から読み出したデータをデコード（解読）するデコードブロックとから構成される。
　このような構成の回路監視ユニットにおいて、ＣＰＵによって各回路のデータが読み出されると、読み出されたデータはデコードブロックにおいて解読される。さらに、ＣＰＵは、解読したデータをもとに各回路の状態を判定する。この判定した結果は、表示器から出力される。
日本国特開２００９－６４１０７号公報
　しかし、回路監視ユニットを利用して異常検出を行う場合は、回路監視ユニットをシステムＬＳＩの内部に追加する必要がある。このため、システムＬＳＩの回路面積が増大してしまう。また、検査結果を表示する表示器も必要になり、電子機器としてのコストも増加する。さらに、判定した結果を表示することはできるものの、その後の電子機器の動作を変更し、異常個所に対応することができなかった。したがって、電子機器は異常のまま動作し続けることになり、想定外の事態が発生するおそれがあった。
　本発明の目的は、回路面積や部品の増加を抑え、内部の異常回路を自動で検知することができる半導体装置、その検査方法及びその制御方法を提供することである。
　本発明の半導体装置は、内部に複数の回路を有する半導体装置であって、プロセッサと、前記プロセッサによって実行され、前記複数の回路の少なくとも一つの状態を検知するためのテストプログラムが格納された内部メモリと、前記テストプログラムの実行結果を外部に出力する出力回路と、を備えた構成を有する。この構成により、プロセッサが内部メモリに格納されたテストプログラムを実行し、その実行結果を外部に出力するので、回路面積や部品の増加を抑え、異常回路を自動で検知することができる。このように、従来の回路監視ユニットを省くことができ、半導体装置の面積削減の効果が得られる。また、実動作による詳細なテストが可能であり、その検査結果は、単純な読み書きによる検査方法の結果と比べ、異常検出の精度がより高いものとなる。
　また、本発明の半導体装置は、前記出力回路は、シリアル出力部を有し、前記シリアル出力部を介して前記実行結果をシリアル信号で出力する構成を有する。この構成により、通常の機能でも利用するシリアル出力部を検査用として兼用するので、出力用のデバイスを追加することなく部品の増加を抑えることができる。
　また、本発明の半導体装置は、前記出力回路は、表示出力部を有し、前記表示出力部を介して前記実行結果を外部の表示装置に出力する構成を有する。この構成により、通常の機能でも利用する表示出力部を検査用として兼用するので、表示用のデバイスを追加することなく部品の増加を抑えることができる。
　また、本発明の半導体装置は、前記内部メモリに格納された前記テストプログラムを、当該内部メモリとは別の展開メモリに展開する展開回路を備え、前記プロセッサは、前記展開メモリに展開された前記テストプログラムを実行する構成を有する。この構成により、内部メモリとは別の展開メモリにテストプログラムが展開されるので、テストプログラムで利用する内部メモリの容量を削減することができる。
　また、本発明の半導体装置は、前記内部メモリには、圧縮された前記テストプログラムが格納され、前記展開回路は、前記内部メモリに格納された前記テストプログラムを解凍して前記展開メモリに展開する構成を有する。この構成により、内部メモリの容量を一層抑えて半導体装置の検査を行うことができる。
　また、本発明の半導体装置の検査方法は、前記プロセッサが、通常の処理を行っていないアイドル期間に、前記内部メモリに格納されたテストプログラムを実行するステップと、前記出力回路が、前記テストプログラムの実行結果を外部に出力するステップと、を有し、前記外部に出力された実行結果から、前記半導体装置における内部の回路の状態が確認される構成を有する。この構成により、実動作に極力影響を与えることなく各回路の状態を検査することができる。
　また、本発明の半導体装置の検査方法は、前記展開回路が、前記内部メモリに格納された前記テストプログラムを前記展開メモリに展開するステップと、前記プロセッサは、前記展開メモリに展開された前記テストプログラムにプログラムカウンタの値を移動させ、前記展開メモリに展開された前記テストプログラムを実行するステップと、前記出力回路が、前記テストプログラムの実行結果を外部に出力するステップと、を有し、前記外部に出力された実行結果から、前記半導体装置における内部の回路の状態が確認される構成を有する。この構成により、移動したプログラムカウンタの値に従って、プロセッサがテストプログラムを実行するので、既存の機能であるプロセッサを検査にも利用することができ、回路監視ユニット等を追加せずに回路の状態を検査することができる。
　また、本発明の半導体装置の検査方法は、前記出力回路が前記テストプログラムの実行結果を外部に出力するステップでは、シリアル出力部を介して前記実行結果をシリアル信号で外部の装置に通知する構成を有する。この構成により、通常の機能でも利用するシリアル出力部を検査用として兼用するので、出力用のデバイスを追加することなく部品の増加を抑えることができる。
　また、本発明の半導体装置の検査方法は、前記出力回路が前記テストプログラムの実行結果を外部に出力するステップでは、前記実行結果を、表示出力部を介して出力し、外部の表示装置に表示させる構成を有する。この構成により、通常の機能でも利用する表示出力部を検査用として兼用するので、表示用のデバイスを追加することなく部品の増加を抑えることができる。
　また、本発明の半導体装置の検査方法は、前記テストプログラムを前記展開メモリに展開するステップでは、前記展開回路が、圧縮された前記テストプログラムを解凍して展開する構成を有する。この構成により、圧縮された容量の小さいテストプログラムを内部メモリに格納することができ、内部メモリの容量を一層抑えて半導体装置の検査を行うことができる。
　また、本発明の半導体装置は、アドレスデコーダを有し、当該アドレスデコーダのアドレス空間の設定が前記プロセッサによって変更されるバス回路と、前記プロセッサからのアクセスに対して応答を行うダミー回路と、を備え、前記テストプログラムを実行した結果、前記複数の回路の中に、異常回路が検知された場合、前記プロセッサは、前記異常回路へのアクセスを前記ダミー回路へのアクセスに切り替える構成を有する。この構成により、異常回路が検知された場合、プロセッサは、異常回路へのアクセスをダミー回路へのアクセスに切り替えるので、異常回路へのアクセスを遮断し、半導体装置が組み込まれた電子機器の動作を継続させることができる。したがって、異常状態のまま電子機器が動作し続けることを防ぐことができる。また、バストランザクションに対して、ダミー回路は一意な応答を行うことが可能となる。
　また、本発明の半導体装置は、前記テストプログラムを実行した結果、前記複数の回路の中に、異常回路が検知された場合、前記プロセッサから前記異常回路へのアクセスに対し、応答を行うバス回路を備えた構成を有する。この構成により、異常回路が検知された場合、プロセッサは、異常回路へアクセスを行うことなく、他の回路へアクセスを行うことが可能となる。また、バストランザクションに対して、バス回路は一意な応答を行うことが可能となる。
　また、本発明の半導体装置は、前記ダミー回路は、複数の応答の中から、選択された応答を行う構成を有する。この構成により、ダミー回路からの応答が一意ではなく、プロセッサにより複数の中から選択された応答に切り替えることができる。したがって、異常個所からの擬似的な応答を選択可能にし、異常時における応答を複数選択することができる。
　また、本発明の半導体装置の制御方法は、前記プロセッサが、前記異常回路へのアクセスを前記ダミー回路へのアクセスに切り替えるように、前記バス回路のアドレス空間を設定するステップと、前記設定されたアドレス空間へのアクセスが発生した場合、前記プロセッサが前記ダミー回路からの応答を受けることで、当該プロセッサの処理を継続させ、前記異常回路へのアクセスを遮断するステップと、を有する。この構成により、プロセッサは、処理を継続させ、異常回路へのアクセスを遮断するので、電子機器において自動で異常回路の遮断が可能になる。
　本発明の半導体装置の制御方法は、前記テストプログラムを実行した結果、異常回路が検知された場合、前記プロセッサから前記異常回路へのアクセスに対し、前記バス回路が応答を行うステップを有する。この構成により、異常回路へのアクセスの遮断を、バス回路を用いて行うので、電子機器として、回路の検査、結果の確認及び異常回路の遮断を自動で行うことが可能となる。
　本発明の半導体装置の制御方法は、前記プロセッサが、前記複数の回路の中から異常回路を特定し、当該特定された異常回路へのアクセスを遮断するステップを有する。この構成により、電子機器として、回路の検査、結果の確認及び異常回路の遮断を自動で行うことが可能となる。
　本発明によれば、プロセッサが内部メモリに格納されたテストプログラムを実行し、その実行結果を外部に出力するので、半導体装置の回路面積や部品の増加を抑え、異常回路を自動で検知することができる。
　また、本発明によれば、テストプログラムを実行した結果、異常回路が検知された場合、プロセッサは、異常回路へのアクセスをダミー回路へのアクセスに切り替えるので、異常回路へのアクセスを遮断し、搭載された電子機器の動作を継続させることができる。
第１の実施形態の半導体装置として適用されたシステムＬＳＩの構成を示すブロック図 テストシナリオ展開回路５を含むシステムＬＳＩ５０の検査動作手順を示すフローチャート 第２の実施形態の半導体装置として適用されたシステムＬＳＩの構成を示すブロック図 テストシナリオ展開回路５、デコーダ変換回路１７及びダミー回路１８を含むシステムＬＳＩ５０の検査及び制御動作手順を示すフローチャート
　本発明に係る半導体装置、その検査方法及びその制御方法の実施形態について、図面を参照して説明する。以下説明する実施形態の半導体装置は、電子機器としての携帯情報端末等に組み込まれるシステムＬＳＩに適用される。
（第１の実施形態）
　図１は、第１の実施形態の半導体装置として適用されたシステムＬＳＩの構成を示すブロック図である。第１の実施形態のシステムＬＳＩ５０は、ＣＰＵ１、システムバス２、メモリインタフェース４及びＩＰ（Intellectual Property Core）８を内蔵する。
　ＣＰＵ１は、アプリケーションソフトやＯＳ、通信等の通常処理を実行するプロセッサである。ＣＰＵ１は、通常処理を実行する際、システムバス２を介してメモリインタフェース４やＩＰ８に接続される。
　システムバス２の内部には、各種デバイス、ＩＰ、メモリのアドレス空間を管理するアドレスデコーダ３が設けられている。システムバス２は、システムバス線１５を通じて、後述する各種のＩＰを含むＩＰ８及びメモリインタフェース４と接続されている。なお、システムバス２には、これらの回路の他、種々の機能を有する回路（図示せず）が接続されている。
　メモリインタフェース４には、汎用的に使用されるＲＡＭ（汎用ＲＡＭ）７の他、テストシナリオ展開回路５が設けられている。テストシナリオ展開回路５の内部には、テストシナリオ（テストプログラム）保存用のＲＯＭ（内部ＲＯＭ）６が設けられている。この内部ＲＯＭ６（内部メモリ）には、テストプログラムが圧縮されたプログラムとして格納されている。また、テストシナリオ展開回路５は、割り込み（ＩＲＱ）線１６によりＣＰＵ１と接続されている。
　ＩＰ８には、通常のアプリケーションソフト処理、通信処理等で使用される複数種類のＩＰ１０や、テスト情報を出力するテスト情報出力回路９が設けられている。複数種類のＩＰ１０は、信号線１３を介して外部デバイス１４に接続される。また、テスト情報出力回路９は、シリアル出力部及び表示出力部を有し、シリアル信号線を含む信号線１１を介して外部出力装置１２に接続される。外部出力装置１２として、例えば表示装置が用いられた場合、テスト情報が表示装置に表示される。
　テストシナリオ展開回路５は、つぎの３つの機能（ａ）～（ｃ）を有する。
（ａ）テストシナリオ展開回路５は、内部ＲＯＭ６にテストシナリオ（テストプログラム）を保持する。
（ｂ）テストシナリオ展開回路５は、内部ＲＯＭ６に保持されたテストシナリオを汎用ＲＡＭ７に展開する。
（ｃ）テストシナリオ展開回路５は、内部ＲＯＭ６に保持されたテストシナリオを汎用ＲＡＭ７に展開したことを、割り込み線１６でＣＰＵ１に通知する。
　つぎに、テストシナリオ展開回路５の動作を示す。図２は、テストシナリオ展開回路５を含むシステムＬＳＩ５０の検査動作手順を示すフローチャートである。この検査動作は、通常の処理が行われていないアイドル期間に実行される。
　まず、テストシナリオ展開回路５は、内部ＲＯＭ６に保持されたテストシナリオ（圧縮されたテストプログラム）を解凍して汎用ＲＡＭ７（展開メモリ）に展開する（ステップＳ１）。展開後、テストシナリオ展開回路５は、ＣＰＵ１に対し、割り込み線１６で展開が完了したことを通知する（ステップＳ２）。ＣＰＵ１は、この割り込み通知を受けると、テストシナリオを汎用ＲＡＭ７から読み込み、メモリインタフェース４やＩＰ８、さらにはＩＰ８の周辺装置として接続される外部デバイス１４に対し、テストシナリオに従って動作確認を行う（ステップＳ３）。そして、ＣＰＵ１は、動作確認の実行結果を、テスト情報出力回路９を介して外部出力装置１２に出力する（ステップＳ４）。この後、システムＬＳＩ５０は検査動作を終了する。
　なお、テストシナリオとは、テスト対象となるデバイス、ＩＰ、メモリ等を実際に動作させ、動作に異常がないか否かを確認するための、ＣＰＵ１によって実行されるソフトウェア（プログラム）である。例えば、テスト対象がメモリである場合、テストシナリオは、対象となるメモリのアクセス手順に従って、単純なリード／ライトアクセスから複雑なバーストアクセスまで複数種類のアクセスを実行し、正常なアクセスが可能であるか否かを試験（テスト）するものである。また、画像を入力し、画像サイズを変換する機能を持つＩＰがテスト対象である場合、テストシナリオは、対象となるＩＰの動作手順に従って画像サイズの変換を行い、変換された画像サイズと期待値とを比較するテストを行うものである。
　このように、テストシナリオに従って行われる動作は、テスト対象となるデバイス、ＩＰ、メモリ等の各機能に沿った動作となる。
　ＣＰＵ１は、テストシナリオ展開回路５により、テストプログラムをＲＯＭ６からＲＡＭ７に展開し、ＣＰＵ１のプログラムカウンタの値をＲＡＭ７に展開されたテストプログラムに移動させると、テストプログラムを実行する。この実行の結果、システムＬＳＩ５０に内蔵された各種の機能を有する回路の状態が検査される。このように、ＲＡＭ７に展開されたテストプログラムに移動したプログラムカウンタの値に従って、ＣＰＵ１がテストプログラムを実行するので、既存の機能であるＣＰＵ１を検査にも利用することができ、回路監視ユニット等を追加せずに回路の状態を検査することが可能となる。
　第１の実施形態のシステムＬＳＩ５０によれば、ＣＰＵ１がＲＯＭ６に格納されたテストプログラムを実行し、その実行結果を外部に出力するので、回路面積や部品の増加を抑え、異常回路を自動で検知することができる。また、実動作による詳細なテストを行うので、その検査結果は、単純な各種デバイス、ＩＰ、メモリ等への読み書きによる検査方法の結果と比べ、異常検出の精度がより高いものとなる。したがって、異常回路、例えば動作に異常があるような故障回路は速やかに検出され、システムＬＳＩが実装された電子機器の商品レベルでの故障検出が可能となる。
　さらに、通常のアプリケーションや通信処理に利用されるＣＰＵを使用するので、特定の回路監視用ユニットは不要となる。これにより、ＬＳＩの実装面積を抑えることができる。
　また、テストシナリオの実行は、アプリケーション処理や通信処理を妨げない条件において行われる。つまり、携帯情報端末の利用において、テストシナリオは、アプリケーション処理や通信処理等の処理ルーチンと並列化されたソフトウェアタスクとして、通常の処理が行われていないアイドル期間に実行される。これにより、通常の処理を妨げることなく、実行することが可能であり、実動作に極力影響を与えることなく各回路の状態を検査することができる。
　また、通常の機能でも利用するシリアル出力部を検査用として兼用するので、出力用のデバイスを追加することなく部品の増加を抑えることができる。
　また、通常の機能でも利用する表示出力部を検査用として兼用するので、表示用のデバイスを追加することなく部品の増加を抑えることができる。
　また、ＲＯＭとは別のＲＡＭにテストプログラムが展開されるので、テストプログラムで利用するＲＯＭの容量を削減することができる。さらに、圧縮されたテストプログラムをＲＯＭに格納するので、ＲＯＭの容量を一層抑えてシステムＬＳＩの検査を行うことができる。
（第２の実施形態）
　第２の実施形態のシステムＬＳＩ１５０は、第１の実施形態のシステムＬＳＩ５０の検査を目的とした構成（図１参照）に、さらに、異常が検知された回路へのアクセスを遮断する機能を付加した構成を有する。
　図３は、第２の実施形態の半導体装置として適用されたシステムＬＳＩの構成を示すブロック図である。第１の実施形態と同一の構成要素については同一の符号を付すことによりその説明を省略する。
　図３に示すシステムＬＳＩ１５０では、第１の実施形態のシステムＬＳＩ５０に比べ、新たに２つの機能が付加されている。アドレスデコーダ３の内部には、アドレスデコーダ３によるデコード結果を可変するデコーダ変換回路１７が設けられている。このデコーダ変換回路１７は、アクセスされるアドレス空間の設定を変更する。また、システムバス２には、ダミー回路１８が接続されている。
　ダミー回路１８は、つぎの５つの応答機能（ｄ）～（ｈ）を有する。
（ｄ）ダミー回路１８は、アクセスされた際に、ＣＰＵ１に対し、システムバス２を通じてバスアクセスエラーを応答として返す。
（ｅ）ダミー回路１８は、アクセスされた際に、ＣＰＵ１に対し、システムバス２を通じて、対象となるデバイス、ＩＰ、メモリにおいてアクセスエラーであることを示すデータを応答として返す。
（ｆ）ダミー回路１８は、アクセスされた際に、ＣＰＵ１に対し、割り込み線１６を通じて、バスアクセスエラー割り込みを発行する。
（ｇ）ダミー回路１８は、アクセスされた際に、汎用ＲＡＭ７にアクセス情報を出力する。
（ｈ）ダミー回路１８は、アクセスされた際に、ダミー回路１８の内部レジスタにアクセス情報を保持する。
　これらの応答機能は、ダミー回路１８を適用するデバイス、ＩＰ、メモリ等、それぞれの特徴に合わせて選択可能である。また、それぞれの応答機能を組み合わせた動作を行うことも可能である。なお、応答機能の選択はＣＰＵ１によって行うことも可能である。
　図４は、テストシナリオ展開回路５、デコーダ変換回路１７及びダミー回路１８を含むシステムＬＳＩ１５０の検査及び制御動作手順を示すフローチャートである。第１の実施形態のステップ処理と同一のステップ処理については同一のステップ番号を付すことによりその説明を省略する。
　第１の実施形態で図２に示したステップＳ１～Ｓ４の処理による動作確認を実行した結果、異常が検出された場合、デコーダ変換回路１７は、異常が検出された回路である各種デバイス、ＩＰ又はメモリに対し、対象となるアドレスのデコード先をダミー回路１８に変換する（ステップＳ５）。つまり、デコーダ変換回路１７は、異常が検出された回路のアドレス空間（アドレスマップ）がある場合、そのアドレスをダミー回路１８のアドレスに置き換える。
　その後、ＣＰＵ１によるアプリケーション処理や通信処理において、対象となる各種デバイスへのアクセスは、物理的にダミー回路１８へのアクセスに置き換えられる。ダミー回路１８は、アクセスが発生した場合、例えば割り込み線１６により異常アクセスであることをＣＰＵ１に通知する（ステップＳ６）。なお、ダミー回路１８は、システムバス線１５及びシステムバス２を介しても、異常アクセスであることをＣＰＵ１に通知可能である。
　第２の実施形態のシステムＬＳＩ１５０によれば、本検査方法によって異常が検出された場合、異常が検出された各種デバイス、ＩＰ、メモリ等へのアクセスを遮断し、ダミー回路１８へのアクセスに置き換えるので、安全性を増すことが可能となる。
　また、異常回路が検知された場合、ＣＰＵは、異常回路へのアクセスをダミー回路へのアクセスに切り替えるので、異常回路へのアクセスを遮断し、搭載された電子機器の動作を継続させることができる。したがって、異常状態のまま電子機器が動作し続けることを防ぐことができる。また、バストランザクションに対して、ダミー回路は一意な応答を行うことが可能となる。
　また、ダミー回路からの応答が一意ではなく、ＣＰＵにより複数の中から選択された応答に切り替えることができる。したがって、異常個所からの擬似的な応答を選択可能にし、異常時における応答を複数選択することができる。また、ＣＰＵは、処理を継続させ、異常回路へのアクセスを遮断するので、電子機器において自動で異常回路の遮断が可能になる。
　なお、本発明は、上記実施形態の構成に限られるものではなく、特許請求の範囲で示した機能、又は本実施形態の構成が持つ機能が達成できる構成であればどのようなものであっても適用可能である。例えば、システムＬＳＩの構成として、ダミー回路を設ける代わりに、バス回路に、ＣＰＵからの設定により異常回路へのアクセスを発生させずに、直接ＣＰＵに一意な応答をする機能を設けることも可能である。これにより、異常回路が検知された場合、ＣＰＵは、異常回路へアクセスを行うことなく、他の回路へアクセスを行うことが可能となる。また、バストランザクションに対して、バス回路は一意な応答を行うことが可能となる。また、異常回路へのアクセスの遮断を、バス回路を用いて行うので、電子機器として、回路の検査、結果の確認及び異常回路の遮断を自動で行うことが可能となる。
　本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明らかである。
　本出願は、2010年5月21日出願の日本特許出願（特願2010－117297）に基づくものであり、その内容はここに参照として取り込まれる。
　本発明は、内部の異常回路を自動で検知する半導体装置等として有用である。
１　ＣＰＵ
２　システムバス
３　アドレスデコーダ
４　メモリインタフェース
５　テストシナリオ展開回路
６　内部ＲＯＭ
７　汎用ＲＡＭ
８、１０　ＩＰ
９　テスト情報出力回路
１１、１３　信号線
１２　外部出力装置
１４　外部デバイス
１５　システムバス線
１６　割り込み線
１７　デコーダ変換回路
１８　ダミー回路
５０　システムＬＳＩ

Claims (16)

  1. 　内部に複数の回路を有する半導体装置であって、
    　プロセッサと、
    　前記プロセッサによって実行され、前記複数の回路の少なくとも１つの状態を検知するためのテストプログラムが格納された内部メモリと、
    　前記テストプログラムの実行結果を外部に出力する出力回路と、を備えたことを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記出力回路は、シリアル出力部を有し、前記シリアル出力部を介して前記実行結果をシリアル信号で出力することを特徴とする半導体装置。
  3. 　請求項１に記載の半導体装置であって、
    　前記出力回路は、表示出力部を有し、前記表示出力部を介して前記実行結果を外部の表示装置に出力することを特徴とする半導体装置。
  4. 　請求項１に記載の半導体装置であって、
    　前記内部メモリに格納された前記テストプログラムを、当該内部メモリとは別の展開メモリに展開する展開回路を備え、
    　前記プロセッサは、前記展開メモリに展開された前記テストプログラムを実行することを特徴とする半導体装置。
  5. 　請求項４に記載の半導体装置であって、
    　前記内部メモリには、圧縮された前記テストプログラムが格納され、
    　前記展開回路は、前記内部メモリに格納された前記テストプログラムを解凍して前記展開メモリに展開することを特徴とする半導体装置。
  6. 　請求項１に記載の半導体装置を検査する検査方法であって、
    　前記プロセッサが、通常の処理を行っていないアイドル期間に、前記内部メモリに格納されたテストプログラムを実行するステップと、
    　前記出力回路が、前記テストプログラムの実行結果を外部に出力するステップと、を有し、
    　前記外部に出力された実行結果から、前記半導体装置における内部の回路の状態が確認されることを特徴とする半導体装置の検査方法。
  7. 　請求項４に記載の半導体装置を検査する検査方法であって、
    　前記展開回路が、前記内部メモリに格納された前記テストプログラムを前記展開メモリに展開するステップと、
    　前記プロセッサは、前記展開メモリに展開された前記テストプログラムにプログラムカウンタの値を移動させ、前記展開メモリに展開された前記テストプログラムを実行するステップと、
    　前記出力回路が、前記テストプログラムの実行結果を外部に出力するステップと、を有し、
    　前記外部に出力された実行結果から、前記半導体装置における内部の回路の状態が確認されることを特徴とする半導体装置の検査方法。
  8. 　請求項６又は７記載の半導体装置の検査方法であって、
    　前記出力回路が前記テストプログラムの実行結果を外部に出力するステップでは、シリアル出力部を介して前記実行結果をシリアル信号で外部の装置に通知することを特徴とする半導体装置の検査方法。
  9. 　請求項６又は７記載の半導体装置の検査方法であって、
    　前記出力回路が前記テストプログラムの実行結果を外部に出力するステップでは、前記実行結果を、表示出力部を介して出力し、外部の表示装置に表示させることを特徴とする半導体装置の検査方法。
  10. 　請求項７に記載の半導体装置の検査方法であって、
    　前記テストプログラムを前記展開メモリに展開するステップでは、前記展開回路が、圧縮された前記テストプログラムを解凍して展開することを特徴とする半導体装置の検査方法。
  11. 　請求項１～５のいずれか一項に記載の半導体装置であって、
    　アドレスデコーダを有し、当該アドレスデコーダのアドレス空間の設定が前記プロセッサによって変更されるバス回路と、
    　前記プロセッサからのアクセスに対して応答を行うダミー回路と、を備え、
    　前記テストプログラムを実行した結果、前記複数の回路の中に、異常回路が検知された場合、前記プロセッサは、前記異常回路へのアクセスを前記ダミー回路へのアクセスに切り替えることを特徴とする半導体装置。
  12. 　請求項１～５のいずれか一項に記載の半導体装置であって、
    　前記テストプログラムを実行した結果、前記複数の回路の中に、異常回路が検知された場合、前記プロセッサから前記異常回路へのアクセスに対し、応答を行うバス回路を備えたことを特徴とする半導体装置。
  13. 　請求項１１に記載の半導体装置であって、
    　前記ダミー回路は、複数の応答の中から、選択された応答を行うことを特徴とする半導体装置。
  14. 　請求項１１に記載の半導体装置を制御する制御方法であって、
    　前記プロセッサが、前記異常回路へのアクセスを前記ダミー回路へのアクセスに切り替えるように、前記バス回路のアドレス空間を設定するステップと、
    　前記設定されたアドレス空間へのアクセスが発生した場合、前記プロセッサが前記ダミー回路からの応答を受けることで、当該プロセッサの処理を継続させ、前記異常回路へのアクセスを遮断するステップと、を有することを特徴とする半導体装置の制御方法。
  15. 　請求項１２に記載の半導体装置を制御する制御方法であって、
    　前記テストプログラムを実行した結果、異常回路が検知された場合、前記プロセッサから前記異常回路へのアクセスに対し、前記バス回路が応答を行うステップを有することを特徴とする半導体装置の制御方法。
  16. 　請求項６～１０のいずれか一項に記載の半導体装置の検査方法により、前記プロセッサが、前記複数の回路の中から異常回路を特定し、当該特定された異常回路へのアクセスを遮断するステップを有することを特徴とする半導体装置の制御方法。
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