JP2010244174A - Dspカード試験装置およびdspカード試験装置における故障異常情報のモニタ方法 - Google Patents
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Abstract
【課題】記憶装置内の診断対象のメモリ領域の故障異常情報を、画面表示することが可能なDSPカード試験装置を提供する。
【解決手段】診断対象のメモリ領域を有する記憶装置13と、この記憶装置13にバス接続されパソコン2が接続された伝送路3を介してパソコン2と通信可能な通信装置18と、それぞれバス接続された記憶装置13を診断するためのプログラムおよびデータを記憶する内部メモリ8を有し、このプログラムを実行して記憶装置13のメモリ領域にアクセスし、このメモリ領域のメモリ診断処理を行う第1から第5のDSP10とを備え、これらのDSP10はそれぞれメモリ診断処理により得られた記憶装置13の故障異常情報を第1のDSP10の内部メモリ8に保存し、この内部メモリ8に各DSP10から出力された故障異常情報が記憶されると、第1のDSP10は、各故障異常情報をまとめて通信装置18に出力する。
【選択図】図1
【解決手段】診断対象のメモリ領域を有する記憶装置13と、この記憶装置13にバス接続されパソコン2が接続された伝送路3を介してパソコン2と通信可能な通信装置18と、それぞれバス接続された記憶装置13を診断するためのプログラムおよびデータを記憶する内部メモリ8を有し、このプログラムを実行して記憶装置13のメモリ領域にアクセスし、このメモリ領域のメモリ診断処理を行う第1から第5のDSP10とを備え、これらのDSP10はそれぞれメモリ診断処理により得られた記憶装置13の故障異常情報を第1のDSP10の内部メモリ8に保存し、この内部メモリ8に各DSP10から出力された故障異常情報が記憶されると、第1のDSP10は、各故障異常情報をまとめて通信装置18に出力する。
【選択図】図1
Description
本発明はDSP(ディジタルシグナルプロセッサ)カード試験装置およびDSPカード試験装置における故障異常情報のモニタ方法に関する。
DSPカードは複数個のDSPを設けており、各DSPがこれらのDSPに割当てられた演算処理を行うことにより、DSPカードへ入力されたデータに対する信号処理の結果を出力するようにしている。
図5は2枚のDSPカードを使用した場合のDSP構成の一例を示す図である。DSPカード50は、ともに内部メモリを有する2つのDSP51−1、51−2と、これらのDSP51−1、51−2にデータバス52を介して接続されて、計算命令を記述したプログラムを記憶するフラッシュROM53と、データバス52に接続されて、DSP51−1、51−2での各命令の実行結果を一時的に記憶する外部記憶装置(外部メモリ)54とを有する。DSP51−1、51−2間はデータバス56により接続されている。DSPカード55の構成はDSPカード50の構成と同じである。DSPカード50、55間もデータバス56により接続されている。
このような構成のDSPカード50に対し、1基本処理時間帯分のディジタルデータが入力装置57よりデータバス58を介して入力されると、最初の1/4時間にDSP51−1が演算を行い、続く1/4時間にDSP51−2がこの演算の結果を用いて演算を行い、その結果を出力する。DSPカード55においても1/4時間ずつDSP51−1及び51−2が演算を行うことにより、DSP51−2からの計算結果がデータバス58を介して出力装置59へ出力される。次の1基本処理時間帯の開始時に、DSPカード50へ、同じデータ量のディジタルデータが入力されて、DSPカード50及び55は同様の演算処理を行う。
DSPは、信号処理に特化した様々な機能を有しているため、従来ハードウェアで構成していた多くの信号処理機能をソフトウェア化してきた。通常、DSPはCPUと比べて使用可能なメモリ資源が乏しいため、CPUのように基本ソフトウェア(以下、OSと呼ぶ)を利用したり、複雑な処理を実行することができない。このため、例えば図5に示すとおり、DSPカード50、55が行う信号処理は、ディジタルフィルタ処理やFFT処理などの固定した信号処理を各DSP51−1、51−2に割り付け、DSP51−1、51−2間は専用の高速通信バスを用いて接続するという構成を取っていた。
DSPカード50、55は、複数個のDSP51−1、51−2及び外部記憶装置54とプログラム格納用のフラッシュROM53とを持つ。DSPのプログラムは、各DSPカード50、55のフラッシュROM53に格納されており、各DSP51−1、51−2は起動時に自身が実行するプログラムをフラッシュROM53より読込み、処理を開始する。
DSP51−1、51−2のメモリ容量には制限があることから、DSPカード50、55が自己診断処理を行う際、信号処理プログラムと同時に、自己診断処理プログラムや、フラッシュROM書込み制御プログラムを内蔵することができない。
図5のDSPカード50、55を、OSと大容量のメモリとを有するホストコンピュータとの間で通信や読み書き制御を行うためのソフトウェアをDSPカード50、55が記憶すること、各DSP51−1、51−2がこのソフトウェアを実行すること、およびホストコンピュータからLAN経由で自己診断用のプログラムをフラッシュROM53にダウンロードすることはいずれもできない。
そのため、出願人は、DSPカード上の複数のDSP及び記憶装置について自己診断処理を行うディジタル信号処理装置における故障異常情報の保存方法を提案している(特許文献1参照)。特許文献1には、自己診断の結果、エラーが発生した場合、第1のDSPが故障異常情報をフラッシュROMに書込むようにした手法が開示されているが、問題を発見した場合においても、再現性が難しい故障がDSPや記憶装置に発生した場合、DSPカードの製造元は、容易に故障異常解析を行うことができなかった。
一方、IC間の接続試験方法は、JTAG(Joint Test Action Group)で提案され、JTAG試験又はバウンダリスキャンテストとして既にIEEEで規格化されている(非特許文献1参照)。
図6はJTAG試験装置の構成例を示す図である。JTAG試験装置60は、バウンダリスキャンテストの対象となる回路61と、この回路61に対して命令及びデータを入力し試験結果をモニタするパソコン62とを備えている。パソコン62には、予め試験対象のメモリ回路の回路図の設計情報から作成されたテストパターンが記憶されている。回路61は、このテストパターンを入力信号とするn個のメモリIC63、64、…、65と、回路61の全体の制御を行うTAP(Test Access Port)コントローラ66とを備えている。
メモリIC63〜65はいずれも内部に、試験対象のメモリ回路と、複数のバウンダリスキャンセルとを有する。1個のメモリICでは、各バウンダリスキャンセルが1本の長い直列パスとして連結されている。これらのメモリIC63〜65のうちの隣接するステージどうしの入出力端子が直列に連結されると、1本の長いメモリ間直列パスが形成されるようになっている。このメモリ間直列パスを試験データの通り道として利用することにより、TAPコントローラ66から入出力用のコネクタを介してメモリIC63〜65内にアクセス可能になっている。
本試験は、テストの総時間と試験効率とを考慮し、断線確認に用いられることが多い。図6に示す断線67により、IC間の断線検出が可能であるが、メモリIC63〜65の内部セルが故障した場合、内部セルの故障を検出できない。従って、DSPメーカが提供する高価なデバッグ装置をボードに接続して併用し、各メモリICの全メモリ領域の読み書き試験を行い、メモリICの故障有無を判定するようにしている。
十分な容量を有する記憶素子に記憶されたソフトウェアをCPUが実行させることによって、基板の診断や製品の検査を行う技術は種々提案されている。
警報内容を基板前面から文字で判読出来、迅速な保守対応を可能とする組込基板、およびその表示制御方法が提案されている(特許文献2参照)。特許文献2にはCPUボードを対象とする組込型基板及びそのモニタ表示方法が記載されている。この基板及び方法はOSを使用できるため、自己診断機能の実装、及び故障情報の表示は容易である。
また、経験も知識も不十分な保守サービスマンであっても的確な故障診断に基づいて適切に修理を行うことを可能とした家電製品の保守支援システムが提案されている(特許文献3参照)。特許文献3には出荷済みの家電を検査対象とする保守支援システムが記載されている。このシステムはマイコンとOSとを使用できるため、自己診断機能の実装、及び故障情報の表示は容易である。
図5の例ではDSPが使用できるメモリの容量が小さいことから、DSP単体は単純で固定的な処理を割当て、それを複数個まとめたDSPカードという単位で、必要な処理を実現させている。従って、DSPカード上のフラッシュROMに保存するプログラムは、問題が発生しない限り変更書換えをされず、固定的に記憶されるものであることから、このプログラムを更新する必要性がない。
現在は、半導体技術の進歩により、DSPが使用できる内部メモリの容量が増え、DSP単体がより複雑な処理を実行できるようになってきている。このことから、従来CPUがおこなってきた処理がDSPにより置き換えられる回路も出てきた。それに伴い、図5のDSP51−1、51−2及び外部記憶装置54の偶発的故障に対して、適切かつ迅速な対応を行うことが要求されるようになってきている。
DSPカード上のIC部品が故障する状況を分類すると、故障率が時間経過に従って減少する初期不良による故障や、故障率が一定である特性を示す期間に発生する偶発的故障等がある。
もし、故障原因が部品の初期不良であれば、製造元がDSPカードの製造段階あるいは客先への出荷段階において検査を実施することにより異常を検出でき、部品を交換することが可能である。
IEEE Std 1149.1−1990 Standard Test Access Port and Boundary−Scan Architecture
しかし、DSPカードが出荷された後にDSPカードに故障が発生した場合、客先から製造元にこのDSPカードが返却されたとしても、製造元は、容易に故障状況を再現できず、DSPカード上の故障部位を特定する作業に多大な時間がかかっていた。
各メモリIC内部に偶発的故障が発生した場合、DSPが各メモリICのメモリ全域に亘りデータを読み書きする必要がある。この読み書きを行うデバッグ装置はDSPメーカにより提供されるものであるが、このデバッグ装置は高価である。デバッグ装置を複数台を準備することはコスト上難しい。
そこで、本発明は、上記の課題に鑑み、記憶装置内の診断対象のメモリ領域の故障異常情報を、画面表示することが可能なDSPカード試験装置およびDSPカード試験装置における故障異常情報のモニタ方法を提供することを目的とする。
このような課題を解決するため、本発明の一態様によれば、診断対象のメモリ領域を有する記憶装置と、この記憶装置にバス接続されるとともに画面表示機能を有するコンピュータが接続された伝送路を介してこのコンピュータにデータを送信可能な通信装置と、それぞれ前記記憶装置にバス接続されこの記憶装置を診断するためのプログラムおよびデータを記憶する内部メモリを有し、このプログラムを実行して前記記憶装置の前記メモリ領域にアクセスし、このメモリ領域のメモリ診断処理を行う複数のDSPと、を備え、これらのDSPはそれぞれ前記メモリ診断処理により得られた前記記憶装置の故障異常情報を前記複数のDSPのうちのいずれかのDSPの前記内部メモリに保存し、この内部メモリに前記複数のDSPから出力された前記故障異常情報が記憶されると、前記いずれかのDSPは、各故障異常情報をまとめて前記通信装置に出力することを特徴とするDSPカード試験装置が提供される。
また、本発明の別の一態様によれば、診断対象のメモリ領域を有する記憶装置と、この記憶装置に接続された第1のデータバスと、この第1のデータバスおよび第2のデータバスに接続されたバスブリッジと、このバスブリッジ、および画面表示機能を有するコンピュータが接続された伝送路に接続され、前記第2のデータバス上のデータをこのコンピュータ宛てに送信可能な通信装置と、それぞれプロセッサ内部に前記記憶装置を診断するためのプログラムおよびデータを記憶する内部メモリを有し、このプログラムを実行して前記記憶装置の前記メモリ領域のメモリ診断処理を行う複数のDSPと、を備え、これらのDSPはそれぞれ前記メモリ診断処理により得られた前記記憶装置の故障異常情報を前記複数のDSPのうちのいずれかのDSPの前記内部メモリに保存し、この内部メモリに前記複数のDSPから出力された前記故障異常情報が記憶されると、前記いずれかのDSPは、各故障異常情報をまとめて前記通信装置に出力することを特徴とするDSPカード試験装置が提供される。
また、本発明の別の一態様によれば、診断対象のメモリ領域を有する記憶装置と、この記憶装置にバス接続されるとともに画面表示機能を有するコンピュータが接続された伝送路を介してこのコンピュータにデータを送信可能な通信装置と、それぞれ前記記憶装置にバス接続されこの記憶装置を診断するためのプログラムおよびデータを記憶する内部メモリを有する複数のDSPとが接続されてなるDSPカードを設けるステップと、前記複数のDSPが、各内部メモリの前記プログラムを実行して前記記憶装置の前記メモリ領域のメモリ診断処理を行うステップと、前記複数のDSPが前記メモリ診断処理により得られた前記記憶装置の故障異常情報を前記複数のDSPのうちのいずれかのDSPの前記内部メモリに保存するステップと、前記いずれかのDSPが、このDSP自身の前記内部メモリに前記複数のDSPから出力された前記故障異常情報が記憶されると、各故障異常情報をまとめて前記通信装置に出力するステップと、前記コンピュータが、前記故障異常情報を画面表示するステップと、を備えたことを特徴とするDSPカード試験装置における故障異常情報のモニタ方法が提供される。
本発明によれば、記憶装置の診断対象のメモリ領域の故障異常情報を画面表示することができ、記憶装置の故障部位を特定することが容易に行えるようになる。
以下、本発明の実施の形態に係るDSPカード試験装置及びDSPカード試験装置における故障異常情報のモニタ方法について、図1乃至図4を参照しながら説明する。尚、各図において同一箇所については同一の符号を付すとともに、重複した説明は省略する。
(構成)
本実施形態に係るDSPカード試験装置は、複数個のDSP、外部記憶装置、フラッシュROM、及びシリアル通信装置を有するDSPカードに対し、この外部記憶装置のメモリ試験を行うものである。電源が投入された後のDSPカードでは、各DSPが、フラッシュROMから外部記憶装置を診断するためのプログラムを含むDSP自己診断用プログラムを読込みして自己診断処理を行い、自己診断の完了後、フラッシュROMから信号処理演算用のプログラムを読込みして、ディジタルフィルタ処理やFFT処理などの信号処理演算を行うようにしている。
本実施形態に係るDSPカード試験装置は、複数個のDSP、外部記憶装置、フラッシュROM、及びシリアル通信装置を有するDSPカードに対し、この外部記憶装置のメモリ試験を行うものである。電源が投入された後のDSPカードでは、各DSPが、フラッシュROMから外部記憶装置を診断するためのプログラムを含むDSP自己診断用プログラムを読込みして自己診断処理を行い、自己診断の完了後、フラッシュROMから信号処理演算用のプログラムを読込みして、ディジタルフィルタ処理やFFT処理などの信号処理演算を行うようにしている。
図1は本実施形態に係るDSPカード試験装置を含む試験環境の構成図である。DSPカード試験装置1を含む試験環境は、画面表示機能を有するコンピュータであるパソコン2と、伝送路としてのデータバス3を介してパソコン2と通信可能にされ信号処理演算を行うDSPカード4とを備えている。
パソコン2は、DSPカード4に対して外部記憶装置の診断を開始する指令を送り、DSPカード4からのメモリ診断結果をディスプレイ表示するコンピュータである。パソコン2は、DSPカード4上の各IC部品識別番号とこれらの識別番号の診断結果とを対応させて表示するディスプレイ5と、DSPカード4への指令メッセージを出力し、試験結果をこのディスプレイ5に表示するためのソフトウェアを記憶するメモリ6と、このソフトウェアを実行するCPU7と、図示しないシリアル通信インターフェースとを有する。
DSPカード4は、データバス3を介してパソコン2から指令メッセージを受信し、搭載部品についての自己診断試験を行って、このパソコン2に対して試験結果を送信する。
DSPカード4は、回路パターンを形成されたカード状のプリント基板と、それぞれ内部メモリ8及びDMAコントローラ9を持つN個(Nは例えば5)のDSP10と、各DMAコントローラ9に接続される第1のデータバス11と、このデータバス11に接続されたバスプロトコル変換機能部12と、データバス11に接続された第1の外部記憶装置13(記憶装置)と、バスプロトコル変換機能部12に別のデータバス14を介して接続された第2の外部記憶装置15と、バスプロトコル変換機能部12に接続されたデータバス16(第2のデータバス)と、このデータバス16に接続されたフラッシュROM17とを備えている。
各DSP10の内部メモリ8は小容量の記憶領域を有する。DMAコントローラ9はこの内部メモリ8に記憶されるデータをDMA転送するものである。DSPカード4は、複数個のDSP10から構成されていることから、ブート対象の第1のDSP10は1個又は複数個存在する。
5個のDSPICチップにはそれぞれチップ番号を識別するための複数本のICピンが設けられている。各ICピンが電源ラインによりプルアップ又はプリント基板に接地されることにより5個のDSP10には互いに異なるチップ番号を与えられ識別されるようになっている。DSPカード試験装置1は、5個のDSPICチップのうち、予め決められたチップ番号を持つDSPICチップを第1のDSP10として動作させるようにしている。
また、DSPカード4上の図示しない回路パターンには、それぞれが第1のDSP10と、第2から第4の各DSP10との間を接続する1ビットの割込み線が複数本形成されている。これらの割込み線を用いて、第1のDSP10は、第2から第5の各DSP10に対し、外部記憶装置13のメモリ診断試験の開始指令を送ることが可能にされている。
データバス11、14、16はともに内部バスである。
バスプロトコル変換機能部12は、バス幅やデータ転送単位が異なる3つのデータバス11、14及び16の間で、これらのバスのプロトコルに応じてデータをプロトコル変換してから転送するバスブリッジである。バスプロトコル変換機能部12は、データバス11、14、16間のバス幅の整合や転送単位の整合などの処理を行う。バスプロトコル変換機能部12はFPGA(Field Programmable Gate Array)により実現されている。
外部記憶装置13は診断対象のメモリ領域を有する揮発性の記憶装置である。外部記憶装置13はページメモリのような大容量のメモリであり、例えば4つのメモリICからなる。外部記憶装置13のメモリ構成については後述する。
外部記憶装置15も揮発性のメモリであり、ページメモリのような大容量の記憶領域を有する。外部記憶装置15は診断対象にされてもよい。
フラッシュROM17は、5個のDSP10の自己診断用プログラムと、各DSP10の本来の機能である信号処理用のプログラムとを保持する。自己診断用プログラムはDSPカード試験装置1が起動した後、各DSP10内のDMAコントローラ9によりそれぞれの内部メモリ8に転送されるようになっている。信号処理用のプログラムは、各DSP10が自己診断を完了した後、各DMAコントローラ9によりそれぞれの内部メモリ8に転送されるようになっている。
更にDSPカード試験装置1は、データバス16に接続された汎用シリアル通信装置18を有する。汎用シリアル通信装置18は第1のDSP10にバス接続されるとともにデータバス3を介してパソコン2にデータを送信する通信装置である。汎用シリアル通信装置18はシリアル通信コントローラであり、UART回路を含むICチップが用いられている。
パソコン2のシリアルインターフェースにもUART回路が用いられている。パソコン2側のUART回路との間で、汎用シリアル通信装置18は自己診断結果データ及び指令メッセージをシリアルデータ形式で送受信するようにしている。汎用シリアル通信装置18は受信したシリアルデータに対してシリアル/パラレル変換を行い、変換したデータをデータバス16を経由して第1のDSP10へ出力するようにしている。
図2は外部記憶装置13のメモリ配置の一例を示す図である。同図には、4個のメモリIC1からメモリIC4によって構成される実メモリ領域と、各DSP10によってアクセスされる複数のメモリバンクのうちのいずれか一つとの関係が示されている。
図中上下方向は各DSP10がアクセスするためのアクセスアドレスを表す。一つのメモリバンクは複数のアクセスアドレス空間に分けられており、各アクセスアドレス空間は各DSP10によりアクセスされる単位に相当する。左右方向は各DSP10がデータの読み書き処理する方向を表す。各アクセスアドレスに対して、64ビット長の記憶領域が割当てられている。メモリIC1からメモリIC4は、16ビット毎に区分されたビット位置により、メモリIC1からメモリIC4の物理的なIC配置を決定されている。メモリIC1は各アクセスアドレスの0〜15ビットの記憶領域を有する。メモリIC2、メモリIC3及びメモリIC4の記憶領域もメモリIC1の記憶領域の例と同様である。
各DSP10が行うメモリ診断方法は、外部記憶装置13の各アクセスアドレス空間における64ビット長の記憶領域が正常であるか否かをチェックするものである。各64ビット長の記憶領域へは、テストデータとして、64ビット幅のテストパターンを5個のDSP10がそれぞれ書込みし、読出しを行うようにしている。テストパターンは、例えば乱数発生機能が実行されることによって生成される。
各DSP10がこのテストパターンデータを各記憶領域に書込みし、各記憶領域からデータの読出しを行い、生成したパターンと読出したデータとを比較することにより、外部記憶装置13の全アクセスアドレス空間における各ビットが診断されるようになっている。
第2のDSP10から第5のDSP10は、これらの第2から第5のDSP10が行ったメモリチェックの結果を、第1のDSP10の内部メモリ8に保存するようにしている。第1のDSP10から第5のDSP10が全て保存を終えると、第1のDSP10は、内部メモリ8に記憶されているメモリチェック結果をまとめて汎用シリアル通信装置18からパソコン2へと通知され、パソコン2のソフトウェアによってディスプレイ表示されるようになっている。
(作用)
このような構成のDSPカード試験装置がDSPカード4の診断を行う場合、全DSP10は、これらのDSP10が接続されアクセス割り当てされたデバイスの全てについて自己診断処理を行う。自己診断処理とは外部記憶装置13を診断するメモリ診断処理も含む。各DMAコントローラ9はフラッシュROM17からこれらのDSP10の内部メモリ8へ、メモリ診断処理用のワード数の小さいプログラムコードをロードする。
このような構成のDSPカード試験装置がDSPカード4の診断を行う場合、全DSP10は、これらのDSP10が接続されアクセス割り当てされたデバイスの全てについて自己診断処理を行う。自己診断処理とは外部記憶装置13を診断するメモリ診断処理も含む。各DMAコントローラ9はフラッシュROM17からこれらのDSP10の内部メモリ8へ、メモリ診断処理用のワード数の小さいプログラムコードをロードする。
第1のDSP10の自己診断処理と、第2から第5の各DSP10の自己診断処理との処理フローのそれぞれについて図3及び図4を参照して説明する。
(1)第2のDSP10〜第5のDSP10の各自己診断処理
図3は第2のDSP10(DSP2)が行う自己診断手順を説明するためのフローチャートである。ステップA1において、バスプロトコル変換機能部12は、第2から第5のDSP10のリセットを解除する。ステップA2において、第2のDSP10は、フラッシュROM17からプログラムを読み出す。
図3は第2のDSP10(DSP2)が行う自己診断手順を説明するためのフローチャートである。ステップA1において、バスプロトコル変換機能部12は、第2から第5のDSP10のリセットを解除する。ステップA2において、第2のDSP10は、フラッシュROM17からプログラムを読み出す。
ステップA3において、第2のDSP10は第1のDSP10から診断開始指令を受信したかどうかを判定する。ステップA3において、第2のDSP10が第1のDSP10から診断開始指令を受信していない間、Noルートを通り、受信待機する。第1のDSP10は、第2のDSP10への割込み信号をオンにし、第3乃至第5のDSP10への各DSP10への割込み信号をオフにする。
ステップA3において、第2のDSP10が第1のDSP10からの診断開始指令を受信すると、Yesルートを通り、ステップA4において第2のDSP10はこの第2のDSP10自身の内部の自己診断を実行する。
引き続きステップA5において、第2のDSP10は第1の外部記憶装置13の診断を行う。ステップA6において、第2のDSP10は外部記憶装置13の自己診断結果を第1のDSP10へ送信する。第1のDSP10は、この第2のDSP10の自己診断結果を内部メモリ8に書込む。
ステップA7において第2のDSP10は、次のプログラムを起動する。ブート後、5個のDSP10は、内部メモリ8に記憶されたプログラムの計算命令にしたがってディジタル信号処理の所望する演算処理を行う。ステップA8において第2のDSP10は処理を終える。
第3のDSP10から第5のDSP10の自己診断手順も、第2のDSP10の自己診断手順と同じである。
以上をまとめると、第2〜第NのDSP10は、図1(1)に示すとおりフラッシュROM17からプログラムを起動した後、第1のDSP10が出力する診断開始指令を待つ。第2のDSP10が診断開始指令を受けた後、第2のDSP10は自プロセッサ内部の自己診断を実施する。つまり、第2のDSP10は自分自身に異常が発生していないことを確認する。
次に、図1(2)に示すとおり、第2のDSP10は外部記憶装置13の自己診断を実施する。自己診断完了後、図1(3)に示すとおり第2のDSP10は、第1のDSP10へ自己診断結果を送信し、DSPソフトウェアのプログラムを起動する。
データバス11及び外部記憶装置13に対するアクセス競合を禁止するなどの排他処理は、全て第1のDSP10により制御されている。例えば割込を用いるなど5個のDSP10によるデータバス11あるいは外部記憶装置13に対する同時アクセスが発生しないようにして、自己診断が行われる。
(2)第1のDSP10の自己診断処理
図4は第1のDSP10が行う自己診断手順を説明するためのフローチャートである。
図4は第1のDSP10が行う自己診断手順を説明するためのフローチャートである。
ステップB1において、バスプロトコル変換機能部12は、第1のDSP10のリセットを解除する。ステップB2において、第1のDSP10はフラッシュROM17からこの第1のDSP10内で実行されるプログラムを読み出す。
ステップB3において、プログラムのループが実行される回数が最大Nであるようプログラム中の繰返し変数の最大値を設定する。第1のDSP10はDSP番号をi(i=2〜N)に設定する。
ステップB4において、第1のDSP10は、第2のDSP10に対して、診断開始指令を出力する。
起動後、第1のDSP10の内部メモリ8の全メモリ領域はクリアされ、初期値として例えば0が第1のDSP10により書込まれる。第1のDSP10は、この第1のDSP10を含む全DSP10によって共有される内部メモリ8の各メモリ領域を読込むことによって、次の順番のDSP10に対して診断開始指令を出力するかどうかを判断している。第1のDSP10は、第2のDSP10に割当てられたメモリ領域に、初期値と異なるデータが書込まれたと判断すると、第3のDSP10へ診断開始指令を出力する。
ステップB5において、第1のDSP10は、診断開始指令を出力したDSP10から自己診断結果を受信したかどうかを判定する。第1のDSP10は、この第1のDSP10と異なるDSP10から自己診断結果を受信した場合、ステップB6において、iをインクリメントする。
第2のDSP10から第NのDSP10の診断が終了すると、ステップB7に進む。ステップB7において、第1のDSP10は、この第1のDSP10内部の自己診断を行う。ステップB8において、第1のDSP10は外部記憶装置13の診断を行う。ステップB9において、第1のDSP10は外部記憶装置15の診断を行う。
ステップB10において、全テスト結果に異常を含むと第1のDSP10が判定した場合、Yesルートを通り、ステップB11において、第1のDSP10は故障異常情報を、汎用シリアル通信装置18へ出力する。ステップB11において第1のDSP10の処理は終わる。
ステップB10において、第1のDSP10がテストデータの比較判定処理において、全テスト結果が正常であると判定した場合、Noルートを通り、ステップB13において、第1のDSP10は次のプログラムを起動する。この第1のDSP10は、演算処理やフィルタ処理などを行う。ステップB14において処理が終了する。
換言すれば、第1のDSP10は、図1(1)に示すとおりフラッシュROM17からプログラムを起動した後、図1(3)に示すとおり第2〜Nの各DSP10から自己診断結果を受信するまで待つ。このとき、第1のDSP10はデータバス11及び外部記憶装置13へアクセスしない。
第1のDSP10は、第2〜Nの各DSP10より、自己診断結果を受信した後、自プロセッサ内部の自己診断を実施する。その後、図1(4)に示すとおり、外部記憶装置13を対象とした自己診断を実行する。その後、第1のDSP10は、図1(5)に示すとおり、第2の外部記憶装置15を対象とした自己診断を実行する。自己診断結果が全て揃った時点で、第1のDSP10は図1(6)に示すとおり、内部メモリ8に記憶されている第1乃至第5の全DSP10の自己診断結果を汎用シリアル通信装置18へ出力する。
この汎用シリアル通信装置18に出力された自己診断結果は、データバス3を介してパソコン2へ送られる。パソコン2内のソフトウェアは、この送られてきた自己診断結果と、予め記憶したDSPカード上のボードとの番号とに基づいて、表示データを生成する。
このようにして、本実施形態に係るDSPカード試験装置1によれば、複数のDSP10及び外部記憶装置13を備えるDSPカード4が偶発的故障により返品された際、外部記憶装置13を検査する者は、この外部記憶装置13中の故障した部位の特定を容易に行えるようになる。外部記憶装置13中の故障箇所を迅速に修理でき、DSPカード4の改修時の業務の効率化を実現することが可能になる。
また、第1のDSP10は、第2〜第5の各DSP10に対し、割込み信号をオンにするタイミングを順番に制御するため、自己診断処理が第1〜第5の各DSP10の間で同時に行われない。
例えば外部記憶装置13中のメモリIC3に異常が生じた場合、イメージ的にはメモリマップ上のアクセスアドレス方向に沿って帯状にエラーが出る。パソコン2側のソフトウェアは、メモリIC番号3を異常ビットの位置などとともにディスプレイ表示し、このIC及び位置がNGであることを通知する。パソコン2の前にいる者は、ディスプレイ内容から、外部記憶装置13内部で異常が発生したメモリIC3を特定できるようになる。エラーパターンとメモリICの故障部位とが1:1に対応するため、ランダムパターンと読出しデータとの比較によりベリファイすることができる。
従来、装置が行う自己診断処理は、図1(2)及び図1(4)のルートの処理に基づき、全ての自己診断結果が外部記憶装置13にストアされていた。このため、外部記憶装置13が故障していた場合、別のDSPメーカが提供するデバッグ装置により、故障部位を特定する必要があった。本実施形態に係るDSPカード試験装置1では、自己診断を行って、一旦、図1(3)に示すように内部メモリ8に故障異常情報が保存される。第2から第5の各DSP10も第1のDSP10の同じ内部メモリ8に結果を保存する。ブート時、外部記憶装置13の全アクセスアドレスは、この外部記憶装置13を構成する4つのメモリICに割り振られ、これらのメモリIC間で共有されてアクセスされるため、全メモリ領域の診断ができる。
また、第2から第5のDSP10は、いずれも、データバス11に直接接続されているICチップあるいはDSPチップ以外の部品へはアクセスしないように設計されてある。データバス11には外部記憶装置13だけがぶら下がっているため、第2から第5の各DSP10は、この外部記憶装置13だけを参照するようにしている。
(効果)
以上説明したように、本実施形態に係るDSPカード試験装置1およびDSPカード試験装置1における故障異常情報のモニタ方法では、DSPカード4を構成する複数のDSP10や外部記憶装置13及び15に対して、故障異常情報を汎用シリアル通信装置18を介して外部コンピュータに出力する事ができる。
以上説明したように、本実施形態に係るDSPカード試験装置1およびDSPカード試験装置1における故障異常情報のモニタ方法では、DSPカード4を構成する複数のDSP10や外部記憶装置13及び15に対して、故障異常情報を汎用シリアル通信装置18を介して外部コンピュータに出力する事ができる。
製造元は、DSPカード4が出荷後に故障した場合でも、パソコン2とシリアルケーブルを使うことで確実に故障異常情報が取得できるため、安価かつメンテナンス性が向上する。
例えば、外部記憶装置13を構成するメモリIC(メモリIC1からメモリIC4)のいずれかが故障した場合、JTAG試験ではIC間接続の異常の有無しか確認できないため、本件のような内部メモリセルの故障を検出できない。故障位置を特定することができない。しかし、本実施例では、各DSP10がメモリ全域診断を行ってそのうちの第1のDSP10が自己診断結果をパソコン2側へ通知することから、確実に故障メモリを特定できる。
また、従来、外部記憶装置13に異常が発生した場合、DSPメーカが提供するデバッグ装置が必要な事から、異常が発生したメモリICの番号を簡易な手法で画面表示して特定することができなかった。これに対して本実施形態に係るDSPカード試験装置1は、パソコン2のソフトウェアは、受信した自己診断結果より、4個のメモリIC1からメモリIC4のIC番号と、各IC番号についてのOK又はNGとを対応させたテキスト文を作成し、これをディスプレイに表示させる。printf文でメモリIC番号1がNGであること等が一行で表示されるようになる。
外部記憶装置13のメモリICは複数に分割されて構成されている。複数のメモリIC中でどのメモリICが故障しているかを検知できないと、最悪、半田付けされた状態の外部記憶装置13の半田を溶かしてプリント基板から取り去り、別の新しい外部記憶装置に載せ替えなければならない。本実施形態に係るDSPカード試験装置1では、メモリICを直接特定できるため、誤って正常動作するDSPカード4の部品を外すといったことがなくなる。
また、上記実施形態では、外部記憶装置13もDSPカード4上に設けられていたが、外部記憶装置13に相当する外付け外部記憶装置をプリント基板の外に設け、この外付け外部記憶装置とデータバス11とをコネクタ類を介して接続させて構成し、且つ上記実施形態のDSPカード4の演算機能と同じ演算機能を実現することは、動作クロックを落とした状態でDSPカードを動作させるしかない。本実施形態に係るDSPカード試験装置1では、データバス11に接続される部品を半田付けすることによって、これらの部品と、データバスのアドレス空間とが1対1に対応するようにされているため、高いDSP性能を維持しつつ高速に演算動作可能である。
換言すれば、このDSPカード4は、第1のDSP10をマスターとし、第2から第Nの第1のDSP10をスレーブとするマスタースレーブ方式を用いたものである。スレーブとしての第2から第5の第1のDSP10は、アドレス空間のうち、ある限定された範囲のアドレス空間だけしかアクセスしないようになっている。この限定された範囲のアドレス空間が外部記憶装置13のアドレスに相当するようになっている。
(その他)
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。
1…DSPカード試験装置、2…パソコン(コンピュータ)、3…データバス(伝送路)、4…DSPカード、5…ディスプレイ、6…メモリ、7…CPU、8…内部メモリ、9…DMAコントローラ、10…DSP、11…データバス(第1のデータバス)、12…バスプロトコル変換機能部(バスブリッジ)、13…外部記憶装置(記憶装置)、14…データバス、15…外部記憶装置、16…データバス(第2のデータバス)、17…フラッシュROM、18…汎用シリアル通信装置(通信装置)。
Claims (3)
- 診断対象のメモリ領域を有する記憶装置と、
この記憶装置にバス接続されるとともに画面表示機能を有するコンピュータが接続された伝送路を介してこのコンピュータにデータを送信可能な通信装置と、
それぞれ前記記憶装置にバス接続されこの記憶装置を診断するためのプログラムおよびデータを記憶する内部メモリを有し、このプログラムを実行して前記記憶装置の前記メモリ領域にアクセスし、このメモリ領域のメモリ診断処理を行う複数のDSPと、を備え、
これらのDSPはそれぞれ前記メモリ診断処理により得られた前記記憶装置の故障異常情報を前記複数のDSPのうちのいずれかのDSPの前記内部メモリに保存し、この内部メモリに前記複数のDSPから出力された前記故障異常情報が記憶されると、前記いずれかのDSPは、各故障異常情報をまとめて前記通信装置に出力することを特徴とするDSPカード試験装置。 - 診断対象のメモリ領域を有する記憶装置と、
この記憶装置に接続された第1のデータバスと、
この第1のデータバスおよび第2のデータバスに接続されたバスブリッジと、
このバスブリッジ、および画面表示機能を有するコンピュータが接続された伝送路に接続され、前記第2のデータバス上のデータをこのコンピュータ宛てに送信可能な通信装置と、
それぞれプロセッサ内部に前記記憶装置を診断するためのプログラムおよびデータを記憶する内部メモリを有し、このプログラムを実行して前記記憶装置の前記メモリ領域のメモリ診断処理を行う複数のDSPと、を備え、
これらのDSPはそれぞれ前記メモリ診断処理により得られた前記記憶装置の故障異常情報を前記複数のDSPのうちのいずれかのDSPの前記内部メモリに保存し、この内部メモリに前記複数のDSPから出力された前記故障異常情報が記憶されると、前記いずれかのDSPは、各故障異常情報をまとめて前記通信装置に出力することを特徴とするDSPカード試験装置。 - 診断対象のメモリ領域を有する記憶装置と、この記憶装置にバス接続されるとともに画面表示機能を有するコンピュータが接続された伝送路を介してこのコンピュータにデータを送信可能な通信装置と、それぞれ前記記憶装置にバス接続されこの記憶装置を診断するためのプログラムおよびデータを記憶する内部メモリを有する複数のDSPとが接続されてなるDSPカードを設けるステップと、
前記複数のDSPが、各内部メモリの前記プログラムを実行して前記記憶装置の前記メモリ領域のメモリ診断処理を行うステップと、
前記複数のDSPが前記メモリ診断処理により得られた前記記憶装置の故障異常情報を前記複数のDSPのうちのいずれかのDSPの前記内部メモリに保存するステップと、
前記いずれかのDSPが、このDSP自身の前記内部メモリに前記複数のDSPから出力された前記故障異常情報が記憶されると、各故障異常情報をまとめて前記通信装置に出力するステップと、
前記コンピュータが、前記故障異常情報を画面表示するステップと、を備えたことを特徴とするDSPカード試験装置における故障異常情報のモニタ方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009090025A JP2010244174A (ja) | 2009-04-02 | 2009-04-02 | Dspカード試験装置およびdspカード試験装置における故障異常情報のモニタ方法 |
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JP2010244174A true JP2010244174A (ja) | 2010-10-28 |
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JP2009090025A Pending JP2010244174A (ja) | 2009-04-02 | 2009-04-02 | Dspカード試験装置およびdspカード試験装置における故障異常情報のモニタ方法 |
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JP (1) | JP2010244174A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017004329A (ja) * | 2015-06-12 | 2017-01-05 | 株式会社東芝 | 処理装置、dsp基板、及び動作エラー原因特定方法 |
-
2009
- 2009-04-02 JP JP2009090025A patent/JP2010244174A/ja active Pending
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