JP4576433B2 - 情報処理装置、演算処理装置、情報処理装置の制御方法及びプログラム - Google Patents
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Description
20 サービスプロセッサ
100a〜100k CPU
110a〜110m CPUコア
111 命令制御部
112a〜112n 論理CPU
113a〜113n レジスタ
114 TLB
115 L1キャッシュ
120 L2キャッシュ
200 主記憶
300 入出力装置
400 ネットワークインターフェース装置
500 シリアル通信インターフェース装置
600 ROM
610 診断プログラム
611 診断対象選択部
612 進行制御部
613 診断実行部
700 SRAM
710 CPU診断情報
720 機器診断情報
Claims (4)
- 命令制御を行う論理CPUを複数含むCPUコアを複数有する演算処理装置と、前記演算処理装置に供給するデータを保持する第1の記憶装置と、診断の結果を保持する第2の記憶装置を有する情報処理装置において、
前記演算処理装置は、
前記第1の記憶装置が保持するデータの一部を保持する記憶部として、前記複数のCPUコアから共有される2次キャッシュメモリと、前記複数の論理CPUから共有される1次キャッシュメモリとを有し、
前記複数のCPUコアのうち、少なくともいずれか一のCPUコアに含まれる複数の論理CPUのうち少なくともいずれか一の論理CPUは、
前記第1の記憶装置を診断対象として選択し、前記第1の記憶装置の診断が完了した後に、前記1次キャッシュメモリを診断対象として選択するとともに、前記1次キャッシュメモリの診断が完了した後に、前記2次キャッシュメモリを診断対象として選択する診断対象選択部と、前記選択された第1の記憶装置と2次キャッシュメモリと1次キャッシュメモリの診断を実行するとともにそれぞれの診断結果を前記第2の記憶装置に格納する診断実行部と、前記診断対象選択部が選択した診断対象のうち前記選択された2次キャッシュメモリと1次キャッシュメモリが他の論理CPUと共有されている場合には、前記選択された2次キャッシュメモリと1次キャッシュメモリを共有する複数の論理CPUのうち自身が有する診断実行部のみに前記共有された診断対象の診断を排他的に実行させる進行制御部を有することを特徴とする情報処理装置。 - データを保持する第1の記憶装置と、診断の結果を保持する第2の記憶装置に接続されるとともに、命令制御を行う論理CPUを複数含むCPUコアを複数有する演算処理装置において、
前記演算処理装置は、
前記第1の記憶装置が保持するデータの一部を保持する記憶部として、前記複数のCPUコアから共有される2次キャッシュメモリと、前記複数の論理CPUから共有される1次キャッシュメモリとを有し、
前記複数のCPUコアのうち、少なくともいずれか一のCPUコアに含まれる複数の論理CPUのうち少なくともいずれか一の論理CPUは、
前記第1の記憶装置を診断対象として選択し、前記第1の記憶装置の診断が完了した後に、前記1次キャッシュメモリを診断対象として選択するとともに、前記1次キャッシュメモリの診断が完了した後に、前記2次キャッシュメモリを診断対象として選択する診断対象選択部と、前記選択された第1の記憶装置と2次キャッシュメモリと1次キャッシュメモリの診断を実行するとともにそれぞれの診断結果を前記第2の記憶装置に格納する診断実行部と、前記診断対象選択部が選択した診断対象のうち前記選択された2次キャッシュメモリと1次キャッシュメモリが他の論理CPUと共有されている場合には、前記選択された2次キャッシュメモリと1次キャッシュメモリを共有する複数の論理CPUのうち自身が有する診断実行部のみに前記共有された診断対象の診断を排他的に実行させる進行制御部を有することを特徴とする演算処理装置。 - 命令制御を行う論理CPUを複数含む複数のCPUコアと、データを保持する第1の記憶装置が保持するデータの一部を保持する記憶部として、前記複数のCPUコアから共有される2次キャッシュメモリと、前記複数の論理CPUから共有される1次キャッシュメモリとを有する演算処理装置と、診断の結果を保持する第2の記憶装置を有する情報処理装置の制御方法において、
前記複数のCPUコアのうち、少なくともいずれか一のCPUコアに含まれる複数の論理CPUのうち少なくともいずれか一の論理CPUが有する診断対象選択部が、前記第1の記憶装置を診断対象として選択するステップと、
前記一の論理CPUが有する進行制御部が、前記一の論理CPUが有する診断実行部のみに、前記選択された第1の記憶装置の診断を実行させるとともに、前記第1の記憶装置の診断結果を前記第2の記憶装置に格納させるステップと、
前記一の論理CPUが有する診断対象選択部が、前記第1の記憶装置の診断が完了した後に、前記1次キャッシュメモリを診断対象として選択するステップと、
前記一の論理CPUが有する進行制御部が、前記選択された1次キャッシュメモリを共有する複数の論理CPUのうち前記一の論理CPUが有する診断実行部のみに、前記選択された1次キャッシュメモリの診断を排他的に実行させるとともに、前記1次キャッシュメモリの診断結果を前記第2の記憶装置に格納させるステップと、
前記一の論理CPUが有する診断対象選択部が、前記1次キャッシュメモリの診断が完了した後に、前記2次キャッシュメモリを診断対象として選択するステップと、
前記一の論理CPUが有する進行制御部が、前記選択された2次キャッシュメモリを共有する複数のCPUコアに含まれる複数の論理CPUのうち前記一の論理CPUが有する診断実行部のみに、前記選択された2次キャッシュメモリの診断を排他的に実行させるとともに、前記2次キャッシュメモリの診断結果を前記第2の記憶装置に格納させるステップと、
を有することを特徴とする情報処理装置の制御方法。 - 命令制御を行う論理CPUを複数含む複数のCPUコアと、データを保持する第1の記憶装置が保持するデータの一部を保持する記憶部として、前記複数のCPUコアから共有される2次キャッシュメモリと、前記複数の論理CPUから共有される1次キャッシュメモリとを有する演算処理装置と、診断の結果を保持する第2の記憶装置を有する情報処理装置の制御プログラムにおいて、
前記複数のCPUコアのうち、少なくともいずれか一のCPUコアに含まれる複数の論理CPUのうち少なくともいずれか一の論理CPUが有する診断対象選択部が、前記第1の記憶装置を診断対象として選択するステップと、
前記一の論理CPUが有する進行制御部が、前記一の論理CPUが有する診断実行部のみに、前記選択された第1の記憶装置の診断を実行させるとともに、前記第1の記憶装置の診断結果を前記第2の記憶装置に格納させるステップと、
前記一の論理CPUが有する診断対象選択部が、前記第1の記憶装置の診断が完了した後に、前記1次キャッシュメモリを診断対象として選択するステップと、
前記一の論理CPUが有する進行制御部が、前記選択された1次キャッシュメモリを共有する複数の論理CPUのうち前記一の論理CPUが有する診断実行部のみに、前記選択された1次キャッシュメモリの診断を排他的に実行させるとともに、前記1次キャッシュメモリの診断結果を前記第2の記憶装置に格納させるステップと、
前記一の論理CPUが有する診断対象選択部が、前記1次キャッシュメモリの診断が完了した後に、前記2次キャッシュメモリを診断対象として選択するステップと、
前記一の論理CPUが有する進行制御部が、前記選択された2次キャッシュメモリを共有する複数のCPUコアに含まれる複数の論理CPUのうち前記一の論理CPUが有する診断実行部のみに、前記選択された2次キャッシュメモリの診断を排他的に実行させるとともに、前記2次キャッシュメモリの診断結果を前記第2の記憶装置に格納させるステップと、
を有することを特徴とする情報処理装置の制御プログラム。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02311950A (ja) * | 1989-05-29 | 1990-12-27 | Fuji Electric Co Ltd | マルチプロセッサシステムの自己診断方法 |
JPH08263463A (ja) * | 1995-03-20 | 1996-10-11 | Fujitsu Ltd | プロセッサ初期診断装置及びその方法 |
JPH09146851A (ja) * | 1995-11-16 | 1997-06-06 | Mitsubishi Electric Corp | キャッシュ・メモリ診断方法 |
JP2000040069A (ja) * | 1998-07-24 | 2000-02-08 | Nec Corp | オンチップマルチプロセッサシステムにおける初期設定・診断方式 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4587609A (en) * | 1983-07-01 | 1986-05-06 | Honeywell Information Systems Inc. | Lockout operation among asynchronous accessers of a shared computer system resource |
US5448716A (en) * | 1992-10-30 | 1995-09-05 | International Business Machines Corporation | Apparatus and method for booting a multiple processor system having a global/local memory architecture |
US5790850A (en) * | 1996-09-30 | 1998-08-04 | Intel Corporation | Fault resilient booting for multiprocessor computer systems |
US6158000A (en) * | 1998-09-18 | 2000-12-05 | Compaq Computer Corporation | Shared memory initialization method for system having multiple processor capability |
US6574748B1 (en) * | 2000-06-16 | 2003-06-03 | Bull Hn Information Systems Inc. | Fast relief swapping of processors in a data processing system |
US6748556B1 (en) | 2000-08-15 | 2004-06-08 | International Business Machines Corporation | Changing the thread capacity of a multithreaded computer processor |
US6681345B1 (en) | 2000-08-15 | 2004-01-20 | International Business Machines Corporation | Field protection against thread loss in a multithreaded computer processor |
US6625698B2 (en) * | 2000-12-28 | 2003-09-23 | Unisys Corporation | Method and apparatus for controlling memory storage locks based on cache line ownership |
JP3891004B2 (ja) * | 2002-02-26 | 2007-03-07 | 日本電気株式会社 | 情報処理システム及び該システムの制御方法並びにプログラム |
FR2843208B1 (fr) * | 2002-07-31 | 2005-03-04 | Iroc Technologies | Dispositif de reconfiguration d'un ensemble memoire presentant des defauts |
US7206966B2 (en) | 2003-10-22 | 2007-04-17 | Hewlett-Packard Development Company, L.P. | Fault-tolerant multi-core microprocessing |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02311950A (ja) * | 1989-05-29 | 1990-12-27 | Fuji Electric Co Ltd | マルチプロセッサシステムの自己診断方法 |
JPH08263463A (ja) * | 1995-03-20 | 1996-10-11 | Fujitsu Ltd | プロセッサ初期診断装置及びその方法 |
JPH09146851A (ja) * | 1995-11-16 | 1997-06-06 | Mitsubishi Electric Corp | キャッシュ・メモリ診断方法 |
JP2000040069A (ja) * | 1998-07-24 | 2000-02-08 | Nec Corp | オンチップマルチプロセッサシステムにおける初期設定・診断方式 |
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