JP2008097246A - 情報処理装置、情報処理装置の動作方法およびプログラム - Google Patents
情報処理装置、情報処理装置の動作方法およびプログラム Download PDFInfo
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Abstract
【課題】JTAGテストを別構成のテスト装置を必要とせず、またテスト専用の装置を内蔵せずに実行する。
【解決手段】FPGA102とCPU103等とを備えた情報処理装置101において、FPGA102に対して情報処理装置101の通常の機能を発揮させる際に必要な論理回路を設定する第1のコンフィグレーションデータ、およびFPGA102に対してCPU103等の他の集積回路のテストを行うためのテスト機能を設定する第2のコンフィグレーションデータを用意する。これによりJATGのテスト動作時に、FPGA102をTAPコントローラとして機能させ、他の集積回路に対するバウンダリスキャンテストを行う。
【選択図】図1
【解決手段】FPGA102とCPU103等とを備えた情報処理装置101において、FPGA102に対して情報処理装置101の通常の機能を発揮させる際に必要な論理回路を設定する第1のコンフィグレーションデータ、およびFPGA102に対してCPU103等の他の集積回路のテストを行うためのテスト機能を設定する第2のコンフィグレーションデータを用意する。これによりJATGのテスト動作時に、FPGA102をTAPコントローラとして機能させ、他の集積回路に対するバウンダリスキャンテストを行う。
【選択図】図1
Description
本発明は、FPGAを含んだ情報処理装置に係り、FPGAを当該情報処理装置に含まれるデバイスのテスト時のコントローラとして機能させる構成に関する。
集積回路(IC)の検査を行う手法として、JATGが知られている。JTAGは、LSIが正常に動作するか否か、をテストするための手法の一つである。JTAGは、Joint European Test Action Group(JETAG:現JTAG)によって提案され、米国電気電子学会(IEEE)により1990年にIEEE std. 1149.1-1990「Standard Test Access Port and Boundary-Scan Architecture」として標準化されている。
JTAGでは、チップ内部にプローブテストと同様の挙動を行なう「バウンダリスキャンボード」(あるいは「JTAGボード」)と呼ばれる端子およびレジスタが構成される。そして、チップの外部からテストコードを入力し、それに対する集積回路の挙動が調査される。この試験は、「バウンダリスキャンテスト」(BST:Boundary Scan Test:境界走査試験)と呼ばれている。
JTAGに対応した集積回路は、本来の機能を果たす回路のほかに、JTAGに対応した回路とTAP (Test Access Port)と呼ばれる5本の端子からなるインターフェースを持ち、テストデータの入出力や制御が行えるように構成されている。
一般にJTAGに準拠するテストは、チップの製造時や電子機器の組み立て時等に行われる。しかしながら、メンテナンスコストの削減や不具合発生時における迅速な対応を実現するために、ユーザが電子機器を使用する状態においてもこのテストが簡単に行えるようにすることが望まれる。このような技術として、特許文献1に記載されたものが公知である。
特許文献1には、テレビと各種回線(電話回線やケーブルテレビ回線)への接続を行い、各種のサービスを受けるためのSTB(セット・トップ・ボックス)内の集積回路をテストすることが可能な構成が記載されている。この構成では、テスト装置と通信を行うための中継装置をSTB内に配置し、PCMCIAカードインターフェースを介して外部のテスト装置をSTBに接続し、このテスト装置をコントローラとして、STB内の集積回路の診断を行う構成が記載されている。
特開平10−161901(要約書)
しかしながら、特許文献1に記載された技術では、テストの対象となる情報処理装置(特許文献1の場合はSTB)の他に外付けのテスト装置が必要となるので、高コストとなり、また、簡便にテストを行うのには不便である。さらに、当該情報処理装置がテスト時にしか利用しない中継装置を内蔵する必要があるため、システムの構成が冗長なものとなり、この点でも高コストとなる。そこで、本発明は、JTAGに代表されるテストを実行可能な情報処理装置において、別構成のテスト装置を必要とせず、またテスト専用の装置を内蔵しなくてもよい技術を提供することを目的とする。
本発明は、所定の処理を実行するための情報処理装置であって、FPGA(field programmable gate array)と、所定の機能を有する集積回路と、FPGAに対して所定の処理の実行機能を設定する第1のコンフィグレーションデータおよびFPGAに対して集積回路のテストを行うためのテスト機能を設定する第2のコンフィグレーションデータを記憶した記憶手段とを備えることを特徴とする。
本発明によれば、情報処理装置に含まれているFPGAに対して、通常は画像処理等を行うための論理回路を定義し、FPGAに当該情報処理装置で行われる処理を実行させる。そして、適当なタイミングにおいて、当該FPGAの論理回路の設定を当該情報処理装置内に含まれる集積回路の検査を行うための論理回路の定義に変更し、当該FPGAをコントローラとして当該情報処理装置内に含まれる集積回路のテストを行う。この構成によれば、FPGAが他の集積回路の動作テストを行うための制御装置として機能するので、外付けあるいは内蔵のテスト専用のハードウェアは必要とされない。また、情報処理装置自体が内部の集積回路のテストを行う制御機能を備える構成となるので、自動化されたテストが可能となる。このため、メンテナンスコストを削減し、またユーザの負担を低減することができる。
テストは、JTAGにように、チップの外部からテストコードを入力し、それに対する集積回路の挙動を調査することで行われる。テストとしてJATGを採用した場合、テスト時において、集積回路は、JTAGチェインに接続され、FPGAがTAPコントローラとして機能する。JTAGは、既に広く利用されている規格であるので、それを利用することで、本発明を低コストにそして容易に実現することができる。なお、本発明に利用可能なテストの方法は、必ずしもJTAGに限定されるものではない。
本発明において、第1および第2のコンフィグレーションデータを記憶した記憶手段がFPGA内に配置された構成を採用することができる。コンフィグレーションデータの格納場所には、多様な場所が考えられるが、FPGA内の不揮発メモリ領域に格納することで、よりシンプルな構成とでき、システムを低コスト化することができる。
本発明において、テストを行うためのテストデータが第2のコンフィグレーションデータに含まれてもよい。また、テスト結果の期待値データが第2のコンフィグレーションデータに含まれていてもよい。
本発明の情報処理装置において、所定の機能を有する集積回路は複数であり、この複数の集積回路には、ROMが含まれており、この記憶回路にテストを行うためのテストデータが記憶されている構成としてもよい。またこの構成を期待値データに対して適用してもよい。
本発明の情報処理装置において、外部メモリを接続可能なインターフェース回路を備え、このインターフェース回路を介してテストデータの入力を行えるようにしてもよい。またこの構成を期待値データに対して適用してもよい。
本発明の情報処理装置において、所定の機能を有する集積回路は複数であり、この複数の集積回路には、不揮発性の記憶回路が含まれており、この不揮発性の記憶回路にテストの結果が記憶されるようにしてもよい。また、本発明の情報処理装置において、外部メモリを接続可能なインターフェース回路を備え、このインターフェース回路を介してテスト結果を外部メモリに記憶するようにしてもよい。これらの態様によれば、テスト後にテストの結果を解析することができる。テストの結果の内容としては、テストの対象としたデバイス名、良否の判定結果、その際に取得されたデータ等を挙げることができる。
本発明は、情報処理装置の動作方法として把握することもできる。すなわち本発明は、FPGAと所定の機能を有する集積回路とを含み、所定の処理を実行するための情報処理装置の動作方法であって、FPGAに対して所定の処理の実行機能を設定する第1のコンフィグレーションデータを書き込むステップと、FPGAに対して集積回路のテストを行うためのテスト機能を設定する第2のコンフィグレーションデータを書き込むステップとを備えることを特徴とする。
また、本発明は、上記方法を実現するためのプログラムとして把握することもできる。すなわち本発明は、FPGAと所定の機能を有する集積回路とを含むコンピュータに読み取らせて実行させるプログラムであって、FPGAに対して所定の処理の実行機能を設定する第1のコンフィグレーションデータを書き込むステップと、FPGAに対して集積回路のテストを行うためのテスト機能を設定する第2のコンフィグレーションデータを書き込むステップとを備えることを特徴とする。
本発明によれば、情報処理装置内のFPGAに対して、当該装置の通常の処理を行うための回路定義を行うコンフィグレーションデータと、当該装置内の集積回路のテストを行うための回路定義を行うコンフィグレーションデータとを用意し、適宜FPGAの回路定義を行う。これにより、JTAGに代表されるテストを実行可能な情報処理装置において、別構成のテスト装置を必要とせず、またテスト専用の装置を内蔵しなくてもよい。本発明によれば、ユーザ側でテストを行うことができるので、システムのメンテナンスコストを削減することができる。また、テスト専用のハードウェアを用意しなくてよいので、システムのコストを抑えることができる。
(1) 第1の実施形態
(実施形態の構成)
図1は、本発明を利用した情報処理装置の概要を示すブロック図である。図1には、情報処理装置101として複写機(コピー機)の例が示されている。情報処理装置101は、FPGA(field programmable gate array)102を備えている。FPGA102は、複写機における画像処理(例えば、解像度変換や色空間設定処理等)を行う。また、FPGA102は、JTAGテストを行う際のコントローラ(TAP(test access port)コントローラ)としても機能する。なお、TAPコントローラは、JTAGのテストを実行する際の処理を制御するハードウェアのことである。
(実施形態の構成)
図1は、本発明を利用した情報処理装置の概要を示すブロック図である。図1には、情報処理装置101として複写機(コピー機)の例が示されている。情報処理装置101は、FPGA(field programmable gate array)102を備えている。FPGA102は、複写機における画像処理(例えば、解像度変換や色空間設定処理等)を行う。また、FPGA102は、JTAGテストを行う際のコントローラ(TAP(test access port)コントローラ)としても機能する。なお、TAPコントローラは、JTAGのテストを実行する際の処理を制御するハードウェアのことである。
FPGA102を画像処理用集積回路として機能させるか、あるいはTAPコントローラとして機能させるかの切り換えは、各機能を実現するためのコンフィグレーションデータをFPGA102に書き込み、論理回路の設定を変更することで行う。すなわち、FPGA102は、内部に不揮発メモリ(EEPROM)を備え、そこにコンフィグレーションデータ108を記憶している。このコンフィグレーションデータ108は、FPGA102を画像処理用集積回路の論理回路に設定する通常動作用のコンフィグレーションデータ(第1のコンフィグレーションデータ)と、FPGA102をTAPコントローラとして機能させる論理回路に設定するテスト用のコンフィグレーションデータ(第2のコンフィグレーションデータ)より構成されている。また、この例では、第2のコンフィグレーションデータにテスト用データおよび期待値データが含まれている。
第1のコンフィグレーションデータをFPGA102に書き込み、そのコンフィグレーションデータに従った論理回路にFPGA102を定義することで、FPGA102を画像処理用集積回路として機能させることが可能となる。また、第2のコンフィグレーションデータをFPGA102に書き込み、そのコンフィグレーションデータに従った論理回路にFPGA102を定義することで、FPGA102をTAPコントローラとして機能させることが可能となる。
また情報処理装置101は、CPU(central processing unit)103、ROM(read only memory)104、RAM(random access memory)105、画像入力処理用チップ106、および画像出力処理用チップ107を備えている。CPU103は、情報処理装置101の動作を統括し、情報処理装置101における各種の処理を実行する。ROM104は、情報処理装置101が各種の処理を行う際の動作プログラムおよび各種の設定データ等を記憶している。RAM105は、各種の処理において、データを一時的に記憶し、各種の処理におけるワーキングエリアとして利用される。なお、RAM105の一部としてEEPROM等の不揮発メモリを配置し、データを記憶できるようにしてもよい。
画像入力処理用チップ106は、複写する書類等のイメージ情報を読み取るイメージセンサ(図示省略)からの出力信号を受け取り、FPGA102で扱うことができるデータ形式に変換する処理を行い、またこのイメージセンサの動作を制御する制御信号を生成する集積回路である。画像入力処理用チップ106で受け取られた画像データは、FPGA102に送られ、そこで所定の画像処理が行われる。画像出力処理用チップ107は、FPGA102で画像処理が施された画像データ受け取り、それを印刷機構(図示省略)に解釈できるデータ形式に変換し、その変換したものを印刷機構に出力する集積回路である。また、画像出力処理用チップ106は、この印刷機構の動作を制御する制御信号を生成する。
FPGA102、CPU103、ROM104、RAM105、画像入力処理用チップ106、および画像出力処理用チップ107は、システムバズで接続されている。また各チップのTAPの端子は、ボード上でデイジーチェーン(daisy chain)接続され、複数のチップに対するバウンダリスキャンテストが行えるようにされている。
また、情報処理装置101は、図示省略した操作手段と表示ディスレイを備えている。操作手段は、情報処理装置101に対する各種の設定や操作を行う場合に利用される。表示ディスプレイは、動作中に各種情報の表示を行い、また、後述するテスト処理時に異常が検出された場合に、異常発生の旨を表示する。
図1に示す構成において、画像処理をFPGA102のみで行うのではなく、画像処理用ASICをさらに配置し、そこで画像処理を負担させてもよい。また、FPGAを複数配置し、処理を分担するようにしてもよい。
(実施形態の動作)
図2は、情報処理装置101が起動されると開始されるFPGA102の論理回路の切り換えに関する処理の手順を示すフローチャートである。ここでは、システムの起動時、および所定の時間経過毎にJPAGによるテストを行う処理手順の例を説明する。
図2は、情報処理装置101が起動されると開始されるFPGA102の論理回路の切り換えに関する処理の手順を示すフローチャートである。ここでは、システムの起動時、および所定の時間経過毎にJPAGによるテストを行う処理手順の例を説明する。
処理が開始されると(ステップS201)、まず起動処理中であるか否か、が判定される(ステップS202)。情報処理装置101を起動した場合は、ステップS202の判定は、YESであるので、ステップS204に進む。また、起動時でなければ、ステップS203に進む。
ステップS204では、FPGA102をTAPコントローラとして機能させる論理回路に定義するためのコンフィグレーションデータ(第2のコンフィグレーションデータ)をFPGA102に書き込む。これにより、FPGA102はTAPコントローラとして機能するように論理回路が定義され、以後TAPコントローラとして機能する。また、この例では、コンフィグレーションデータ108にテスト用データおよび期待値データが含まれているので、この論理回路の設定時にFPGA内のRAM部分にテスト用データおよび期待値データが読み出される。
ステップ204の後、JPAGで規定されたテスト処理(自己診断処理)を実行し(ステップS206)、テスト処理の終了後、ステップS207に進む。テスト処理の詳細については後述する。ステップS203では、前回のテスト処理から所定の時間が経過したか否か、が判定され、所定の時間が経過していればステップS204に進み、そうでなければステップS205に進む。
ステップS205では、FPGA102を画像処理用集積回路として機能させる論理回路に定義するコンフィグレーションデータ(第1のコンフィグレーションデータ)をFPGA102に書き込む。これにより、FPGA102は画像処理回路として機能するように論理回路が定義される。なお、既にFPGA102に第1のコンフィグレーションデータが書き込まれている場合は、ステップS205は実行されずステップS207に進む。
ステップS207では、情報処理装置101が終了処理(電源OFF処理)中か否か、が判定され、終了処理中であれば、処理を終了し(ステップS208)、そうでなければ、ステップ202以下を再度実行する。
(テスト処理)
図2のステップS206におけるテスト処理(自己診断処理)の一例を説明する。図3は、図1に示すシステムにおけるテスト処理の手順の一例を示すフローチャートである。図2のステップS206のテスト処理が開始されると(ステップS301)、図2のステップS204においてTAPコントローラに設定されているFPGA102は、図示省略した自身内部のEEPROMからテスト用の動作プログラムを読み出す。次にFPGA102は、TAPコントローラへの設定時に読み出しておいたテストデータ(テストコード)を集積回路(例えばROM104)のTAPの端子に出力する(ステップS302)。
図2のステップS206におけるテスト処理(自己診断処理)の一例を説明する。図3は、図1に示すシステムにおけるテスト処理の手順の一例を示すフローチャートである。図2のステップS206のテスト処理が開始されると(ステップS301)、図2のステップS204においてTAPコントローラに設定されているFPGA102は、図示省略した自身内部のEEPROMからテスト用の動作プログラムを読み出す。次にFPGA102は、TAPコントローラへの設定時に読み出しておいたテストデータ(テストコード)を集積回路(例えばROM104)のTAPの端子に出力する(ステップS302)。
テストデータを受け取った集積回路は、そのテストデータに基づいてJPAGの規格に従って予め定めてある処理行い、処理の結果をTAPの端子から出力する。この出力は、FPGA102で受信され(ステップS303)、対応する期待値データと一致するか否か、の判定がFPGA102において行われる(ステップS304)。送ったテストデータの返信データと対応する期待値データとが一致すれば、テストの結果が正常であると判定され、ステップS305に進む。また、一致しなければ当該デバイスの機能を正常に実現する環境に問題がある旨が判定され、ステップS306に進む。
ステップS305では、JTAGチェインに接続されている集積回路の中でテストを行っていないものがあるのか否か、が判定され、未テストなものがあればステップS302以下を再度実行し、そうでなければテスト処理を終了する(ステップS307)。この例では、まずROM104に対するバウンダリスキャンテストが行なわれ、以下順に画像入力処理用チップ106、画像出力処理用チップ107、RAM105、CPU103とバウンダリスキャンテストが行なわれる。そして、CPU103に対するテストが終了した段階でステップS305の判定がNOとなり、テスト処理は終了する(ステップS307)。
ステップS306では、バウンダリスキャンテストにおいて、不具合が検出された旨のエラー表示を図示省略した表示ディスプレイに行う。この表示により、ユーザは不具合の発生を知ることができる。
(実施形態の優位性)
本実施形態によれば、情報処理装置のシステムが集積回路をテストするための機能を備えており、テスト時に外付けのハードウェアは必要とされない。また、テストを専用に行うためのハードウェアをシステム内に内蔵する必要がない。このため無駄のないシンプルな構成とすることができ、低コスト化を図ることができる。
本実施形態によれば、情報処理装置のシステムが集積回路をテストするための機能を備えており、テスト時に外付けのハードウェアは必要とされない。また、テストを専用に行うためのハードウェアをシステム内に内蔵する必要がない。このため無駄のないシンプルな構成とすることができ、低コスト化を図ることができる。
また、図2に示す処理手順によれば、システムの起動時、または起動中は所定の時間の経過毎にFPGA102がTAPコントローラに設定され、JTAGによるテストが自動的に行われる。つまり、ユーザがシステムの電源をONにすると、適当なタイミングでJTAGによるテストが行われる。このため、テストの為の手間が必要とされない。また、適宜テストが行われるので、システムに不具合が発生した場合の対応を迅速に行うことができる。
(実施形態の変形)
図1に示すコンフィグレーションデータ108の格納場所は、外付けの外部メモリやROM104(または適当な不揮発メモリ)であってもよい。また、図1に示す情報処理装置101にインターネット回線に接続可能なインターフェース装置を配置してもよい。この態様によれば、図3のステップS306の処理において、インターネット回線を介して、情報処理装置101のメンテナンス業者にエラー情報を送信することができる。こうすることで、不具合解消への対応を迅速に行なうことができる。また、この際、図3のテスト処理の結果あるいはその過程で得られたデータ等をインターネット経由でメンテナンス業者に送るようにしても良い。こうすることで、不具合の発生要因を迅速に解析することができる。
図1に示すコンフィグレーションデータ108の格納場所は、外付けの外部メモリやROM104(または適当な不揮発メモリ)であってもよい。また、図1に示す情報処理装置101にインターネット回線に接続可能なインターフェース装置を配置してもよい。この態様によれば、図3のステップS306の処理において、インターネット回線を介して、情報処理装置101のメンテナンス業者にエラー情報を送信することができる。こうすることで、不具合解消への対応を迅速に行なうことができる。また、この際、図3のテスト処理の結果あるいはその過程で得られたデータ等をインターネット経由でメンテナンス業者に送るようにしても良い。こうすることで、不具合の発生要因を迅速に解析することができる。
情報処理装置の複写機以外の態様としては、FAX、プリンタを挙げることができる。また、複写機、FAX、プリンタから選ばれた複数の機能を複合化した複合機であってもよい。また、情報処理装置として、FPGAを搭載した各種のコンピュータ機器(例えば画像処理に特化したコンピュータ)を挙げることもできる。また、本発明をFPGAと各種の集積回路を搭載したボードに適用することもできる。この場合、このボードが本発明の情報処理装置の一例として把握される。
(2) 第2の実施形態
図4は、他の実施形態の情報処理装置の概要を示すブロック図である。図4に示す情報処理装置101は、図1に示す情報処理装置101と同じ機能を有する。図4において、図1と同じ符号のものは、図1に関連して説明したものと同じである。また、動作の手順も図2および図3に示すものと同じである。図4に示す構成が図1に示す構成と異なるのは、テストデータおよび期待値データの格納場所である。この例においては、テストデータおよび期待値データは、コンフィグレーションデータ108に含まれておらず、ROM104内に記憶されている。この例では、図2のステップS206において、ROM104からテストデータおよび期待値データがTAPコントローラとして機能するFPGA102に読み出される。
図4は、他の実施形態の情報処理装置の概要を示すブロック図である。図4に示す情報処理装置101は、図1に示す情報処理装置101と同じ機能を有する。図4において、図1と同じ符号のものは、図1に関連して説明したものと同じである。また、動作の手順も図2および図3に示すものと同じである。図4に示す構成が図1に示す構成と異なるのは、テストデータおよび期待値データの格納場所である。この例においては、テストデータおよび期待値データは、コンフィグレーションデータ108に含まれておらず、ROM104内に記憶されている。この例では、図2のステップS206において、ROM104からテストデータおよび期待値データがTAPコントローラとして機能するFPGA102に読み出される。
(3)第3の実施形態
図5は、他の実施形態の情報処理装置の概要を示すブロック図である。図5に示す情報処理装置101は、図1に示す情報処理装置101と同じ機能を有する。図5において、図1と同じ符号のものは、図1に関連して説明したものと同じである。また、動作の手順も図2および図3に示すものと同じである。
図5は、他の実施形態の情報処理装置の概要を示すブロック図である。図5に示す情報処理装置101は、図1に示す情報処理装置101と同じ機能を有する。図5において、図1と同じ符号のものは、図1に関連して説明したものと同じである。また、動作の手順も図2および図3に示すものと同じである。
図5に示す構成が図1に示す構成と異なるのは、テストデータおよび期待値データの格納場所である。この例においては、テストデータおよび期待値データは、コンフィグレーションデータ108に含まれておらず、外付けの外部メモリ(例えばUSB(universal serial bus)メモリ)501に記憶されている。また、FPGA102が外部メモリ501にアクセスできるようにメモリインターフェース502が配置されている。この例では、図2のステップS206において、外部メモリ501からテストデータおよび期待値データがTAPコントローラとして機能するFPGA102に読み出される。
(4)第4の実施形態
第1〜第3の実施形態において、RAM105が不揮発メモリを含んだ構成とし、この不揮発メモリに、図3のテスト処理の結果あるいはその過程で得られたデータ等を記憶させてもよい。こうすることで、RAM105に記憶させたデータを利用して、不具合の解析を行うことができる。また、図5に示す構成において、外部メモリ501にテスト処理の結果あるいはその過程で得られたデータ等を記憶させてもよい。
第1〜第3の実施形態において、RAM105が不揮発メモリを含んだ構成とし、この不揮発メモリに、図3のテスト処理の結果あるいはその過程で得られたデータ等を記憶させてもよい。こうすることで、RAM105に記憶させたデータを利用して、不具合の解析を行うことができる。また、図5に示す構成において、外部メモリ501にテスト処理の結果あるいはその過程で得られたデータ等を記憶させてもよい。
(5)第5の実施形態
図2のステップS206のテスト処理を行うタイミングとして、システムの起動時に加えて、低消費電力モードからの復帰時を採用することもできる。バウンダリスキャンテストで検出される不良は、システムが動作していない時に発生し易い。したがって、システムが動作を停止あるいは休止している状態から、動作状態に移行した時点でバウンダリスキャンテストを行うことで、不具合が発生した場合の検出の確実性を高めることができる。
図2のステップS206のテスト処理を行うタイミングとして、システムの起動時に加えて、低消費電力モードからの復帰時を採用することもできる。バウンダリスキャンテストで検出される不良は、システムが動作していない時に発生し易い。したがって、システムが動作を停止あるいは休止している状態から、動作状態に移行した時点でバウンダリスキャンテストを行うことで、不具合が発生した場合の検出の確実性を高めることができる。
本発明は、FPGAを含んだ情報処理装置に利用することができる。具体的には、FPGAを搭載したプリンタ、FAX、カラー複写機、これらの複合機、FPGAを備えた各種コンピュータ機器、FPGAを備えたボードに利用することができる。
101…情報処理装置(複写機)
Claims (12)
- 所定の処理を実行するための情報処理装置であって、
FPGA(field programmable gate array)と、
所定の機能を有する集積回路と、
前記FPGAに対して前記所定の処理の実行機能を設定する第1のコンフィグレーションデータおよび前記FPGAに対して前記集積回路のテストを行うためのテスト機能を設定する第2のコンフィグレーションデータを記憶した記憶手段と
を備えることを特徴とする情報処理装置。 - 前記テストを行うためのテストデータが前記第2のコンフィグレーションデータに含まれていることを特徴とする請求項1に記載の情報処理装置。
- 前記テストのテスト結果の期待値データが前記第2のコンフィグレーションデータに含まれていることを特徴とする請求項1または2に記載の情報処理装置。
- 前記所定の機能を有する集積回路は複数であり、
前記複数の集積回路には、ROMが含まれており、
前記ROMに前記テストを行うためのテストデータが記憶されていることを特徴とする請求項1に記載の情報処理装置。 - 前記所定の機能を有する集積回路は複数であり、
前記複数の集積回路には、ROMが含まれており、
前記ROMに前記テストのテスト結果の期待値データが記憶されていることを特徴とする請求項1または4に記載の情報処理装置。 - 外部メモリを接続可能なインターフェース回路を備え、
前記インターフェース回路を介して前記テストデータの入力が行われることを特徴とする請求項1に記載の情報処理装置。 - 外部メモリを接続可能なインターフェース回路を備え、
前記インターフェース回路を介して前記テストのテスト結果の期待値データの入力が行われることを特徴とする請求項1または6に記載の情報処理装置。 - 前記所定の機能を有する集積回路は複数であり、
前記複数の集積回路には、不揮発性の記憶回路が含まれており、
前記不揮発性の記憶回路に前記テストの結果が記憶されることを特徴とする請求項1〜7のいずれかに記載の情報処理装置。 - 外部メモリを接続可能なインターフェース回路を備え、
このインターフェース回路を介して前記テストのテスト結果を外部メモリに記憶することを特徴とする請求項1〜7のいずれかに記載の情報処理装置。 - 前記テストがJTAGに準拠したものであり、
前記テスト時において、前記集積回路は、JTAGチェインに接続され、且つ前記FPGAがTAPコントローラとして動作することを特徴とする請求項1〜9のいずれかに記載の情報処理装置。 - FPGAと所定の機能を有する集積回路とを含み、所定の処理を実行するための情報処理装置の動作方法であって、
前記FPGAに対して前記所定の処理の実行機能を設定する第1のコンフィグレーションデータを書き込むステップと、
前記FPGAに対して前記集積回路のテストを行うためのテスト機能を設定する第2のコンフィグレーションデータを書き込むステップと
を備えることを特徴とする情報処理装置の動作方法。 - FPGAと所定の機能を有する集積回路とを含むコンピュータに読み取らせて実行させるプログラムであって、
前記FPGAに対して前記所定の処理の実行機能を設定する第1のコンフィグレーションデータを書き込むステップと、
前記FPGAに対して前記集積回路のテストを行うためのテスト機能を設定する第2のコンフィグレーションデータを書き込むステップと
を備えることを特徴とするプログラム。
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JP (1) | JP2008097246A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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2006
- 2006-10-11 JP JP2006277189A patent/JP2008097246A/ja active Pending
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WO2020208915A1 (ja) * | 2019-04-12 | 2020-10-15 | 株式会社日立製作所 | 制御方法および制御装置 |
JP2020173692A (ja) * | 2019-04-12 | 2020-10-22 | 株式会社日立製作所 | 制御方法および制御装置 |
JP7185587B2 (ja) | 2019-04-12 | 2022-12-07 | 株式会社日立製作所 | 制御方法および制御装置 |
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