JP2008164470A - 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 - Google Patents
集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 Download PDFInfo
- Publication number
- JP2008164470A JP2008164470A JP2006354957A JP2006354957A JP2008164470A JP 2008164470 A JP2008164470 A JP 2008164470A JP 2006354957 A JP2006354957 A JP 2006354957A JP 2006354957 A JP2006354957 A JP 2006354957A JP 2008164470 A JP2008164470 A JP 2008164470A
- Authority
- JP
- Japan
- Prior art keywords
- scan
- serial interface
- register
- instruction
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【解決手段】JTAGポートを第一のシリアルインタフェース(SI)として備える集積回路50Aが、各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、第二のSIを介して設定されるループ選択レジスタ62と、第一のSIを介して設定される命令レジスタ54と、ループ選択レジスタ内の値と命令レジスタ内の命令コードとに基づいて一つのスキャンチェーンを選択し、そのスキャンチェーンに対して第一のSIを介してのデータのシフトイン及びシフトアウトを実行する回路と、を具備する。スキャン装置は、第二のSIを介してループ選択レジスタに値を設定し、第一のSIを介して命令レジスタに命令コードを設定する。
【選択図】図3
Description
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備し、前記スキャン方法は、
前記第二のシリアルインタフェースを介して前記ループ選択レジスタに値を設定するステップと、
前記第一のシリアルインタフェースを介して前記命令レジスタに命令コードを設定するステップと、
を具備するスキャン方法。
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備し、前記スキャン装置は、
前記第二のシリアルインタフェースを介して前記ループ選択レジスタに値を設定する手段と、
前記第一のシリアルインタフェースを介して前記命令レジスタに命令コードを設定する手段と、
を具備するスキャン装置。
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備する集積回路。
20、20A SCI(System Console Interface)
21 JCMR(JTAG CoMmand Register)
22 JCR(JTAG chip Command Register)
23 SCDR(JTAG Sense/Control Data Register)
24 LOOP(JTAG LOOP register)
25 JTAG制御回路
26 TDR(Test Data Register)
32 ICMR(I2C CoMmand Register)
34 ISCR(I2C Slave add Command Register)
36 IDR(I2C Data Register)
38 I2C制御回路
40、40A 本体装置
50、50A ASIC(Application Specific Integrated Circuit)
52 TAPコントローラ
54 IR(Instruction Register)
56 ラッチ
60 I2C回路
62 ループ選択回路
64 ループ選択レジスタ
65 セレクタ
66 コマンド(CMD)レジスタ
67 データ(DATA)レジスタ
70 AND回路
72A、72B、72N スキャンチェーン
74 OR回路
76 デコーダ
Claims (8)
- JTAGポートを第一のシリアルインタフェースとして備える集積回路の内部ラッチをスキャンするスキャン方法であって、前記集積回路が、
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備し、前記スキャン方法は、
前記第二のシリアルインタフェースを介して前記ループ選択レジスタに値を設定するステップと、
前記第一のシリアルインタフェースを介して前記命令レジスタに命令コードを設定するステップと、
を具備するスキャン方法。 - 前記複数のスキャンチェーンの各々は、同一種類のクロックによって駆動されるラッチを接続したものである、請求項1に記載のスキャン方法。
- 前記第二のシリアルインタフェースは、I2Cバスである、請求項1に記載のスキャン方法。
- JTAGポートを第一のシリアルインタフェースとして備える集積回路の内部ラッチをスキャンするスキャン装置であって、前記集積回路が、
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備し、前記スキャン装置は、
前記第二のシリアルインタフェースを介して前記ループ選択レジスタに値を設定する手段と、
前記第一のシリアルインタフェースを介して前記命令レジスタに命令コードを設定する手段と、
を具備するスキャン装置。 - 前記複数のスキャンチェーンの各々は、同一種類のクロックによって駆動されるラッチを接続したものである、請求項4に記載のスキャン装置。
- 前記第二のシリアルインタフェースは、I2Cバスである、請求項4に記載のスキャン装置。
- JTAGポートを第一のシリアルインタフェースとして備える集積回路であって、
各スキャンチェーンが直列接続の複数のラッチで構成される複数のスキャンチェーンと、
前記第一のシリアルインタフェースを介して設定される命令レジスタと、
第二のシリアルインタフェースを介して設定されるループ選択レジスタと、
前記ループ選択レジスタ内の値と前記命令レジスタ内の命令コードとに基づいて前記複数のスキャンチェーン中の一つのスキャンチェーンを選択し、該選択されたスキャンチェーンに対して前記第一のシリアルインタフェースを介してのデータのシフトイン及びシフトアウトを実行する回路と、
を具備する集積回路。 - 前記複数のスキャンチェーンの各々は、同一種類のクロックによって駆動されるラッチを接続したものである、請求項7に記載の集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006354957A JP4805134B2 (ja) | 2006-12-28 | 2006-12-28 | 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006354957A JP4805134B2 (ja) | 2006-12-28 | 2006-12-28 | 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008164470A true JP2008164470A (ja) | 2008-07-17 |
JP4805134B2 JP4805134B2 (ja) | 2011-11-02 |
Family
ID=39694172
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006354957A Expired - Fee Related JP4805134B2 (ja) | 2006-12-28 | 2006-12-28 | 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4805134B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012016151A2 (en) * | 2010-07-29 | 2012-02-02 | Texas Instruments Incorporated | Improving at-speed test access port operations |
CN103097902A (zh) * | 2010-07-29 | 2013-05-08 | 德克萨斯仪器股份有限公司 | 改进全速测试访问端口操作 |
JP2014044597A (ja) * | 2012-08-27 | 2014-03-13 | Fujitsu Ltd | 情報処理装置、テストデータ作成装置、テストデータ作成方法、およびプログラム |
US8694844B2 (en) | 2010-07-29 | 2014-04-08 | Texas Instruments Incorporated | AT speed TAP with dual port router and command circuit |
JP2014067436A (ja) * | 2009-03-04 | 2014-04-17 | Alcatel-Lucent | 複数のプロセッサを使用するシステム・テスティングの方法および装置 |
KR20150026202A (ko) * | 2013-09-02 | 2015-03-11 | 삼성전자주식회사 | 스캔-체인으로 연결된 플립-플롭들의 값들을 jtag 인터페이스를 이용하여 재구성할 수 있는 집적 회로, 이의 동작 방법, 및 상기 집적 회로를 포함하는 장치들 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63148179A (ja) * | 1986-12-10 | 1988-06-21 | Nec Corp | スキヤン・パス回路 |
JPH04112555A (ja) * | 1990-08-31 | 1992-04-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPH04211842A (ja) * | 1990-03-29 | 1992-08-03 | Mitsubishi Electric Corp | 集積回路装置 |
JPH0763821A (ja) * | 1993-06-30 | 1995-03-10 | Kawasaki Steel Corp | テスト回路 |
JP2004222303A (ja) * | 2003-01-15 | 2004-08-05 | Agilent Technol Inc | 適応型試験による光トランシーバの較正 |
-
2006
- 2006-12-28 JP JP2006354957A patent/JP4805134B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63148179A (ja) * | 1986-12-10 | 1988-06-21 | Nec Corp | スキヤン・パス回路 |
JPH04211842A (ja) * | 1990-03-29 | 1992-08-03 | Mitsubishi Electric Corp | 集積回路装置 |
JPH04112555A (ja) * | 1990-08-31 | 1992-04-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPH0763821A (ja) * | 1993-06-30 | 1995-03-10 | Kawasaki Steel Corp | テスト回路 |
JP2004222303A (ja) * | 2003-01-15 | 2004-08-05 | Agilent Technol Inc | 適応型試験による光トランシーバの較正 |
Cited By (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014067436A (ja) * | 2009-03-04 | 2014-04-17 | Alcatel-Lucent | 複数のプロセッサを使用するシステム・テスティングの方法および装置 |
CN103097902B (zh) * | 2010-07-29 | 2015-12-09 | 德克萨斯仪器股份有限公司 | 改进全速测试访问端口操作 |
US10895598B2 (en) | 2010-07-29 | 2021-01-19 | Texas Instruments Incorporated | At-speed test access port operations |
US11808810B2 (en) | 2010-07-29 | 2023-11-07 | Texas Instruments Incorporated | AT-speed test access port operations |
US8694844B2 (en) | 2010-07-29 | 2014-04-08 | Texas Instruments Incorporated | AT speed TAP with dual port router and command circuit |
US9733308B2 (en) | 2010-07-29 | 2017-08-15 | Texas Instruments Incorporated | Tap, CMD with two flip-flops, routing circuit, and data register |
US11585852B2 (en) | 2010-07-29 | 2023-02-21 | Texas Instruments Incorporated | At-speed test access port operations |
US9146825B2 (en) | 2010-07-29 | 2015-09-29 | Texas Instruments Incorporated | At speed TAP, dual port router, and command flip-flop circuitry |
US10156608B2 (en) | 2010-07-29 | 2018-12-18 | Texas Instruments Incorporated | Dual port tap router for asynchronous capture shift data register |
US11287473B2 (en) | 2010-07-29 | 2022-03-29 | Texas Instruments Incorporated | Tap, command, router circuitry, and data register |
WO2012016151A3 (en) * | 2010-07-29 | 2012-04-05 | Texas Instruments Incorporated | Improving at-speed test access port operations |
WO2012016151A2 (en) * | 2010-07-29 | 2012-02-02 | Texas Instruments Incorporated | Improving at-speed test access port operations |
US10520551B2 (en) | 2010-07-29 | 2019-12-31 | Texas Instruments Incorporated | Tap, command, and router circuitry and asynchronous data register |
CN103097902A (zh) * | 2010-07-29 | 2013-05-08 | 德克萨斯仪器股份有限公司 | 改进全速测试访问端口操作 |
JP2014044597A (ja) * | 2012-08-27 | 2014-03-13 | Fujitsu Ltd | 情報処理装置、テストデータ作成装置、テストデータ作成方法、およびプログラム |
KR102066661B1 (ko) | 2013-09-02 | 2020-01-15 | 삼성전자 주식회사 | 스캔-체인으로 연결된 플립-플롭들의 값들을 jtag 인터페이스를 이용하여 재구성할 수 있는 집적 회로, 이의 동작 방법, 및 상기 집적 회로를 포함하는 장치들 |
KR20150026202A (ko) * | 2013-09-02 | 2015-03-11 | 삼성전자주식회사 | 스캔-체인으로 연결된 플립-플롭들의 값들을 jtag 인터페이스를 이용하여 재구성할 수 있는 집적 회로, 이의 동작 방법, 및 상기 집적 회로를 포함하는 장치들 |
US9465073B2 (en) | 2013-09-02 | 2016-10-11 | Samsung Electronics Co., Ltd. | Integrated circuit (IC) for reconstructing values of flip-flops connected in a scan-chain by using a joint test action group (JTAG) interface, a method of operating the IC, and devices having the IC |
Also Published As
Publication number | Publication date |
---|---|
JP4805134B2 (ja) | 2011-11-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6861866B2 (en) | System on chip (SOC) and method of testing and/or debugging the system on chip | |
US6711707B2 (en) | Process of controlling plural test access ports | |
US8977918B2 (en) | IC with connections between linking module and test access ports | |
US5768289A (en) | Dynamically controlling the number of boundary-scan cells in a boundary-scan path | |
JPH06201797A (ja) | 万能境界走査センサ/駆動器集積回路 | |
JP4701244B2 (ja) | マイクロコンピュータ及びそのテスト方法 | |
US7269770B1 (en) | AC coupled line testing using boundary scan test methodology | |
JP4805134B2 (ja) | 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路 | |
US11199579B2 (en) | Test access port with address and command capability | |
US7013415B1 (en) | IC with internal interface switch for testability | |
JPH1183956A (ja) | 集積回路 | |
US11307251B1 (en) | Circuit and testing circuit thereof | |
US7447962B2 (en) | JTAG interface using existing I/O bus | |
KR19980064249A (ko) | Jtag 명령 디코드 테스트 레지스터 및 그 테스트 방법 | |
US7930606B2 (en) | Selectively debugging processor cores through instruction codes | |
JP4549701B2 (ja) | 半導体回路装置及び半導体回路に関するスキャンテスト方法 | |
US6381720B1 (en) | Test circuit and method for system logic | |
US7552372B2 (en) | Semiconductor device and test method thereof | |
EP2141597B1 (en) | Semiconductor integrated circuit | |
KR20030027989A (ko) | 칩 테스트 장치 | |
KR100669073B1 (ko) | 패키지 옵션을 고려한 경계 스캔 방법 | |
KR100769041B1 (ko) | 테스트를 위한 집적회로 장치 | |
JP2009115563A (ja) | 半導体集積回路 | |
JPS63193238A (ja) | アドレススキヤン方式 | |
JP2004062906A (ja) | 複数の遠隔診断レジスタチェインを実施する方法および装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090907 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110510 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110517 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110712 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110802 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110810 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |