JPH06201797A - 万能境界走査センサ／駆動器集積回路 - Google Patents
万能境界走査センサ／駆動器集積回路Info
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- JPH06201797A JPH06201797A JP4145197A JP14519792A JPH06201797A JP H06201797 A JPH06201797 A JP H06201797A JP 4145197 A JP4145197 A JP 4145197A JP 14519792 A JP14519792 A JP 14519792A JP H06201797 A JPH06201797 A JP H06201797A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】
【目的】 システムの正しい動作を試験及び検証する能
力を向上する。 【構成】 入力出力バッファ（５）、命令レジスタ
（９）及び直列試験アクセス・ポート回路（１３）の直
列通路で構成された集積回路を多数の入力及び出力信号
（０−６３）に結合し、その後直列試験バスを試験アク
セス・ポート及び命令レジスタ回路と共に用いて、集積
回路のピンに存在する任意の又は全ての信号を観測又は
制御する。各々のピン（０−６３）は特定の動作に対す
る入力又は出力としてプログラムすることができる。集
積回路がプログラム可能であって、任意のシステムに用
いることができるので、特殊な試験用のハードウェアを
設計する必要がなくなり、ユーザは任意のシステムに境
界走査能力を組込むことができる。これは、その多くが
こう云う能力を持たない棚卸しの部品の配列で構成され
る装置に試験能力を加えようとする時、特に重要であ
る。
力を向上する。 【構成】 入力出力バッファ（５）、命令レジスタ
（９）及び直列試験アクセス・ポート回路（１３）の直
列通路で構成された集積回路を多数の入力及び出力信号
（０−６３）に結合し、その後直列試験バスを試験アク
セス・ポート及び命令レジスタ回路と共に用いて、集積
回路のピンに存在する任意の又は全ての信号を観測又は
制御する。各々のピン（０−６３）は特定の動作に対す
る入力又は出力としてプログラムすることができる。集
積回路がプログラム可能であって、任意のシステムに用
いることができるので、特殊な試験用のハードウェアを
設計する必要がなくなり、ユーザは任意のシステムに境
界走査能力を組込むことができる。これは、その多くが
こう云う能力を持たない棚卸しの部品の配列で構成され
る装置に試験能力を加えようとする時、特に重要であ
る。
Description
【０００１】
【産業上の利用分野】この発明は全般的に境界走査試験
ができる様にする技術を利用した集積回路、並びに表面
取付け（ＳＭＴ）、特定用途向けの集積回路（ＡＳＩ
Ｃ）、プログラマブル集積回路及びシステムの様な高密
度技術を用いた回路基板の設計等の用途に、境界走査検
査技術及びその応用を利用する集積に関する。
ができる様にする技術を利用した集積回路、並びに表面
取付け（ＳＭＴ）、特定用途向けの集積回路（ＡＳＩ
Ｃ）、プログラマブル集積回路及びシステムの様な高密
度技術を用いた回路基板の設計等の用途に、境界走査検
査技術及びその応用を利用する集積に関する。
【０００２】
【従来の技術及び課題】表面取付け（ＳＭＴ）又はその
他の高密度の環境（ＴＡＢ，ＰＣＢ）に取付けられる集
積回路又は一群の集積回路の特定の区域に対し、この回
路又はその回路が入っているシステムにハードウェアの
変更をせず又は追加の物理的な接続をせずに、特定のＩ
Ｃ又は通路の動作が正しいことを試験して検証すること
がユーザにできる様にする改良されたアクセス能力を持
たせることが望ましい場合が多い。試験アクセス用のハ
ードウェアは、回路の正常の動作に影響を与えてはなら
ないし、或いは余分な遅延或いは性能上の問題を招いて
もならないし、個々の集積回路及びシステムを動作時の
環境に取付けたままで試験することができる様に、非破
壊的に行なわれなければならない。こう云う種類の試験
能力を持つアクセスに対する必要から、破壊的な試験ハ
ードウェアを用いずに、集積回路のピンにアクセスがで
きる様にする境界走査技術が開発された。更に、システ
ムの場合に、異なる売り主によって製造された集積回路
を試験する必要の為に、境界走査の用途に対する標準試
験バス、即ち、ＪＴＡＧ（共同試験動作グループ）基準
バスが開発される様になった。今日では、ＪＴＡＧバス
はＩＥＥＥ基準１１４９．１によって統制されている。
他の高密度の環境（ＴＡＢ，ＰＣＢ）に取付けられる集
積回路又は一群の集積回路の特定の区域に対し、この回
路又はその回路が入っているシステムにハードウェアの
変更をせず又は追加の物理的な接続をせずに、特定のＩ
Ｃ又は通路の動作が正しいことを試験して検証すること
がユーザにできる様にする改良されたアクセス能力を持
たせることが望ましい場合が多い。試験アクセス用のハ
ードウェアは、回路の正常の動作に影響を与えてはなら
ないし、或いは余分な遅延或いは性能上の問題を招いて
もならないし、個々の集積回路及びシステムを動作時の
環境に取付けたままで試験することができる様に、非破
壊的に行なわれなければならない。こう云う種類の試験
能力を持つアクセスに対する必要から、破壊的な試験ハ
ードウェアを用いずに、集積回路のピンにアクセスがで
きる様にする境界走査技術が開発された。更に、システ
ムの場合に、異なる売り主によって製造された集積回路
を試験する必要の為に、境界走査の用途に対する標準試
験バス、即ち、ＪＴＡＧ（共同試験動作グループ）基準
バスが開発される様になった。今日では、ＪＴＡＧバス
はＩＥＥＥ基準１１４９．１によって統制されている。
【０００３】回路板、集積回路又はシステムに境界走査
試験を組込み、ＪＴＡＧバスを使おうとする設計技術者
は、最初に境界走査通路を構成し、特定の用途又はシス
テムに合せてその形式を定めなければならない。このタ
スクは、設計技術者が、ＪＴＡＧに合致しないメモリ又
はその他の棚卸しの部品を使おうとする時、特に困難に
なる。特定の用途の為のハードウェア又は注文製の集積
回路を設計する高いコストと、この様なハードウェア又
は注文製の集積回路を設計、試験及び製造するのに要す
る時間の長さとを併せて考えると、どんな用途に対して
もＪＴＡＧバスを用いて、境界走査通路を構成して試験
する為に使うことができる汎用の万能的なプログラム可
能な集積回路に対する需要がある。
試験を組込み、ＪＴＡＧバスを使おうとする設計技術者
は、最初に境界走査通路を構成し、特定の用途又はシス
テムに合せてその形式を定めなければならない。このタ
スクは、設計技術者が、ＪＴＡＧに合致しないメモリ又
はその他の棚卸しの部品を使おうとする時、特に困難に
なる。特定の用途の為のハードウェア又は注文製の集積
回路を設計する高いコストと、この様なハードウェア又
は注文製の集積回路を設計、試験及び製造するのに要す
る時間の長さとを併せて考えると、どんな用途に対して
もＪＴＡＧバスを用いて、境界走査通路を構成して試験
する為に使うことができる汎用の万能的なプログラム可
能な集積回路に対する需要がある。
【０００４】この発明の範囲を制約するつもりはない
が、この発明の背景を、組込みの境界走査能力を持たな
い集積回路装置（ＩＣ）を試験し且つそれと連絡する為
に使われる境界走査技術について説明する。特定の実施
例は、ＪＴＡＧ標準バスを使うことを前提としている
が、当業者であれば明らかに分かる様に、その代りの通
信装置を用いてもよい。
が、この発明の背景を、組込みの境界走査能力を持たな
い集積回路装置（ＩＣ）を試験し且つそれと連絡する為
に使われる境界走査技術について説明する。特定の実施
例は、ＪＴＡＧ標準バスを使うことを前提としている
が、当業者であれば明らかに分かる様に、その代りの通
信装置を用いてもよい。
【０００５】従来、この分野では、システム設計技術者
によって種々の境界走査技術が使われてきた。然し、各
々の設計技術者は夫々の用途の為に特に設計された走査
バスを構成しなければならなかった。システム毎にハー
ドウェア又は注文製の集積回路を設計、試験及び製造す
る時間とコストは禁止的である。更に、各々のシステム
が異なる境界走査方法を用いている様な幾つかの異なる
システムを１つの動作環境で使うと、能力が低下し、追
加の変換ハードウェア又はバス結合器の必要が生じる
が、これは余分の設計及び試験時間を必要とし、システ
ム全体の性能を低下させることがある。
によって種々の境界走査技術が使われてきた。然し、各
々の設計技術者は夫々の用途の為に特に設計された走査
バスを構成しなければならなかった。システム毎にハー
ドウェア又は注文製の集積回路を設計、試験及び製造す
る時間とコストは禁止的である。更に、各々のシステム
が異なる境界走査方法を用いている様な幾つかの異なる
システムを１つの動作環境で使うと、能力が低下し、追
加の変換ハードウェア又はバス結合器の必要が生じる
が、これは余分の設計及び試験時間を必要とし、システ
ム全体の性能を低下させることがある。
【０００６】
【課題を解決するための手段及び作用】一般的に云う
と、本発明の一形式では、当該複数個のＩ／Ｏピン制御
回路及びピン全体に対する走査通路のアクセスを持たせ
る様にそのＩ／Ｏピン制御回路が直列結合されている様
なＩ／Ｏピン制御回路に夫々結合された複数個の入力／
出力バッファと、進行中の試験中ではない正常の動作に
影響を与えずに、直列結合された他のプログラム可能な
集積回路に連絡する方法を持たせるバイパス回路と、Ｊ
ＴＡＧバスからの直列データ及び指令を受取る命令復号
ブロックとからなるプログラム可能な集積回路が、１組
の命令を復号し、それに応答して入力／出力バッファ及
びバイパス論理回路を制御する。集積回路を標準ＪＴＡ
Ｇバスに結合するＪＴＡＧ試験アクセス・ポート回路も
説明する。
と、本発明の一形式では、当該複数個のＩ／Ｏピン制御
回路及びピン全体に対する走査通路のアクセスを持たせ
る様にそのＩ／Ｏピン制御回路が直列結合されている様
なＩ／Ｏピン制御回路に夫々結合された複数個の入力／
出力バッファと、進行中の試験中ではない正常の動作に
影響を与えずに、直列結合された他のプログラム可能な
集積回路に連絡する方法を持たせるバイパス回路と、Ｊ
ＴＡＧバスからの直列データ及び指令を受取る命令復号
ブロックとからなるプログラム可能な集積回路が、１組
の命令を復号し、それに応答して入力／出力バッファ及
びバイパス論理回路を制御する。集積回路を標準ＪＴＡ
Ｇバスに結合するＪＴＡＧ試験アクセス・ポート回路も
説明する。
【０００７】この装置を持つ各々のＩ／Ｏピン（ここで
説明する例では６４個ある）は独立にプログラム可能で
あり、この為、試験の用途でこの装置を使って、被試験
装置に試験ベクトル・データを送り込んだり又はそれか
らの試験ベクトル・データを感知することができる。各
々のＩ／Ｏピンは関連する２つの境界走査ビットを持っ
ていて、出力駆動器を付能又は不作動状態に構成するこ
とができる様にすると共に、出される論理レベルをピン
毎に論理１又は論理０の何れかにすることができるよう
にする。全ての駆動器が３状態モードに構成されるリセ
ット状態を設けて、電源投入の時又は初期プログラミン
グの間、被試験装置との衝突を防止する。
説明する例では６４個ある）は独立にプログラム可能で
あり、この為、試験の用途でこの装置を使って、被試験
装置に試験ベクトル・データを送り込んだり又はそれか
らの試験ベクトル・データを感知することができる。各
々のＩ／Ｏピンは関連する２つの境界走査ビットを持っ
ていて、出力駆動器を付能又は不作動状態に構成するこ
とができる様にすると共に、出される論理レベルをピン
毎に論理１又は論理０の何れかにすることができるよう
にする。全ての駆動器が３状態モードに構成されるリセ
ット状態を設けて、電源投入の時又は初期プログラミン
グの間、被試験装置との衝突を防止する。
【０００８】装置のアーキテクチャを用途の論理回路に
も構成して、試験能力を改善する為に、そうしなければ
ＪＴＡＧの観察能力の低い区域でも試験が可能であると
云う機能を持たせることができる。
も構成して、試験能力を改善する為に、そうしなければ
ＪＴＡＧの観察能力の低い区域でも試験が可能であると
云う機能を持たせることができる。
【０００９】ここで説明するその他の実施例は、集積回
路又は回路板を試験する為の試験治具の一部分として境
界走査集積回路を使うものである。多数の万能境界走査
駆動器／センサＩＣを、被試験装置に対する接続の為の
必要な数のＩ／Ｏピンが得られるまで、直列に相互接続
する。この方式は、余分のハードウェアの設計又は製造
費の負担をかけずに、試験される任意の装置に対する試
験治具を敏速に構成する方法となるのが有利である。
路又は回路板を試験する為の試験治具の一部分として境
界走査集積回路を使うものである。多数の万能境界走査
駆動器／センサＩＣを、被試験装置に対する接続の為の
必要な数のＩ／Ｏピンが得られるまで、直列に相互接続
する。この方式は、余分のハードウェアの設計又は製造
費の負担をかけずに、試験される任意の装置に対する試
験治具を敏速に構成する方法となるのが有利である。
【００１０】図面では、特に断らない限り、夫々の図で
同様の部分には同じ参照数字及び記号を用いている。
同様の部分には同じ参照数字及び記号を用いている。
【００１１】
【実施例】図１には、境界走査センサ／駆動器回路１を
含む集積回路の回路図が示されている。複数個のＩ／Ｏ
制御回路３が示されており、各々がそれに一番近い隣り
のものに直列結合され、夫々がＩ／Ｏバッファ５に結合
され、バッファ５は入力バッファ、イネーブル（付能）
線を持つ出力バッファ及びパッドで構成されている。走
査通路の出力は、順位の一番高いＩ／Ｏ制御ブロック
（今の場合は、例として６４個あり、０から６３までの
番号が付いている）から出力され、試験データ出力（Ｔ
ＤＯ）選択及び再同期回路１１に結合される。
含む集積回路の回路図が示されている。複数個のＩ／Ｏ
制御回路３が示されており、各々がそれに一番近い隣り
のものに直列結合され、夫々がＩ／Ｏバッファ５に結合
され、バッファ５は入力バッファ、イネーブル（付能）
線を持つ出力バッファ及びパッドで構成されている。走
査通路の出力は、順位の一番高いＩ／Ｏ制御ブロック
（今の場合は、例として６４個あり、０から６３までの
番号が付いている）から出力され、試験データ出力（Ｔ
ＤＯ）選択及び再同期回路１１に結合される。
【００１２】ＪＴＡＧバスがＪＴＡＧ試験アクセス・ポ
ート（ＴＡＰ）回路１３に結合される。ＪＴＡＧバスか
らのデータ入力信号ＴＤＩが順位が一番低いＩ／Ｏ制御
回路３、バイパス回路７及び命令レジスタ回路９に結合
される。
ート（ＴＡＰ）回路１３に結合される。ＪＴＡＧバスか
らのデータ入力信号ＴＤＩが順位が一番低いＩ／Ｏ制御
回路３、バイパス回路７及び命令レジスタ回路９に結合
される。
【００１３】動作について説明すると、ＪＴＡＧバスが
ＴＭＳ，ＴＲＳＴ＿及びＴＣＫ線を介して境界走査駆動
器／センサＩＣとのハンドシェイクすることにより、指
令及びデータのメッセージを送る。指令がＴＤＩ線に直
列データとして送られ、デコード（復号）の為に命令レ
ジスタ９にシフトして入る。ＪＴＡＧバスを介しての指
令及びデータの伝送の詳細及びタイミングについては、
ＩＥＥＥ基準１１４９．１のＪＴＡＧバス仕様を参照さ
れたい。
ＴＭＳ，ＴＲＳＴ＿及びＴＣＫ線を介して境界走査駆動
器／センサＩＣとのハンドシェイクすることにより、指
令及びデータのメッセージを送る。指令がＴＤＩ線に直
列データとして送られ、デコード（復号）の為に命令レ
ジスタ９にシフトして入る。ＪＴＡＧバスを介しての指
令及びデータの伝送の詳細及びタイミングについては、
ＩＥＥＥ基準１１４９．１のＪＴＡＧバス仕様を参照さ
れたい。
【００１４】一旦指令が命令ブロック９にシフトして入
ってデコードされると、境界走査センサＩＣがその命令
を実行して、ＪＴＡＧバスからのデータをＩ／Ｏ制御回
路３にシフト作用によって入れると共に、捕捉されてい
たデータをＴＤＯ選択及び再同期回路１１を介してＪＴ
ＡＧバスにシフトして出し、Ｉ／Ｏ線に存在するデータ
をＩ／Ｏ制御回路３に捕捉するか、或いはＩ／Ｏバッフ
ァ５を介してＩ／Ｏ線にデータを駆動する。この発明の
範囲内で、当業者にも明らかな色々な強化策を用いるこ
とができるが、例として、ここではこれら４つの動作を
これから詳しく説明する。
ってデコードされると、境界走査センサＩＣがその命令
を実行して、ＪＴＡＧバスからのデータをＩ／Ｏ制御回
路３にシフト作用によって入れると共に、捕捉されてい
たデータをＴＤＯ選択及び再同期回路１１を介してＪＴ
ＡＧバスにシフトして出し、Ｉ／Ｏ線に存在するデータ
をＩ／Ｏ制御回路３に捕捉するか、或いはＩ／Ｏバッフ
ァ５を介してＩ／Ｏ線にデータを駆動する。この発明の
範囲内で、当業者にも明らかな色々な強化策を用いるこ
とができるが、例として、ここではこれら４つの動作を
これから詳しく説明する。
【００１５】図２はＩ／Ｏ制御ブロック及びＩ／Ｏバッ
ファ回路の内部回路を示す。各々のＩ／Ｏ制御ブロック
は２つのフリップフロップ・レジスタ及び２つのラッ
チ、即ち、データ・レジスタ１５と、データ・ラッチ２
５と、制御レジスタ１７と、制御ラッチ２３とで構成さ
れる。更に、データレジスタ及び制御レジスタは何れも
入力マルチプレクサ、即ち、データ入力マルチプレクサ
１９及び制御入力マルチプレクサ２１を有する。制御ラ
ッチ２３の出力が、ナンド（ＮＡＮＤ）・ゲート３１に
より入力信号ＴＥＳＴＭＯＤＥを用いてゲートされ、こ
の為、出力駆動器２７は、ＴＥＳＴＭＯＤＥが真であっ
て、制御ラッチ２３の出力が真である時にだけイネーブ
ルとされる。出力駆動器２７がＩ／Ｏパッド２９に結合
され、入力駆動器３３は、被試験装置からのデータがデ
ータ入力マルチプレクサ１９を介して走査通路に戻され
る際の通路を作る。
ファ回路の内部回路を示す。各々のＩ／Ｏ制御ブロック
は２つのフリップフロップ・レジスタ及び２つのラッ
チ、即ち、データ・レジスタ１５と、データ・ラッチ２
５と、制御レジスタ１７と、制御ラッチ２３とで構成さ
れる。更に、データレジスタ及び制御レジスタは何れも
入力マルチプレクサ、即ち、データ入力マルチプレクサ
１９及び制御入力マルチプレクサ２１を有する。制御ラ
ッチ２３の出力が、ナンド（ＮＡＮＤ）・ゲート３１に
より入力信号ＴＥＳＴＭＯＤＥを用いてゲートされ、こ
の為、出力駆動器２７は、ＴＥＳＴＭＯＤＥが真であっ
て、制御ラッチ２３の出力が真である時にだけイネーブ
ルとされる。出力駆動器２７がＩ／Ｏパッド２９に結合
され、入力駆動器３３は、被試験装置からのデータがデ
ータ入力マルチプレクサ１９を介して走査通路に戻され
る際の通路を作る。
【００１６】走査通路は、Ｉ／Ｏ制御ブロック当たり２
つのビット、即ちデータに対する１つのビットと制御の
為の１つのビットとを有する。特定のピンをプログラム
するには、ユーザは、各々の試験ベクトルに対し、その
ピンが出力として使われるか入力として使われるかを決
定し、出力ピンに対してはどんな論理値を出すかを決定
する。その後、ＪＴＡＧバスの指令に応答して、試験ア
クセス・ポート回路から供給されるＤＲＳＨＩＦＴ及び
ＳＣＡＮＣＫ入力を用いて、これらの２ビットがＩ／Ｏ
制御ブロックのデータレジスタ１５及び制御レジスタ１
７に夫々シフト作用によって入れられる。ＴＤ（Ｎ）入
力線を使って、各々のＩ／Ｏ制御ブロックを走査通路内
のその１つ前のブロックに結合する。データ・レジスタ
１５の出力が制御入力マルチプレクサ２１を介して制御
レジスタ１７に結合され、制御レジスタ１７の出力がＴ
Ｄ（Ｎ＋１）出力に結合されて、その次の隣接するＩ／
Ｏ制御ブロックへのＴＤ（Ｎ）入力に結合される。一旦
各々のＩ／Ｏ制御ブロックに対するレジスタが、走査動
作によって正しく構成されると、ＤＲＨＯＬＤ線が作動
状態になり、出力として構成されたＩ／Ｏ制御ブロック
が出力ラッチ２５からのデータを出力駆動器２７に供給
し、制御線が制御ラッチ２３に加えられ、ゲート３１を
介して出力駆動器２７の出力付能に供給される。試験ベ
クトルが出された後、ＤＲＨＯＬＤ線を使って、次の試
験ベクトルを境界走査通路に走査している間、駆動器に
対する制御ビットをラッチすることができる。
つのビット、即ちデータに対する１つのビットと制御の
為の１つのビットとを有する。特定のピンをプログラム
するには、ユーザは、各々の試験ベクトルに対し、その
ピンが出力として使われるか入力として使われるかを決
定し、出力ピンに対してはどんな論理値を出すかを決定
する。その後、ＪＴＡＧバスの指令に応答して、試験ア
クセス・ポート回路から供給されるＤＲＳＨＩＦＴ及び
ＳＣＡＮＣＫ入力を用いて、これらの２ビットがＩ／Ｏ
制御ブロックのデータレジスタ１５及び制御レジスタ１
７に夫々シフト作用によって入れられる。ＴＤ（Ｎ）入
力線を使って、各々のＩ／Ｏ制御ブロックを走査通路内
のその１つ前のブロックに結合する。データ・レジスタ
１５の出力が制御入力マルチプレクサ２１を介して制御
レジスタ１７に結合され、制御レジスタ１７の出力がＴ
Ｄ（Ｎ＋１）出力に結合されて、その次の隣接するＩ／
Ｏ制御ブロックへのＴＤ（Ｎ）入力に結合される。一旦
各々のＩ／Ｏ制御ブロックに対するレジスタが、走査動
作によって正しく構成されると、ＤＲＨＯＬＤ線が作動
状態になり、出力として構成されたＩ／Ｏ制御ブロック
が出力ラッチ２５からのデータを出力駆動器２７に供給
し、制御線が制御ラッチ２３に加えられ、ゲート３１を
介して出力駆動器２７の出力付能に供給される。試験ベ
クトルが出された後、ＤＲＨＯＬＤ線を使って、次の試
験ベクトルを境界走査通路に走査している間、駆動器に
対する制御ビットをラッチすることができる。
【００１７】データを被試験装置からの入力データとし
て、入力バッファ３３、入力マルチプレクサ１９を介し
て捕捉し、ＳＣＡＮＣＫ入力に応答して、データ・レジ
スタ１５に入れることもできる。その後、上に述べた走
査動作を使って、ＴＤＯ選択及び再同期ブロック及びＴ
ＤＯ出力ピン（図１参照）を介して、ＪＴＡＧバスに捕
捉されたデータを伝送する。
て、入力バッファ３３、入力マルチプレクサ１９を介し
て捕捉し、ＳＣＡＮＣＫ入力に応答して、データ・レジ
スタ１５に入れることもできる。その後、上に述べた走
査動作を使って、ＴＤＯ選択及び再同期ブロック及びＴ
ＤＯ出力ピン（図１参照）を介して、ＪＴＡＧバスに捕
捉されたデータを伝送する。
【００１８】図３はＪＴＡＧバスに必要なバイパス回路
に使われる内部論理回路を示す。バイパス回路はレジス
タ３７に結合された２対１マルチプレクサ３５を有し、
レジスタ３７の出力が２対１出力マルチプレクサ３９に
結合される。
に使われる内部論理回路を示す。バイパス回路はレジス
タ３７に結合された２対１マルチプレクサ３５を有し、
レジスタ３７の出力が２対１出力マルチプレクサ３９に
結合される。
【００１９】動作について説明すると、ＤＲＳＨＩＦＴ
線が、ＴＤＩ入力を入力マルチプレクサ３５を介してレ
ジスタ３７に通すかどうかを制御し、ＳＣＡＮＳＥＬ入
力が、レジスタにあるデータをレジスタ３７から出力マ
ルチプレクサ３９を介して出力信号ＢＯＲに通すかどう
かを制御する。ＳＣＡＮＳＥＬ入力は、Ｉ／Ｏ制御ブロ
ックを通る境界走査通路を使っている時出力マルチプレ
クサ３９に対してＴＤ（６４）入力を選択し、バイパス
回路が作用している時レジスタ３７の出力を選択する。
ＢＯＲ信号が、ＴＤＯ出力ピンのソースとして、ＴＤＯ
選択及び再同期論理回路（図１参照）に結合される。こ
うして現在のＪＴＡＤ動作に使われない境界走査駆動器
／センサをバイパスすることができ、入ってくるデータ
はレジスタ３７をシフトしてＴＤＯピンに出て行き、Ｊ
ＴＡＧチェーンに沿って設けられた別の装置で使われ
る。
線が、ＴＤＩ入力を入力マルチプレクサ３５を介してレ
ジスタ３７に通すかどうかを制御し、ＳＣＡＮＳＥＬ入
力が、レジスタにあるデータをレジスタ３７から出力マ
ルチプレクサ３９を介して出力信号ＢＯＲに通すかどう
かを制御する。ＳＣＡＮＳＥＬ入力は、Ｉ／Ｏ制御ブロ
ックを通る境界走査通路を使っている時出力マルチプレ
クサ３９に対してＴＤ（６４）入力を選択し、バイパス
回路が作用している時レジスタ３７の出力を選択する。
ＢＯＲ信号が、ＴＤＯ出力ピンのソースとして、ＴＤＯ
選択及び再同期論理回路（図１参照）に結合される。こ
うして現在のＪＴＡＤ動作に使われない境界走査駆動器
／センサをバイパスすることができ、入ってくるデータ
はレジスタ３７をシフトしてＴＤＯピンに出て行き、Ｊ
ＴＡＧチェーンに沿って設けられた別の装置で使われ
る。
【００２０】図４は命令レジスタの内部回路を示す。こ
こで説明している好ましい実施例の命令レジスタは、Ｊ
ＴＡＧデータ線から供給されたビットを、走査によって
入れることができる様に直列にリンク結合された２つレ
ジスタ４３，４７と、走査によって入れたビットをＴＥ
ＳＴＭＯＤＥ及びＳＣＡＮＳＥＬ制御線として送出する
ことができる様にした２つのラッチ４９，５１と、レジ
スタにディフォルト命令をロードすることができる様
に、又は入ってくる命令を走査によって入れることがで
きる様にする２つの入力マルチプレクサ４１，４５とで
構成される。出力ＩＲ（０）がＴＤＯ選択及び再同期回
路に結合され、ビットを走査してＴＤＯピン（図１参
照）に出すことにより、レジスタの内容を読取ることが
できる様になっている。
こで説明している好ましい実施例の命令レジスタは、Ｊ
ＴＡＧデータ線から供給されたビットを、走査によって
入れることができる様に直列にリンク結合された２つレ
ジスタ４３，４７と、走査によって入れたビットをＴＥ
ＳＴＭＯＤＥ及びＳＣＡＮＳＥＬ制御線として送出する
ことができる様にした２つのラッチ４９，５１と、レジ
スタにディフォルト命令をロードすることができる様
に、又は入ってくる命令を走査によって入れることがで
きる様にする２つの入力マルチプレクサ４１，４５とで
構成される。出力ＩＲ（０）がＴＤＯ選択及び再同期回
路に結合され、ビットを走査してＴＤＯピン（図１参
照）に出すことにより、レジスタの内容を読取ることが
できる様になっている。
【００２１】動作について説明すると、ＪＴＡＧ試験ア
クセス・ポート回路は、命令レジスタがプログラムされ
て使われる時、制御線ＩＲＨＯＬＤＺ及びＩＲＳＨＩＦ
ＴＺを制御する。入力マルチプレクサ４１，４５がＩＲ
ＳＨＩＦＴＺに応答して、ＴＤＩ直列データをシフトに
よって命令レジスタのフリップフロップ４３，４７に入
れることができる様にする。ＩＲＨＯＬＤＺ入力が出さ
れると、最後に作用した命令ラッチ４９，４５にラッチ
する。一旦ロードされた時、ＩＲＨＯＬＤＺ入力を取消
すことによって命令を付能し、レジスタ内の新しい命令
をラッチ４９，５１に通すことができる。新しい命令デ
ータが、この後、ＳＣＡＮＳＥＬ及びＴＥＳＴＭＯＤＥ
出力に現われ、それが前に述べたＩ／Ｏ制御ブロック内
の論理回路を制御する。
クセス・ポート回路は、命令レジスタがプログラムされ
て使われる時、制御線ＩＲＨＯＬＤＺ及びＩＲＳＨＩＦ
ＴＺを制御する。入力マルチプレクサ４１，４５がＩＲ
ＳＨＩＦＴＺに応答して、ＴＤＩ直列データをシフトに
よって命令レジスタのフリップフロップ４３，４７に入
れることができる様にする。ＩＲＨＯＬＤＺ入力が出さ
れると、最後に作用した命令ラッチ４９，４５にラッチ
する。一旦ロードされた時、ＩＲＨＯＬＤＺ入力を取消
すことによって命令を付能し、レジスタ内の新しい命令
をラッチ４９，５１に通すことができる。新しい命令デ
ータが、この後、ＳＣＡＮＳＥＬ及びＴＥＳＴＭＯＤＥ
出力に現われ、それが前に述べたＩ／Ｏ制御ブロック内
の論理回路を制御する。
【００２２】命令レジスタが２ビット幅であるから、Ｉ
Ｒビットの１及び０の値に基づいて４つの異なる命令を
利用し得ることは容易に明らかである。これらの命令
は、ＥＸＴＥＳＴ（‘００’）、サンプル／プリーロー
ド（‘０１’）、信号発生及びバイパス（‘１０’）及
びバイパス（‘１１’）である。各々の命令を後で説明
するが、Ｉ／Ｏ制御ブロックの回路の詳細については図
２、バイパス・ブロックにある回路の詳細については図
３、そしてＴＤＯ選択及び再同期ブロックの詳細につい
ては図５を参照されたい。
Ｒビットの１及び０の値に基づいて４つの異なる命令を
利用し得ることは容易に明らかである。これらの命令
は、ＥＸＴＥＳＴ（‘００’）、サンプル／プリーロー
ド（‘０１’）、信号発生及びバイパス（‘１０’）及
びバイパス（‘１１’）である。各々の命令を後で説明
するが、Ｉ／Ｏ制御ブロックの回路の詳細については図
２、バイパス・ブロックにある回路の詳細については図
３、そしてＴＤＯ選択及び再同期ブロックの詳細につい
ては図５を参照されたい。
【００２３】ＥＸＴＥＳＴ命令により、ＳＣＡＮＳＥＬ
及びＴＥＳＴＭＯＤＥ出力の両方が論理１になる。ＳＣ
ＡＮＳＥＬ出力がＩ／Ｏ制御ブロックに対するＳＣＡＮ
ＣＫ信号を付能し、この為、Ｉ／Ｏ制御ブロックの内部
にあるデータ・レジスタがクロックを受取り、最初に入
力信号を標本化し、その後標本化した値をシフトによっ
て出しながら、新しい１組の発生信号及び制御ビットを
シフトによって入れる。ＴＥＳＴＭＯＤＥ信号が１であ
る時、Ｉ／Ｏ制御出力バッファを付能して、（対応する
出力付能ビットも１であれば）装置のピンが駆動される
様にする。
及びＴＥＳＴＭＯＤＥ出力の両方が論理１になる。ＳＣ
ＡＮＳＥＬ出力がＩ／Ｏ制御ブロックに対するＳＣＡＮ
ＣＫ信号を付能し、この為、Ｉ／Ｏ制御ブロックの内部
にあるデータ・レジスタがクロックを受取り、最初に入
力信号を標本化し、その後標本化した値をシフトによっ
て出しながら、新しい１組の発生信号及び制御ビットを
シフトによって入れる。ＴＥＳＴＭＯＤＥ信号が１であ
る時、Ｉ／Ｏ制御出力バッファを付能して、（対応する
出力付能ビットも１であれば）装置のピンが駆動される
様にする。
【００２４】サンプル／プリーロード指令により、ＴＥ
ＳＴＭＯＤＥ信号が０になり、ＳＣＡＮＳＥＬ信号は１
となる。Ｉ／Ｏ制御ブロックの出力バッファは再び３状
態になり、これに対してＩ／Ｏ制御ブロックにあるレジ
スタに対するＳＣＡＮＣＫ入力が付能され、この為入っ
てくるデータを標本化することができ、又はＩ／Ｏ制御
ブロックを通る走査通路は、走査通路に次の試験ベクト
ルをプリーロードする様に動作させることができる。
ＳＴＭＯＤＥ信号が０になり、ＳＣＡＮＳＥＬ信号は１
となる。Ｉ／Ｏ制御ブロックの出力バッファは再び３状
態になり、これに対してＩ／Ｏ制御ブロックにあるレジ
スタに対するＳＣＡＮＣＫ入力が付能され、この為入っ
てくるデータを標本化することができ、又はＩ／Ｏ制御
ブロックを通る走査通路は、走査通路に次の試験ベクト
ルをプリーロードする様に動作させることができる。
【００２５】信号発生及びバイパス指令により、ＴＥＳ
ＴＭＯＤＥ信号が論理１になり、ＳＣＡＮＳＥＬ信号が
論理０である。ＴＥＳＴＭＯＤＥ信号が、Ｉ／Ｏピンに
データを出す出力付能駆動器として構成されたＩ／Ｏ制
御ブロックを付能し、これに対して論理０のＳＣＡＮＳ
ＥＬ信号の値により、Ｉ／Ｏ制御ブロック内のレジスタ
はクロック作用を受けることができず、この為その中に
記憶されている値は一定のままである。ＳＣＡＮＳＥＬ
信号はバイパス・レジスタの出力をＴＤブロックに対す
るソースとしても選択し、この為、ＤＲＳＨＩＦＴＺ線
が信号発生及びバイパス指令の間に作動されると、ＴＤ
線のデータがバイパス・レジスタをシフトするデータに
なる。
ＴＭＯＤＥ信号が論理１になり、ＳＣＡＮＳＥＬ信号が
論理０である。ＴＥＳＴＭＯＤＥ信号が、Ｉ／Ｏピンに
データを出す出力付能駆動器として構成されたＩ／Ｏ制
御ブロックを付能し、これに対して論理０のＳＣＡＮＳ
ＥＬ信号の値により、Ｉ／Ｏ制御ブロック内のレジスタ
はクロック作用を受けることができず、この為その中に
記憶されている値は一定のままである。ＳＣＡＮＳＥＬ
信号はバイパス・レジスタの出力をＴＤブロックに対す
るソースとしても選択し、この為、ＤＲＳＨＩＦＴＺ線
が信号発生及びバイパス指令の間に作動されると、ＴＤ
線のデータがバイパス・レジスタをシフトするデータに
なる。
【００２６】バイパス指令により、ＴＥＳＴＭＯＤＥ信
号が論理０になり、ＳＣＡＮＳＥＬ信号も論理０にな
る。この結果、Ｉ／Ｏ制御ブロックは前の状態に保持さ
れ、ＳＣＡＮＣＫ信号が不作動で、ＴＥＳＴＭＯＤＥ信
号が低であって出力バッファを不作動にするから、出力
が３状態になる。ＳＣＡＮＳＥＬ信号が低であることに
より、バイパス・レジスタの出力がＴＤ出力ピンに現わ
れることができる。ＴＡＰブロックによってシフト動作
が開始されると、シフトによってＴＤＩ入力に入ったデ
ータがシフトしてＴＤＯ出力へ出て行き、この為現在の
ＪＴＡＧ処理ではこの部分は作用しない。
号が論理０になり、ＳＣＡＮＳＥＬ信号も論理０にな
る。この結果、Ｉ／Ｏ制御ブロックは前の状態に保持さ
れ、ＳＣＡＮＣＫ信号が不作動で、ＴＥＳＴＭＯＤＥ信
号が低であって出力バッファを不作動にするから、出力
が３状態になる。ＳＣＡＮＳＥＬ信号が低であることに
より、バイパス・レジスタの出力がＴＤ出力ピンに現わ
れることができる。ＴＡＰブロックによってシフト動作
が開始されると、シフトによってＴＤＩ入力に入ったデ
ータがシフトしてＴＤＯ出力へ出て行き、この為現在の
ＪＴＡＧ処理ではこの部分は作用しない。
【００２７】ＪＴＡＧバスのリセット状態に応答して、
ＪＴＡＧ ＴＡＰ論理回路によってＳＴＲＡＰＺ入力が
出され、リセットの時、ディフォルト指令ＢＹＰＡＳＳ
を発生する。
ＪＴＡＧ ＴＡＰ論理回路によってＳＴＲＡＰＺ入力が
出され、リセットの時、ディフォルト指令ＢＹＰＡＳＳ
を発生する。
【００２８】図５は試験データ出力（ＴＤＯ）選択及び
再同期ブロック回路を示す。入力マルチプレクサ５３が
バイパス・レジスタからの出力信号ＢＯＲ又は命令レジ
スタからの出力信号ＩＲ（０）の何れかをレジスタ５５
に結合する。レジスタ５５は、動作をＪＴＡＧバスのク
ロックＴＣＫと再同期させるバッファ信号ＴＣＫＺを用
いてクロック作用を受ける。出力駆動器５７が入力ＴＤ
ＯＥＮＡＺによって制御されて、レジスタにあるビット
をＪＴＡＧバスに出し、パッド５９の信号ＴＤＯとして
他の装置に伝送される様にする。
再同期ブロック回路を示す。入力マルチプレクサ５３が
バイパス・レジスタからの出力信号ＢＯＲ又は命令レジ
スタからの出力信号ＩＲ（０）の何れかをレジスタ５５
に結合する。レジスタ５５は、動作をＪＴＡＧバスのク
ロックＴＣＫと再同期させるバッファ信号ＴＣＫＺを用
いてクロック作用を受ける。出力駆動器５７が入力ＴＤ
ＯＥＮＡＺによって制御されて、レジスタにあるビット
をＪＴＡＧバスに出し、パッド５９の信号ＴＤＯとして
他の装置に伝送される様にする。
【００２９】図６はＪＴＡＧ試験アクセス・ポート（Ｔ
ＡＰ）ブロックの内部回路を示す。ＪＴＡＧ試験アクセ
ス・ポートは、ＪＴＡＧバスを集積回路に結合する為に
使われるテキサス・インスツルメンツ社のＡＳＩＣライ
ブラリーの標準的な部品である。試験アクセス・ポート
はＪＴＡＧプロトコルを用いる状態装置であり、それが
前に述べた論理ブロックに対しＳＴＲＡＰＺ，ＴＤＯＥ
ＮＡＺ，ＳＥＬＥＣＴ，ＩＲＳＨＩＦＴＺ，ＩＲＣＫ，
ＩＲＨＯＬＤＺ，ＤＲＳＨＩＦＴＺ，ＤＲＣＫ及びＤＲ
ＨＯＬＤＺの制御信号を供給する。試験アクセス・ポー
トの標準セルが、「ＴＳＣ５００シリーズ，１−μｍ
ＣＭＯＳ標準セル」と云う名称のテキサス・インスツル
メンツ社のデータの付録Ｄ−２に記載されており、この
説明を付属として入れてある。
ＡＰ）ブロックの内部回路を示す。ＪＴＡＧ試験アクセ
ス・ポートは、ＪＴＡＧバスを集積回路に結合する為に
使われるテキサス・インスツルメンツ社のＡＳＩＣライ
ブラリーの標準的な部品である。試験アクセス・ポート
はＪＴＡＧプロトコルを用いる状態装置であり、それが
前に述べた論理ブロックに対しＳＴＲＡＰＺ，ＴＤＯＥ
ＮＡＺ，ＳＥＬＥＣＴ，ＩＲＳＨＩＦＴＺ，ＩＲＣＫ，
ＩＲＨＯＬＤＺ，ＤＲＳＨＩＦＴＺ，ＤＲＣＫ及びＤＲ
ＨＯＬＤＺの制御信号を供給する。試験アクセス・ポー
トの標準セルが、「ＴＳＣ５００シリーズ，１−μｍ
ＣＭＯＳ標準セル」と云う名称のテキサス・インスツル
メンツ社のデータの付録Ｄ−２に記載されており、この
説明を付属として入れてある。
【００３０】表１には、相異なるパッケージ及びピンア
ウト形式における境界走査駆動器／センサＩＣの種々の
形式が述べられている。例えば、ここでは１個のＩＣに
合計６４個のＩ／Ｏ制御回路を想定しているが、クロッ
ク及び制御線に対して必要なファンアウト及びバッファ
作用を越えたハードウェアの変更をせずに、これより大
きな形式も可能である。他の色々な形式も可能であっ
て、この発明の範囲内であることは当業者に明らかであ
る。表１に記載した形式は単なる例であって、この発明
の範囲を制限するつもりはない。
ウト形式における境界走査駆動器／センサＩＣの種々の
形式が述べられている。例えば、ここでは１個のＩＣに
合計６４個のＩ／Ｏ制御回路を想定しているが、クロッ
ク及び制御線に対して必要なファンアウト及びバッファ
作用を越えたハードウェアの変更をせずに、これより大
きな形式も可能である。他の色々な形式も可能であっ
て、この発明の範囲内であることは当業者に明らかであ
る。表１に記載した形式は単なる例であって、この発明
の範囲を制限するつもりはない。
【００３１】例えば、表１の行１には、１８個のＩ／Ｏ
制御ブロック回路及びＩ／Ｏピンと、ＪＴＡＧバスに専
用の５個のピンと、２個のＶＣＣピンと、３個のＧＮＤ
ピンを持つ２８ピンのＰＤＩＰパッケージが記載されて
いる。
制御ブロック回路及びＩ／Ｏピンと、ＪＴＡＧバスに専
用の５個のピンと、２個のＶＣＣピンと、３個のＧＮＤ
ピンを持つ２８ピンのＰＤＩＰパッケージが記載されて
いる。
【００３２】
【表１】 図７は、ＪＴＡＧバス能力を持たずに組立てられた任意
の回路基板、システム又はＩＣの試験治具を構成する為
に境界走査センサ／駆動器ＩＣを使うことを示してい
る。試験制御システム８５はＪＴＡＧバスと両立性を持
つ制御装置であって、ユーザが、ＪＴＡＧバスを用い
て、境界走査ＩＣ ８７と連絡することができる様にす
る。被試験装置８９は試験される回路基板、システム又
はＩＣである。
の回路基板、システム又はＩＣの試験治具を構成する為
に境界走査センサ／駆動器ＩＣを使うことを示してい
る。試験制御システム８５はＪＴＡＧバスと両立性を持
つ制御装置であって、ユーザが、ＪＴＡＧバスを用い
て、境界走査ＩＣ ８７と連絡することができる様にす
る。被試験装置８９は試験される回路基板、システム又
はＩＣである。
【００３３】ＪＴＡＧ能力を持たない部品を用いて回路
基板を設計する時、設計技術者は、図７に示す様に、所
望の長さを持つ走査通路になるまで部分を直列に相互接
続することにより、試験しようとする信号をＪＴＡＧバ
スに結合するのに必要なだけの数の境界走査センサ／駆
動器ＩＣを使うことができる。その後、ＪＴＡＧバスを
使って、これらの部分から供給され且つそれによって使
われるデータを試験並びに観測することができる。境界
走査センサ／駆動器ＩＣを使うと、現存の試験のできな
いＩＣを使いながら、余分のハードウェアの設計をせず
に、高級な試験能力及び観察能力を持つ回路板又はシス
テムを設計することができるのが有利である。
基板を設計する時、設計技術者は、図７に示す様に、所
望の長さを持つ走査通路になるまで部分を直列に相互接
続することにより、試験しようとする信号をＪＴＡＧバ
スに結合するのに必要なだけの数の境界走査センサ／駆
動器ＩＣを使うことができる。その後、ＪＴＡＧバスを
使って、これらの部分から供給され且つそれによって使
われるデータを試験並びに観測することができる。境界
走査センサ／駆動器ＩＣを使うと、現存の試験のできな
いＩＣを使いながら、余分のハードウェアの設計をせず
に、高級な試験能力及び観察能力を持つ回路板又はシス
テムを設計することができるのが有利である。
【００３４】図７は１個のＩＣであっても回路板であっ
てもシステムであっても、試験能力が要求される任意の
装置に対するＪＴＡＧ試験治具を構成する為に幾つかの
駆動器／センサＩＣを使うことを示している。ユーザ
は、十分な数のＩ／Ｏピンが利用できる様になるまで、
多数の駆動器／センサＩＣを一緒に結合し、境界駆動器
ＩＣのＩ／Ｏを被試験装置に接続し、境界走査センサ／
駆動器ＩＣのＪＴＡＧポートを試験制御システムに結合
されたＪＴＡＧバスに並列に結合することによって、簡
単に試験治具を作ることができる。この為、余分のハー
ドウェアの複雑さ又は設計を必要とせずに、ＪＴＡＧを
用いて試験治具を速やかに設計することができる。
てもシステムであっても、試験能力が要求される任意の
装置に対するＪＴＡＧ試験治具を構成する為に幾つかの
駆動器／センサＩＣを使うことを示している。ユーザ
は、十分な数のＩ／Ｏピンが利用できる様になるまで、
多数の駆動器／センサＩＣを一緒に結合し、境界駆動器
ＩＣのＩ／Ｏを被試験装置に接続し、境界走査センサ／
駆動器ＩＣのＪＴＡＧポートを試験制御システムに結合
されたＪＴＡＧバスに並列に結合することによって、簡
単に試験治具を作ることができる。この為、余分のハー
ドウェアの複雑さ又は設計を必要とせずに、ＪＴＡＧを
用いて試験治具を速やかに設計することができる。
【００３５】以上、幾つかの好ましい実施例を詳しく説
明した。この発明の範囲が、特許請求の範囲内に含まれ
るが、ここで説明したものとは異なる実施例も包括する
ことは云うまでもない。
明した。この発明の範囲が、特許請求の範囲内に含まれ
るが、ここで説明したものとは異なる実施例も包括する
ことは云うまでもない。
【００３６】この発明を図示の実施例について説明した
が、この説明はこの発明を制約するものと解してはなら
ない。当業者には、以上の説明から、図示の実施例の種
々の変更や組合せ並びにその他のこの発明の実施例が容
易に考えられよう。従って、特許請求の範囲は、この様
な変更又は実施例をも含むものであることを承知された
い。
が、この説明はこの発明を制約するものと解してはなら
ない。当業者には、以上の説明から、図示の実施例の種
々の変更や組合せ並びにその他のこの発明の実施例が容
易に考えられよう。従って、特許請求の範囲は、この様
な変更又は実施例をも含むものであることを承知された
い。
【００３７】以上の説明に関連して、この発明は更に下
記の実施態様を有する。 （１） 複数個の入出力ピンと、該入出ピンに結合され
た複数個の入出力バッファと、何れも１つの入出力バッ
ファに結合されていて、夫々隣接する入出力制御回路に
直列結合されて直列走査通路を形成する複数個の入出力
ピン制御回路と、直列試験バスに結合された境界走査試
験アクセス・ポート回路と、該境界走査試験アクセス・
ポート回路に結合されていて、入出力ピン制御回路及び
試験データ出力回路の機能を制御する様にプログラムし
得る命令レジスタ回路とを有し、境界走査センサ／駆動
器集積回路が、直列試験バスに供給された命令及びデー
タに応答して、入出力ピンに選択的にデータを出し並び
に該データを捕捉する様に作用し得る万能境界走査セン
サ／駆動器集積回路。
記の実施態様を有する。 （１） 複数個の入出力ピンと、該入出ピンに結合され
た複数個の入出力バッファと、何れも１つの入出力バッ
ファに結合されていて、夫々隣接する入出力制御回路に
直列結合されて直列走査通路を形成する複数個の入出力
ピン制御回路と、直列試験バスに結合された境界走査試
験アクセス・ポート回路と、該境界走査試験アクセス・
ポート回路に結合されていて、入出力ピン制御回路及び
試験データ出力回路の機能を制御する様にプログラムし
得る命令レジスタ回路とを有し、境界走査センサ／駆動
器集積回路が、直列試験バスに供給された命令及びデー
タに応答して、入出力ピンに選択的にデータを出し並び
に該データを捕捉する様に作用し得る万能境界走査セン
サ／駆動器集積回路。
【００３８】（２） （１）項に記載した万能境界走査
センサ／駆動器集積回路に於て、境界走査試験アクセス
・ポート回路が、入力−出力制御回路を接続する直列走
査通路を選択的にバイパスする様に作用し得る別のバイ
パス・レジスタを有する万能境界走査センサ／駆動器集
積回路。
センサ／駆動器集積回路に於て、境界走査試験アクセス
・ポート回路が、入力−出力制御回路を接続する直列走
査通路を選択的にバイパスする様に作用し得る別のバイ
パス・レジスタを有する万能境界走査センサ／駆動器集
積回路。
【００３９】（３） （１）項に記載した万能境界走査
センサ／駆動器集積回路に於て、境界走査試験アクセス
・ポート回路が、ＩＥＥＥ １１４９．１ ＪＴＡＧバ
ス基準と合致する回路を有する万能境界走査センサ／駆
動器集積回路。
センサ／駆動器集積回路に於て、境界走査試験アクセス
・ポート回路が、ＩＥＥＥ １１４９．１ ＪＴＡＧバ
ス基準と合致する回路を有する万能境界走査センサ／駆
動器集積回路。
【００４０】（４） （１）項に記載した万能境界走査
センサ／駆動器集積回路に於て、入力−出力ピン制御回
路が、データを記憶する第１のメモリと、該第１のメモ
リに結合されていて、記憶されているデータを選択的に
伝送する様に作用し得るデータ記憶用の第２のメモリ
と、制御作用を記憶する為の第３のメモリと、該第３の
メモリに結合されていて出力バッファを選択的に付能す
る第４のメモリとを有する万能境界走査センサ／駆動器
集積回路。
センサ／駆動器集積回路に於て、入力−出力ピン制御回
路が、データを記憶する第１のメモリと、該第１のメモ
リに結合されていて、記憶されているデータを選択的に
伝送する様に作用し得るデータ記憶用の第２のメモリ
と、制御作用を記憶する為の第３のメモリと、該第３の
メモリに結合されていて出力バッファを選択的に付能す
る第４のメモリとを有する万能境界走査センサ／駆動器
集積回路。
【００４１】（５） （４）項に記載した万能境界走査
センサ／駆動器集積回路に於て、第１のメモリに結合さ
れた第１の入力マルチプレクサと、第３のメモリ及び第
１のメモリの出力に結合されていて、第１のメモリから
のデータを制御入力に応答して第３のメモリにシフトす
る様に作用し得る第２の入力マルチプレクサとを有する
万能境界走査センサ／駆動器集積回路。
センサ／駆動器集積回路に於て、第１のメモリに結合さ
れた第１の入力マルチプレクサと、第３のメモリ及び第
１のメモリの出力に結合されていて、第１のメモリから
のデータを制御入力に応答して第３のメモリにシフトす
る様に作用し得る第２の入力マルチプレクサとを有する
万能境界走査センサ／駆動器集積回路。
【００４２】（６） （５）項に記載した万能境界走査
センサ／駆動器集積回路に於て、第１のマルチプレクサ
に結合されていて、隣接する入力−出力ピン制御回路か
らの走査データを選択的に受取って第１のメモリに入れ
る入力と、第３のメモリに結合されていて、走査データ
出力を隣接する入力−出力制御回路に伝送する様に作用
し得る出力とを有する万能境界走査センサ／駆動器集積
回路。
センサ／駆動器集積回路に於て、第１のマルチプレクサ
に結合されていて、隣接する入力−出力ピン制御回路か
らの走査データを選択的に受取って第１のメモリに入れ
る入力と、第３のメモリに結合されていて、走査データ
出力を隣接する入力−出力制御回路に伝送する様に作用
し得る出力とを有する万能境界走査センサ／駆動器集積
回路。
【００４３】（７） （１）項に記載した万能境界走査
センサ／駆動器集積回路に於て、命令レジスタ回路が、
直列データ入力のデータを選択的に受取る様に直列に結
合された第１及び第２のメモリと、直列データ又は特定
の欠落値パターンを第１及び第２のメモリに選択的にロ
ードする様に作用し得る第１及び第２の入力マルチプレ
クサと、第１及び第２のメモリに夫々結合されていて、
他の論理回路に伝送する為に、命令ビットを選択的に記
憶する様に作用し得る第３及び第４のメモリとを有する
万能境界走査センサ／駆動器集積回路。
センサ／駆動器集積回路に於て、命令レジスタ回路が、
直列データ入力のデータを選択的に受取る様に直列に結
合された第１及び第２のメモリと、直列データ又は特定
の欠落値パターンを第１及び第２のメモリに選択的にロ
ードする様に作用し得る第１及び第２の入力マルチプレ
クサと、第１及び第２のメモリに夫々結合されていて、
他の論理回路に伝送する為に、命令ビットを選択的に記
憶する様に作用し得る第３及び第４のメモリとを有する
万能境界走査センサ／駆動器集積回路。
【００４４】（８） 境界走査試験能力を特徴として有
する回路板に於て、その幾つか或いは全ては境界走査能
力又は特徴を持たない第一の複数個の集積回路と、該第
一の複数個の集積回路の内の或るもの又は全てに結合さ
れた複数個のデータ及び制御ピンと、直列境界走査バス
と、該直列境界走査バス及び幾つかの又は全てのデータ
及び制御線に結合されていて、該直列バスの指令に応答
して前記データ及び制御線を観測すると共に信号を出す
様に作用し得る複数個の万能境界走査センサ／駆動器集
積回路とを有する回路板。
する回路板に於て、その幾つか或いは全ては境界走査能
力又は特徴を持たない第一の複数個の集積回路と、該第
一の複数個の集積回路の内の或るもの又は全てに結合さ
れた複数個のデータ及び制御ピンと、直列境界走査バス
と、該直列境界走査バス及び幾つかの又は全てのデータ
及び制御線に結合されていて、該直列バスの指令に応答
して前記データ及び制御線を観測すると共に信号を出す
様に作用し得る複数個の万能境界走査センサ／駆動器集
積回路とを有する回路板。
【００４５】（９） （８）項に記載した回路板に於
て、直列境界走査バスがＩＥＥＥ １１４９．１ ＪＴ
ＡＧバス基準の条件を満たす回路板。
て、直列境界走査バスがＩＥＥＥ １１４９．１ ＪＴ
ＡＧバス基準の条件を満たす回路板。
【００４６】（１０） （８）項に記載した回路板に於
て、各々の万能境界走査センサ／駆動器集積回路が、複
数個の入力−出力ピンと、該入力−出力ピンに結合され
た複数個の入力−出力バッファと、何れも１つの入力−
出力バッファに結合されていて、夫々隣接する入力−出
力制御回路に直列に結合されて直列走査通路を形成する
複数個の入力−出力ピン制御回路と、直列試験バスに結
合された境界走査試験アクセス・ポート回路と、境界走
査試験アクセス・ポート回路に結合されていて、入力−
出力ピン制御回路及び試験データ出力回路の機能を制御
する様にプログラムし得る命令レジスタ回路とを有し、
境界走査センサ／駆動器集積回路が、直列試験バスに供
給された命令及びデータに応答して入力−出力ピンに選
択的にデータを出し且つ該データを捕捉する様に作用し
得る回路板。
て、各々の万能境界走査センサ／駆動器集積回路が、複
数個の入力−出力ピンと、該入力−出力ピンに結合され
た複数個の入力−出力バッファと、何れも１つの入力−
出力バッファに結合されていて、夫々隣接する入力−出
力制御回路に直列に結合されて直列走査通路を形成する
複数個の入力−出力ピン制御回路と、直列試験バスに結
合された境界走査試験アクセス・ポート回路と、境界走
査試験アクセス・ポート回路に結合されていて、入力−
出力ピン制御回路及び試験データ出力回路の機能を制御
する様にプログラムし得る命令レジスタ回路とを有し、
境界走査センサ／駆動器集積回路が、直列試験バスに供
給された命令及びデータに応答して入力−出力ピンに選
択的にデータを出し且つ該データを捕捉する様に作用し
得る回路板。
【００４７】（１１） （１０）項に記載した回路板に
於て、境界走査試験アクセス・ポート回路が、入力−出
力制御回路を接続する直列走査通路を選択的にバイパス
する様に作用し得る別のバイパス・レジスタを有する回
路板。
於て、境界走査試験アクセス・ポート回路が、入力−出
力制御回路を接続する直列走査通路を選択的にバイパス
する様に作用し得る別のバイパス・レジスタを有する回
路板。
【００４８】（１２） （１０）項に記載した回路板に
於て、境界走査試験アクセス・ポート回路が、ＩＥＥＥ
１１４９．１ ＪＴＡＧバス基準と合致する回路を有
する回路板。
於て、境界走査試験アクセス・ポート回路が、ＩＥＥＥ
１１４９．１ ＪＴＡＧバス基準と合致する回路を有
する回路板。
【００４９】（１３） （１０）項に記載した回路板に
於て、入力−出力ピン制御回路が、データを記憶する第
１のメモリと、該第１のメモリに結合されていて、記憶
されているデータを選択的に伝送する様に作用し得るデ
ータ記憶用の第２のメモリと、制御作用を記憶する為の
第３のメモリと、該第３のメモリに結合されていて出力
バッファを選択的に付能する第４のメモリとを有する回
路板。
於て、入力−出力ピン制御回路が、データを記憶する第
１のメモリと、該第１のメモリに結合されていて、記憶
されているデータを選択的に伝送する様に作用し得るデ
ータ記憶用の第２のメモリと、制御作用を記憶する為の
第３のメモリと、該第３のメモリに結合されていて出力
バッファを選択的に付能する第４のメモリとを有する回
路板。
【００５０】（１４） （１３）項に記載した回路板に
於て、第１のメモリに結合された第１の入力マルチプレ
クサと、第３のメモリ及び第１のメモリの出力に結合さ
れていて、第１のメモリからのデータを制御入力に応答
して第３のメモリにシフトする様に作用し得る第２の入
力マルチプレクサとを有する回路板。
於て、第１のメモリに結合された第１の入力マルチプレ
クサと、第３のメモリ及び第１のメモリの出力に結合さ
れていて、第１のメモリからのデータを制御入力に応答
して第３のメモリにシフトする様に作用し得る第２の入
力マルチプレクサとを有する回路板。
【００５１】（１５） （１４）項に記載した回路板に
於て、第１のマルチプレクサに結合されていて、隣接す
る入力−出力ピン制御回路からの走査データを選択的に
受取って第１のメモリに入れる入力と、第３のメモリに
結合されていて、走査データ出力を隣接する入力−出力
制御回路に伝送する様に作用し得る出力とを有する回路
板。
於て、第１のマルチプレクサに結合されていて、隣接す
る入力−出力ピン制御回路からの走査データを選択的に
受取って第１のメモリに入れる入力と、第３のメモリに
結合されていて、走査データ出力を隣接する入力−出力
制御回路に伝送する様に作用し得る出力とを有する回路
板。
【００５２】（１６） （１０）項に記載した回路板に
於て、命令レジスタ回路が、直列データ入力のデータを
選択的に受取る様に直列に結合された第１及び第２のメ
モリと、直列データ又は特定の欠落値パターンを第１及
び第２のメモリに選択的にロードする様に作用し得る第
１及び第２の入力マルチプレクサと、第１及び第２のメ
モリに夫々結合されていて、他の論理回路に伝送する為
に、命令ビットを選択的に記憶する様に作用し得る第３
及び第４のメモリとを有する回路板。
於て、命令レジスタ回路が、直列データ入力のデータを
選択的に受取る様に直列に結合された第１及び第２のメ
モリと、直列データ又は特定の欠落値パターンを第１及
び第２のメモリに選択的にロードする様に作用し得る第
１及び第２の入力マルチプレクサと、第１及び第２のメ
モリに夫々結合されていて、他の論理回路に伝送する為
に、命令ビットを選択的に記憶する様に作用し得る第３
及び第４のメモリとを有する回路板。
【００５３】（１７）集積回路又は回路板に対する試験
治具に於て、データ及び制御線に結合された被試験装置
と、直列試験バスに結合された直列試験バス制御器と、
前記データ及び制御線に結合されていて、直列試験バス
に受取った指令及びデータに応答して、前記データ及び
制御線のデータを観測すると共に該線にデータを出す様
に作用し得る複数個の境界走査センサ／駆動器集積回路
とを有する試験治具。
治具に於て、データ及び制御線に結合された被試験装置
と、直列試験バスに結合された直列試験バス制御器と、
前記データ及び制御線に結合されていて、直列試験バス
に受取った指令及びデータに応答して、前記データ及び
制御線のデータを観測すると共に該線にデータを出す様
に作用し得る複数個の境界走査センサ／駆動器集積回路
とを有する試験治具。
【００５４】（１８） （１７）項に記載した試験治具
に於て、直列試験バスがＩＥＥＥ１１４９．１ ＪＴＡ
Ｇバス基準の条件を満たす試験治具。
に於て、直列試験バスがＩＥＥＥ１１４９．１ ＪＴＡ
Ｇバス基準の条件を満たす試験治具。
【００５５】（１９） （１７）項に記載した試験治具
に於て、境界走査センサ／駆動器集積回路が、複数個の
入力−出力ピンと、該入力−出力ピンに結合された複数
個の入力−出力バッファと、何れも１つの入力−出力バ
ッファに結合されていて、夫々隣接する入力−出力制御
回路に直列に結合された直列走査通路を形成する複数個
の入力−出力ピン制御回路と、直列試験バスに結合され
た境界走査試験アクセス・ポート回路と、境界走査試験
アクセス・ポート回路に結合されていて、入力−出力ピ
ン制御回路及び試験データ出力回路の機能を制御する様
にプログラムし得る命令レジスタ回路とを有し、境界走
査センサ／駆動器集積回路が、直列試験バスに供給され
た命令及びデータに応答して入力−出力ピンに選択的に
データを出すと共に該データを捕捉する様に作用し得る
試験治具。
に於て、境界走査センサ／駆動器集積回路が、複数個の
入力−出力ピンと、該入力−出力ピンに結合された複数
個の入力−出力バッファと、何れも１つの入力−出力バ
ッファに結合されていて、夫々隣接する入力−出力制御
回路に直列に結合された直列走査通路を形成する複数個
の入力−出力ピン制御回路と、直列試験バスに結合され
た境界走査試験アクセス・ポート回路と、境界走査試験
アクセス・ポート回路に結合されていて、入力−出力ピ
ン制御回路及び試験データ出力回路の機能を制御する様
にプログラムし得る命令レジスタ回路とを有し、境界走
査センサ／駆動器集積回路が、直列試験バスに供給され
た命令及びデータに応答して入力−出力ピンに選択的に
データを出すと共に該データを捕捉する様に作用し得る
試験治具。
【００５６】（２０） 回路板及びシステムに境界走査
試験能力を追加し、こうして非侵入形の手段を用いてこ
う云うシステムの正して動作を試験及び検証する能力を
改善する為の回路及び方式を説明した。入力出力バッフ
ァ５、命令レジスタ９及び直列試験アクセス・ポート回
路１３の直列通路で構成された集積回路を説明した。こ
の集積回路を多数の入力及び出力信号０−６３に結合
し、その後直列試験バスを試験アクセス・ポート及び命
令レジスタ回路と共に用いて、集積回路のピンに存在す
る任意の又は全ての信号を観測又は制御する。各々のピ
ン０−６３は特定の動作に対する入力又は出力としてプ
ログラムすることができる。集積回路がプログラム可能
であって、任意のシステムに用いることができるので、
特殊な試験用のハードウェアを設計する必要がなくな
り、ユーザは任意のシステムに境界走査能力を組込むこ
とができる。これは、その多くがこう云う能力を持たな
い棚卸しの部品の配列で構成される装置に試験能力を加
えようとする時、特に重要である。
試験能力を追加し、こうして非侵入形の手段を用いてこ
う云うシステムの正して動作を試験及び検証する能力を
改善する為の回路及び方式を説明した。入力出力バッフ
ァ５、命令レジスタ９及び直列試験アクセス・ポート回
路１３の直列通路で構成された集積回路を説明した。こ
の集積回路を多数の入力及び出力信号０−６３に結合
し、その後直列試験バスを試験アクセス・ポート及び命
令レジスタ回路と共に用いて、集積回路のピンに存在す
る任意の又は全ての信号を観測又は制御する。各々のピ
ン０−６３は特定の動作に対する入力又は出力としてプ
ログラムすることができる。集積回路がプログラム可能
であって、任意のシステムに用いることができるので、
特殊な試験用のハードウェアを設計する必要がなくな
り、ユーザは任意のシステムに境界走査能力を組込むこ
とができる。これは、その多くがこう云う能力を持たな
い棚卸しの部品の配列で構成される装置に試験能力を加
えようとする時、特に重要である。
【００５７】付記 著作権＊Ｍ＊テキサス・インスツルメンツ・インコーポ
レーテッド１９９１年。この特許文章の開示の一部分
は、著作権及びマスク業務としての保護を受ける様な資
料を含んでいる。この著作権及びマスク業務の所有者
は、特許及び商標局の特許ファイル又は記録に現われる
限りの特許文書又は特許開示を誰であってもファクシミ
リによって再生することに異議を唱えるものではない
が、その他の点では、いかなる形にせよ、全ての著作権
及びマスク事業の権利を保留する。
レーテッド１９９１年。この特許文章の開示の一部分
は、著作権及びマスク業務としての保護を受ける様な資
料を含んでいる。この著作権及びマスク業務の所有者
は、特許及び商標局の特許ファイル又は記録に現われる
限りの特許文書又は特許開示を誰であってもファクシミ
リによって再生することに異議を唱えるものではない
が、その他の点では、いかなる形にせよ、全ての著作権
及びマスク事業の権利を保留する。
【図面の簡単な説明】
【図１】境界走査駆動器／センサ装置のブロック図。
【図２】Ｉ／Ｏピン制御回路の回路図。
【図３】バイパス回路の回路図。
【図４】命令復号回路の回路図。
【図５】ＴＤＯ選択及び再同期回路の回路図。
【図６】ＪＴＡＧ試験アクセス・ポート（ＴＡＰ）回路
の回路図。
の回路図。
【図７】駆動器／センサＩＣを装置試験治具に用いた場
合のブロック図。
合のブロック図。
３ Ｉ／Ｏピン制御回路 ５ 入出力バッファ ７ バイパス回路 ９ 命令レジスタ回路 １１ 試験で出力（ＴＤＯ）選択及び再同期回路 １３ ＪＴＡＧ試験アクセス・ポート回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１２月８日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
Claims (2)
- 【請求項１】 複数個の入力−出力ピンと、該入力−出
力ピンに結合された複数個の入力−出力バッファと、何
れも１つの入力−出力バッファに結合されていて、夫々
隣接する入出力制御回路に直列結合されて直列走査通路
を形成する複数個の入力−出力ピン制御回路と、直列試
験バスに結合された境界走査試験アクセス・ポート回路
と、該境界走査試験アクセス・ポート回路に結合されて
いて、入力−出力ピン制御回路及び試験データ出力回路
の機能を制御する様にプログラムし得る命令レジスタ回
路とを有し、境界走査センサ／駆動器集積回路が、直列
試験バスに供給された命令及びデータに応答して、入力
−出力ピンに選択的にデータを出し並びに該データを捕
捉する様に作用し得る万能境界走査センサ／駆動器集積
回路。 - 【請求項２】 境界走査試験能力を特徴として有する回
路板に於て、その幾つか或いは全ては境界走査能力又は
特徴を持たない第一の複数個の集積回路と、該第一の複
数個の集積回路の内の或るもの又は全てに結合された複
数個のデータ及び制御ピンと、直列境界走査バスと、該
直列境界走査バス及び幾つかの又は全てのデータ及び制
御線に結合されていて、該直列バスの指令に応答して前
記データ及び制御線を観測すると共に信号を出す様に作
用し得る複数個の万能境界走査センサ／駆動器集積回路
とを有する回路板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US71149091A | 1991-06-06 | 1991-06-06 | |
| US711490 | 1991-06-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06201797A true JPH06201797A (ja) | 1994-07-22 |
| JP3372052B2 JP3372052B2 (ja) | 2003-01-27 |
Family
ID=24858290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14519792A Expired - Fee Related JP3372052B2 (ja) | 1991-06-06 | 1992-06-05 | 境界走査集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5608736A (ja) |
| JP (1) | JP3372052B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003011425A (ja) * | 2001-05-30 | 2003-01-15 | Nexpress Solutions Llc | 書込器のための電子的撓み補正における粗調整および微調整 |
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| US5969538A (en) | 1996-10-31 | 1999-10-19 | Texas Instruments Incorporated | Semiconductor wafer with interconnect between dies for testing and a process of testing |
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1992
- 1992-06-05 JP JP14519792A patent/JP3372052B2/ja not_active Expired - Fee Related
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- 1995-06-07 US US08/482,723 patent/US5608736A/en not_active Expired - Lifetime
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1996
- 1996-09-30 US US08/725,839 patent/US5726999A/en not_active Expired - Lifetime
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