KR19980064249A - Ｊｔａｇ 명령 디코드 테스트 레지스터 및 그 테스트 방법 - Google Patents

Abstract

반도체 장치를 테스트하기 위한 시스템에 있어서, 소정의 방식으로 기능하는 기능 회로와 상기 기능 회로가 적절하게 동작하는지를 테스트하기 위한 테스트 회로를 구비한 반도체 칩이 제공된다. 테스트 회로는 명령 데이타를 디코딩하기 위한 디코딩 회로(명령 디코드), 디코딩된 명령들을 저장하기 위한 명령 홀딩 레지스터(명령 홀딩 레지스터), 및 예상 명령 디코드와 비교하기 위해 명령 홀딩 레지스터의 출력을 수신하여 디코딩된 명령 데이타를 출력하기 위한 명령 디코드 테스트 레지스터(명령 디코드 테스트 레지스터)를 포함한다.

Description

ＪＴＡＧ 명령 디코드 테스트 레지스터 및 그 테스트 방법

본 발명은 IEEE 표준 1149.1-1990 또는 IEEE 표준 1149.1-1990(IEEE 표준 1149.1a-1993 포함) 또는 일반적으로 유사한 스캔 구조(scan architecture)에 따른 장치를 테스트하기 위한 시스템 및 방법에 관한 것이며, 바람직하게 응용 주문형 집적 회로(ASICs)에 대한 상기 테스트으로만 제한되지 않는다.

IEEE 표준 1149.1(JTAG - Joint Test Action Group Standard)는 ASIC 상호접속 테스트를 위한 경계 스캔 실현을 규정한다. JTAG 표준은 스캔 입력(입력 핀에서 직렬 데이타를 수신) 및 스캔 출력(출력 핀에서 ASIC으로부터 직렬 데이타를 수신)을 갖는 회로의 일부로서 테스트 중의 ASIC 상에 배치된 스캔 기반 구조이다. ASIC는 임의의 시점에서 원하는 동작 모드를 표시하는 모드 핀, 클럭 핀, 리셋 핀도 포함한다.

ASIC는 패키지(예를 들면, 이중 인 라인 패키지 또는 DIP, 리드리스 칩 캐리어 또는 LCC, 핀 그리드 어레이, 쿼드 플랫 팩 등)로 조립되기 이전과 이후에 테스트된다. 패키지로 조립되기 전에, ASIC는 특수 프로브 카드와 입력 신호들, 출력 신호들, 및 양방향 신호들의 세트들로 구성된 테스트 벡터를 사용한 특수 머신에 의해 검사될 수 있다. 상기 테스트 벡터는 프로브 머신에 정보를 제공하는 데 사용되어 ASIC는 전기적으로 자극되어 검증될 수 있다. 각각의 벡터는 각각의 테스트 벡터를 위한 입력 자극의 인가 후에 프로브 머신에 의해 검증되는 한 세트의 입력 신호들(자극) 및 한 세트의 출력 신호들을 포함한다.

가조립된 ASIC가 제기능을 하는 것으로 검증되면, ASIC는 패키지부로 조립되고 한 세트의 프로브 대신에 소캣이 장착된 동일한 형태의 장치를 사용하여 다시 테스트된다. 동일한 세트의 테스트 벡터들이 조립 후의 동작을 검증하는 데 사용된다.

JTAG 표준은 ASIC가 회로 기판 상에 설치된 후에 ASIC와 기판 레벨 상호접속 모두를 검증하는 데 사용하기 위한 것이다. 현재 사용되는 라우팅(routing) 밀도와 상기 회로 기판 상에 설치된 상태에서 억세스 가능한 핀들을 사용하지 않은 ASIC의 사용으로 인해, 조립 후에 회로 기판과 그 위에 설치된 ASIC를 테스트하는 것은 점점 어렵게 되고 있다. JTAG 1149.1 표준은 표준 ASIC 기능 회로와 ASIC의 핀들 사이에 배치된 경계 스캔 레지스터을 사용한 개별 ASIC 내로 조립되는 특수 회로를 포함하는 구조이다. JTAG 표준의 특수 테스트 기능은, ASIC 상의 JTAG 회로가 ASIC의 인터페이스를 대신하고 ASIC의 출력 신호들을 구동하여 이 신호들이 회로 기판 상에서 상호접속된 ASIC들의 JTAG 경계 스캔에 의해 캡쳐링(capturing)될 수 있게 한다. JTAG 회로는 또한 유사한 방법으로, 회로 기판 상에 설치된 상태에서 ASIC의 내부 동작을 테스트하는 데 사용할 수 있다. 이는 클럭(TCK), 테스트 모드 셀렉트(TMS), 테스트 데이타 인(TDI), 테스트 데이타 아웃(TDD), 및 선택적 테스트 리셋 신호(TRST_)로 구성된 5 신호 직렬 인터페이스를 통한 외부 표준 JTAG 제어기의 제어 하에서 이루어진다.

처음에, 스캔 입력을 통해 ASIC의 명령 시프트 레지스터로 명령이 스캔된다. 스캔의 종단에서, 명령 시프트 레지스터 내의 명령은 즉시 디코딩(모든 제어 신호들이 명령에 의해 정의된 기능을 수행하기 위한 적절한 상태로 설정되도록 조합 논리를 통해 전개됨)되어 디코딩된 명령 또는 명령 디코드들이 한 세트의 병렬 래치들 내에 저장된다. 이러한 명령 디코드들은 테스트 논리의 동작을 제어하는 데 사용된다.

1149.1 JTAG 표준에 의해서는 단지 세 개의 명령만이 요구되지만, 선택적 명령들의 수는 제한되지 않으며 각각의 명령은 그 자신의 디코드를 갖는다. 각각의 디코드는 테스트 논리의 동작을 지정하는 데 사용되는 논리 비트들의 조합이다. JTAG 표준 회로를 완전히 테스트하기 위해, 각각의 명령은 명령 시프트 레지스터로 시프팅되어 디코드의 각각의 비트의 상태를 판정하도록 측정이 행해져야 한다. ASIC의 외부 핀의 응답을 기초로 상기 디코드 비트들의 상태를 검증하는 것은 어렵기 때문에, 수 천개의 테스트 벡터들이 각각의 명령의 개별 비트들을 위해 요구되어, 벡터 수는 매우 커지고, 테스트 시간은 길어지며, 별도의 테스터에 대한 비용 부담이 발생한다. 각각의 명령이 모두 테스트되어야 하고 각각의 명령 테스트는 다수의 테스트 벡터들을 필요로 하기 때문에, 몇 가지의 JTAG 명령들 이상을 사용한 ASIC는 허용할 수 없는 테스트 벡터 수를 필요로 한다(테스트 벡터란 용어는 임의의 시점에서의 ASIC의 핀의 상태를 설명하는 것이다). ASIC 상의 JTAG 회로를 테스트하는 데 요구되는 테스트 벡터 수를 감소시킴으로써 많은 테스트 시간과 비용을 절약할 수 있다는 것은 명백하다.

본 발명에 의해 다루어지는 문제점은 JTAG 회로 자신의 테스트이다. JTAG 회로는 각각의 ASIC 회로 내에 포함되므로, ASIC의 동작이 보장될 수 있기 전에 검증되어야 한다. 종래 기술에서, 이러한 테스트는 테스트 명령을 시프팅 인하고 칩이 이에 응답하여 동작하는 것을 관찰함으로써 이루어지며 디코드는 명령이 송출된 후에 장치의 동작을 관찰함으로써 검사된다. 이러한 테스트는 ASIC이 상술한 바와 같이 조립된 후 프로브에서 이루어지고 반복된다. ASIC의 적절한 동작을 검증하는 유일한 방법은 주어진 입력 자극에 대한 그 출력 핀의 응답을 모티터링하는 것이므로, JTAG 회로의 테스트는 복잡해지고 시간이 걸릴 수 있다. IEEE 표준 1149.1a-1990는 단지 세 개의 특수 명령을 필요로 하지만, 이는 ASIC 설계자와 시스템 엔지니어들에 의해 정의된 바에 따라 무한한 수의 명령이 사용되어 시스템 테스트가 용이하게 되는 것을 허용한다. 이러한 테스트는 JTAG 명령을 스캔하고 그 다음에 ASIC의 입력을 조작하면서 적절한 응답이 획득되었는지를 검증하기 위해 그 출력을 모니터링함으로써 수행된다. 각각의 명령은 다수의 비트들(JTAG 회로를 제어하는 데 사용되고 새로운 명령이 스캔된 후에 즉시 갱신됨)로 디코딩되고, 각각의 비트는 각각의 명령에 대해 적절하게 디코딩되도록 검증되어야 하므로, 검증을 완료하기 위해서는 수천의 벡터들이 요구될 것이다. 이는 오랜 테스트 시간과 높은 테스트 비용을 수반한다.

본 발명에 따른 시스템은 ASIC 상에 이미 존재하며 명령 디코드 논리를 검증하는 데 요구되는 테스트 벡터 수를 상당히 감소시키는 JTAG 표준 테스트 회로를 위한 고속 테스트 수단이다. 본 발명의 목적은 JTAG 회로의 테스트 동안에 클럭 싸이클을 절약하기 위한 것이다. 테스트 명령의 실제 디코드가 본 발명에 따라 관찰될 수 있다. 동일한 논리 게이트가 다수의 명령을 디코드하는 데 사용되므로, 디코드 회로가 JTAG 회로 내에서 올바르게 동작하는지를 검증할 때 감소된 테스트 벡터 세트가 사용될 수 있다. 본 발명은 고속 방식으로 JTAG 회로 자체의 적절한 동작을 검증한다.

이는 상기 특수 테스트에 바로 앞선 명령으로부터 디코드들을 포착함으로써 이루어져 종래 기술의 과정에 따라서는 디코드들이 행해지기로 예정되어 있던 것을 수행하고 있다는 것을 검증하는 데 수천의 클럭 사이클을 요구하는 것과 반대로 수 클럭 사이클 내에서 디코드들이 송출될 수 있다. 명령들에 사용되는 디코드 논리의 대부분은 다른 명령들에 공통이므로, 논리의 결과는 단지 디코드의 일부를 사용한 단일 명령에 의해서만 검증되어야 한다. 단일 검증의 다음에, 만약 명령 디코드 테스트 레지스터가 포함된다면, 다음의 명령들을 위한 디코드의 검증이 디코드가 테스트될 명령을 간단히 시프팅 인하고, 테스트 명령을 시프팅 인하며, 명령 디코드 테스트 레지스터 내에 유지된 값을 시프팅 아웃하고 그것을 예상되는 결과와 비교함으로써 이루어질 수 있다. 상기 비교값은 테스트 벡터들 내에 포함되어 테스터에 의해 사용된다. 명령 디코드 테스트 레지스터에는 이전의 JTAG 명령의 디코드가 자동적으로 로딩된다. 이러한 방법은 명령 디코드 테스트 레지스터를 포함하지 않은 ASIC 상의 디코드 검증에 요구되는 리던던시를 상당히 감소시킨다.

본 발명의 양호한 실시예는, 본 명세서에서 명령 디코드 테스트 레지스터로 언급되며, 시프팅 아웃되고 검증될 수 있도록 이전의 JTAG 명령의 디코드를 캡쳐링하는 데 사용되는, 추가 테스트 데이타 레지스터를 제공한다. JTAG 명령이 ASIC로 시프팅될 때, 상기 명령 디코드 테스트 레지스터는 이전 명령의 디코드가 새로운 명령의 디코드로 대체되기 전에 이전 명령을 캡쳐링한다. 디코드 비트들중 대부분은 여러 다른 명령들에 사용되므로, ASIC에 의한 디코드 비트로의 적절한 응답은 단지 한 번만 나타나야 하고, 다음에 그 디코드 비트를 사용하는 명령들의 나머지가 명령 디코드 테스트 레지스터를 통해 디코드를 간단하게 스캐닝 아웃함으로써 검증될 수 있다. 이는 다른 방식으로는 수 천의 벡터들을 필요로하는 것을 수 개의 벡터로 이루므로, 테스트 시간과 비용이 절약된다.

더 구체적으로, 본 발명에 따르면, 각각의 명령이 적절하게 디코딩되는 것을 검증하는 데 사용되는 테스트 벡터 수를 감소시키기 위한 수단이 제공된다. 본 발명은 이전 JTAG 명령의 디코드가 현재 명령의 디코드로 대체되기 전에 이전 JTAG 명령의 디코드가 로딩(상술한 종래 기술의 래치들로부터)되는 시프트 레지스터를 포함한다. 그 다음에 상기 시프트 레지스터 내에 홀딩된 데이타는 표준 JTAG 프로토콜을 사용하여 시프팅 아웃되고 그것이 올바른지를 확인하기 위해 검사된다. n 비트의 명령 디코드와 종래 기술의 JTAG 프로토콜 및 시스템을 사용하여 테스트되어야 하는 n 비트의 명령 디코드의 m 배인 m 명령들로 구성된 회로를 제공한다. 그러나, 검사를 위한 디코드를 캡쳐링하고 시프팅 아웃하기 위해 본 발명에 따라 더 추가되는 시프트 레지스터단(명령 디코드 테스트 레지스터)의 추가로 인해, 디코드 비트가 기능하는지를 한 번 확인하는 것만이 필요하다. 이후에, 각각의 다음 명령은 장치의 핀들의 반응이 아니라 비트의 상태를 간단히 검사함으로써 검증될 수 있다.

단지 10개의 JTAG 명령들과 10 비트의 명령 디코드만을 사용한다고 가정하여, 만약 각각의 JTAG 명령이 그 특정 명령을 위한 모든 10개의 명령 디코드 비트들의 적절한 동작을 검증하기 위해 2000개의 테스트 벡터들을 필요로 한다면, 종래의 JTAG 시스템 및 프로토콜을 사용해서는 20,000개의 테스트 벡터들이 요구될 것이다. 그러나, 본 발명을 사용하면, ASIC의 시스템 핀들에서의 응답을 사용하여 디코드들을 검증하는 데 수 개의 명령만이 요구되고 남아있는 명령들은 간단한 JTAG 스캔을 사용하여 검증될 수 있다. 각각 2000개의 테스트 벡터들에서의 세 개의 명령들과 남아있는 7개의 명령들 각각을 위한 약 50개의 테스트 벡터들을 가정하면, 테스트는 20,000 대신에 6,350 테스트 벡터들만을 필요로 할 것이다. 상기의 숫자는 포함된 명령들의 형태, 사용된 명령 수, 및 사용된 명령 디코드 비트 수 에 따라 변할 수 있지만, 상기 예는 본 발명의 개념에 대한 개략적인 구상을 제공한다.

또다른 예에 있어서, 제공된 ASIC는 시프팅을 위한 경계 스캔 레지스터를 선택하는 여러 다른 명령들을 사용한다. 경계 스캔 레지스터가 각각의 명령을 위해 선택되는 것을 나타내기 위해, 종래 기술은 선택된 레지스터를 통해 데이타 스트림(183 비트의 길이)을 시프팅하는 것을 필요로 한다. 상기의 ASIC에서, 20개의 명령 디코드 비트들중 4 비트는 올바른 경로를 선택하는 데 사용되고 명령 길이는 8비트이다. 그러므로, 만약 종래 기술의 JTAG 회로가 디코드를 검증하는 데 사용된다면, 각각의 명령은 상기 4개의 디코드 비트들이 올바른지를 검증하는 데 약 200개의 테스트 벡터들을 필요로 할 것이다. 특정한 시프트 레지스터를 선택한 6개의 명령이 있다고 가정하면, 디코드 비트들의 20%를 테스트하기 위해 종래 기술의 시스템 및 프로토콜을 사용해서는 1200개의 테스트 벡터들을 필요로 하지만 본 발명을 사용해서는 약 500개의 테스트 벡터들이 필요하다. 더우기, 상기 500개의 테스트 벡터들은 또한 최종적으로 5개의 명령들의 비트들중 나머지 80%를 검증할 것이다.

도 1은 본 발명에 따른 과정을 설명하는 데 사용하기 위한 간단한 종래 기술의 집적 회로의 블록도.

도 2는 종래 기술에 따른 간단한 회로 테스트 벡터들을 도시한 도표.

도 3은 종래 기술에 따른 JTAG를 구비한 간단한 집적 회로를 도시한 도면.

도 4는 본 발명에 따른 JTAG를 구비한 간단한 집적 회로 및 그 특징을 도시한 도면.

도 5는 도 4의 명령 디코드 테스트 레지스터 블럭의 블럭도.

도 1을 참조하면, 양호한 실시예의 다음 설명을 간단히 할 의도로서 매우 간단한 종래 기술의 집적 회로(IC)를 도시하고 있다. 상기 회로는 클럭(clk) 입력이 상승 에지일 때 D 입력으로부터 데이타를 래치하고 Q 출력 상에 그 값을 드라이브 아웃(drive out)하는 레지스터이다.

도 1의 집적 회로를 테스트하는 것은 두 개의 단에서 이루어진다. 제1 단에서, IC는 웨이퍼 상에 있는 동안 테스트된다. 이는 IC의 패드 상에 배치된 프로브들을 포함하며 입력 D 및 clk와 연관된 패드들로 신호들을 인가시키고 출력 Q와 연관된 패드에서의 응답을 측정하는 테스터를 사용하여 이루어진다. 상기 테스트를 통과한 후, 웨이퍼는 개별적인 다이(die)(패키징하기 전의 개별 IC들)로 절단되고 그 다음에 패키지 내에 배치된다. 상기 패키지들은 이중 인 라인 패키지(DIP), 리드리스 칩 캐리어(LCC), 단일 인 라인 패키지(SIP), 핀 그리드 어레이(PGA), 또는 다수의 다른 패키징 방법 중 하나일 수 있다. 그러나, 각각의 패키지는 다이를 지지하고 신호들이 패키지를 통해 IC로 진입하고 퇴출하도록 패키지의 외부에 다이를 접속시키기 위한 매카니즘을 포함한다. 다음의 논의에서, IC 상의 상기 접속은 핀으로 언급될 것이다.

시간에 맞게 제공된 지점에서의 출격값을 측정하는 것에 따르는 입력 자극의 단일 세트의 인가는 하나의 테스트 벡터로서 언급될 것이다. 테스트 벡터는 인가된 입력값과 시간에 맞게 입력들의 세트로부터 발생된 예상 출력값을 포함한다. 테스터는 입력을 인가하고, 출력을 측정하여, 상기 출력값들과 테스트 벡터 내에 포함된 값들을 비교한다. 예상 및 측정 출력이 일치하지 않을 때 에러가 플래그(flag)된다. 다음의 논의에서, H 및 L은 각각 하이 및 로 입력값에 사용되고 1(하이) 및 0(로)은 출력값에 사용된다.

도 1의 IC에서, 테스트는 단지 수 개의 벡터들만으로 구성되며, 도 2의 도표에는 12개의 상기 벡터들이 도시되어 있다. 테스트 벡터 #1은 D를 세트하고 클럭은 로를 입력함으로써, Q 출력을 미리 IC로 클럭킹하지 않고 Q출력의 값을 예측하는 것은 불가능하므로 Q출력은 미정의된다. 올바르게 동작하는지는 출력 상으 값에 달려 있으므로 벡터 #2는 Q 출력 상에 로를 제공하기 위해 입력 D 상에 로 및 clk 입력 상에 하이를 포함한다. 테스트 벡터 #3는 Q 출력 상에 로를 제공하기 위해 D 입력 상에 하이 및 clk 입력 상에 로를 포함한다. 테스트 벡터 #4는 D 입력 상에 하이, clk 입력 상에 히이, 및 Q 출력 상에 하이를 포함한다. 전체 테스트 동안, 기능 테스트를 위해 10 - 12개의 벡터들을 생성하는 현재 입력 및 출력의 모든 조합들을 기초로한 변화를 관찰하여 출력이 검사되고, 도 1의 종래 기술의 회로를 테스트하기 위한 12개의 상기 벡터들이 도 2에 도시되어 있다. 전형적인 IC는 도 1의 간단한 회로보다 훨씬 더 복잡한 회로를 포함하므로 도시된 것보다 더 많은 벡터들을 필요로 한다는 것에 주의한다. 보편적인 IC는 그 내부에 포함된 내부 회로(예를 들면, 레지스터, 래치, NAND 게이트 등) 수로 인해 백만개 정도의 테스트 벡터를 필요로 할 수 있다.

IEEE 표준 1149.1a-1990(JTAG)는 IC 그 자체가 종래 기술인 도 3에 도시된 바와 같이 JTAG 회로를 또한 포함하는 시스템 내에서 그 자신과 다른 IC 사이의 상호접속을 테스트하는 데 사용될 수 있도록 테스트 논리를 IC에 삽입하는 방법을 지정한다. 회로 그 자체는 JTAG 테스트 억세스 포드(TAP), JTAG 인터페이스 핀 TCK, TMS, TDI 및 TDO를 제외한 각각의 입력 및 출력을 위한 경계 스캔 셀을 포함하는 경계 스캔 레지스터, JTAG 특수 시프트 레지스터인 바이패스 레지스터, 명령 시프트 레지스터, 명령 디코드 논리, 및 명령 홀딩 레지스터를 포함한다. 더우기, 회로는 예를 들어 도 3에 도시된 바와 같이 ID 코드 레지스터와 같은 추가 회로의 사용을 가능하게 한다.

도 3의 JTAG 회로는 IC로의 외부 인터페이스를 테스트하고, 내부 회로를 테스트하며, 특수 테스트를 위한 IC의 영역을 설정하는 데 사용된다. JTAG 동작은 명령 스캔과 데이타 스캔으로 불리는 두 가지 형태의 스캔을 사용한다. 명령 스캔은 명령 시프트 레지스터를 선택하고 데이타를 TDI 핀을 통해 시프트 레지스터로 시프팅하는 JTAG TAP 제어기로 구성된다. 시프트의 종단에서, 명령 시프트 레지스터로 시프팅된 데이타는 명령 디코드 논리에 의해 디코딩되고(하기에 명령 디코드로 불리는 제어 비트들의 세트로 확장) 그 다음에 다음의 명령 시프트의 종단에서 갱신될 때까지 그것을 유지하는 명령 디코드 홀딩 레지스터로 래치된다. 상기 명령 디코드는 선택에 사용되어 데이타 레지스터는 데이타 스캔, 경계 스캔 레지스터(테스트 또는 표준 모드)의 동작, 및 IC 설계자에 의해 정의된 바의 임의의 수의 IC 특수 목적을 위해 선택된다. 상기 비트들의 정확한 사용은 널리 공지되어 있으며, 본 발명과는 관련이 없으므로, 본 명세서에서는 더 논의하지 않는다.

데이타 스캔은 명령 디코드 비트들에 의해 지정된 레지스터가 (1) 데이타를 캡쳐하고, (2) 그 데이타를 시프팅 아웃하고(새로운 데이타가 시프팅 인되는 동안), 그 다음에 (3) 시프트의 종단에서 주어진 위치로 새로운 데이타를 갱신하는 3단계 처리로 구성된다. 상기 동작의 세부 사항은 널리 공지되어 있으며, 본 발명에서는 중요하지 않으므로, 생략한다.

JTAG 회로가 시스템 레벨 상호접속을 테스트하는 데 사용될 때, JTAG 회로는 테스트 모드와 표준 모드 중 하나로 사용된다. 표준 모드에서, 경계 스캔 레지스터는 입력 핀들로부터의 값들이 입력 스캔 셀들을 통해 코어 논리(JTAG 없는 I/O 버퍼들이 아닌 IC부)로 직접 통과되고 코어 논리로부터의 값들이 출력 스캔 셀들을 통해 출력 핀들로 직접 통과되도록 구성된다. 상기 모드는 IC들의 코어 논리가 IC 내에 JTAG가 존재하지 않는 것처럼 기능하는 것을 가능하게 한다. IC가 표준 모드에서 동작 중일 때, 경계 스캔 레지스터는 외부 JTAG제어기(IC의 일부가 아니며 JTAG 인터페이스 핀들 TMS 및 TDI를 제어하는 데 사용되는 회로)에 의해 행해지도록 보내질 때마다 IC의 핀들 상에 존재하는 값들의 스냅샷(snapshot)들을 취하는 데 사용된다.

IC가 JTAG 테스트 모드일 때, 경계 스캔 셀들은 코어 논리 입력으로 공급된 데이타가 경계 스캔 입력 셀들 내에 포함된 홀딩 래치에 의해 소스(source)되고 IC 출력 버퍼들로 공급된 데이타가 경계 스캔 출력 셀들 내에 포함된 래치들에 의해 소스되도록 제어된다. 이러한 기능은 경계 스캔 레지스터가 JTAG 제어기가 아닌 외부 I/O에 의한 결과로부터의 코어 논리를 차단하는 것을 가능하게 한다.

테스트 모드는 IC가 상호 접속 테스트를 위해 시스템 내에 설치될 때 사용된다(또한 IC의 코어 논리를 테스트하는 데도 사용된다). 이는 IC의 출력 핀들을 구동하고 IC가 그 출력 셀에 접속된 경계 스캔 레지스터의 입력 셀에서 그 값들을 캡쳐링하는 데 사용하기 위한 경계 스캔 레지스터들의 출력 셀들로 값들을 로딩하기 위해 데이타 스캔의 열을 사용함으로써 이루어진다. 상기 캡쳐링된 데이타는 시프팅 아웃되고 시스템 레벨 IC 상호접속이 사용 가능한지를 판정하기 위해 예 상 데이타 값들과 비교된다.

JTAG 회로는 IC 내에 포함되므로, IC가 완전히 기능하는지가 공표되기 전에 완전히 사용 가능한지가 검증되어야 한다. 상기 검증에서 더 복잡한 영역 중 하나는 JTAG 명령 디코드들의 영역이다. 디코드는 JTAG 회로가 데이타 스캔 경로의 선택, 테스트 또는 표준 모드의 선택, 특수 테스트 형태의 개시, IC 특수 테스트 동작의 제어 등을 제어하는 매카니즘이다. 상기 명령 디코드는 IC의 핀들에서 억세스 가능하지 않기 때문에, 이들은 간단하게 또는 신속하게 테스트될 수 없다. 그러나, 각각의 명령의 각각의 명령 디코드 비트는 IC가 기능하는지가 공표되기 전에 적절한 동작을 보장하도록 테스트되어야 한다.

본 발명이 없으면 요구되는 검증의 서브셋은 다음과 같다.

a) 다수의 명령이 동일한 스캔 경로들을 선택하고 경계 스캔 경로 및 내부 스캔 경로와 같은 데이타 스캔이 단일 스캔을 완료하기 위해 다수의 테스트 벡터들을 요구하는 시프트 레지스터들의 긴 체인이라는 사실을 무시한 각각의 명령을 위한 데이타 스캔

b) 벡터들의 열을 입력에 인가하고 입력값들이 IC를 통해 전달되었는지를 판정하기 위해 출력을 측정함으로써 정정 모드(테스트와 표준 모드 중의 하나) 내에 있는지를 보장하기 위한 각각의 명령에 대한 테스트

c) 예를 들어, 각각의 명령이 연관된 내부 테스트 기능을 개시하였는지를 판정하기 위해 각각의 명령에 대해 내부 테스트 기능을 개시하는 명령 디코드와 같은 특수 명령 디코드를 테스트

d) 특정한 명령 디코드가 그들을 동작시키는 명령만이 아니라 그들을 동작시킬 예정인 명령에 대해서도 적절한 상태에 있도록 보장하기 위한 특정한 명령 디코드(IC의 핀 상의 풀업을 턴 오프하는 명령 디코드 비트등)의 검증

명령 디코드는 각각의 JTAG 명령에 대해 정의된 값을 가지므로 각각의 명령 디코드 비트의 검증의 몇가지 방법이 가각의 가능한 JTAG 명령에 대해 이루어져야 하는 것에 주의한다. 이는 예를 들어 단일 명령 디코드 비트를 검증하기 위한 간단한 1000개의 벡터 테스트가 각각의 명령에 대해 수행되어야 하므로 합성된 결과를 갖는다. 이는 IC 내의 명령 디코드의 비트당 10,000개의 테스트 벡터들을 발생한다.

도 4는 본 발명의 특징(명령 디코드 테스트 레지스터)이 추가된 도 3의 회로를 도시하고 있다. 명령 디코드 레지스터의 확대 블럭도가 도 5에 도시되어 있다.

IC가 본 발명에 따른 회로를 포함할 때, 테스트 벡터 수는 본 발명으로 인해 단일 명령에 대한 명령 디코드 비트를 검증하는 데 필요한 벡터들을 감소키키는 조합에 의해 상당히 감소되어 주어진 명령에 대한 모든 명령 디코드 비트들은 단일 데이타 스캔 내에서 검사되기 위해 시프팅 아웃된다.

명령 디코드의 값들은 JTAG 데이타 스캔 경로를 통해 억세스 가능하므로, 예를 들어, 명령 A는 스캔 입력(TDI)을 통해 IC의 명령 시프트 레지스터로 시프팅될 것이고, JTAG 데이타 스캔을 위한 경로와 같이 명령 디코드 레지스터를 선택하기 위한 INDEC 명령은 스캔 입력을 통해 IC의 명령 시프트 레지스터로 시프팅되며 그 다음에 데이타 스캔은 스캔 출력(TDO)을 통해 명령 A를 위한 명령 디코드의 전체 세트를 시프팅 아웃하는 것이 수행된다. 이러한 기술 및 명령 디코드 레지스터를 사용하여, 본 발명이 없으면 요구되는 검증의 종래 서브셋이 본 발명에 의해 다음과 같이 감소되었다.

a) 각각의 데이타 스캔 경로는 특수 명령 디코드에 의해 선택된다. 이는 경로 및 명령 마다의 데이타 스캔이 아닌 경로 마다의 데이타 스캔을 요한다.

b) 테스트/표준 모드 명령 디코드는 테스트 및 표준 모드 모두에 대한 동작이 검증된다. 이는 각각의 명령이 스캔 입력을 통해 한 번에 명령 시프트 레지스터로 시프팅되는 것과 입력으로 벡터 열을 연관 인가시키는 것과 입력값이 IC를 통해 전달되었는지를 관찰하기 위해 출력을 측정하는 것을 필요로 하는 대신에, 두 개의 명령과 입력으로의 벡터 열의 연관 인가와 입력값이 IC를 통해 전달되었는지를 측정하는 것을 필요로 한다.

c) 내부 테스트 기능을 개시하는 디코드와 같은 임의의 특수 명령 디코드는 하나의 명령이 내부 테스트 기능을 개시하지 않았는지 만이 아니라 특수 명령 디코드가 내부 테스트 기능을 개시했는지를 판정하기 위해 한 명령에 대해서만 테스트된다.

d) 특정한 명령 디코드(IC의 핀 상에서 풀업을 턴 오프하기 위한 명령 디코드 비트 등)는 상기 c)에서와 같이 활성 및 비활성 명령에 대해 검증된다.

e) 테스트의 나머지는 디코드가 검증되는 명령을 간단히 입력 하고, INDEC 명령을 입력하고, 검증을 위해 연관된 디코드를 스캐닝 아웃하는 순서이다.

동작 중에, 장치가 테스트 모드일 때, 데이타를 명령 시프트 레지스터로 클럭하기 위한 TCLK 입력을 사용하여, ASIC의 JTAG 회로에 의해 실행되는 테스트 명령은 먼저 1149.1 표준에 따른 TDI 입력 핀 상의 ASIC에 직렬로 전송된다. 명령이 명령 시프트 레지스터로 수신된 후에, 그 명령은 본 기술 분야에 숙련된 자에게 넌리 공지된 바와 같이 보편적으로 디코딩 또는 다른 디코딩 회로를 위한 종래의 조합 논리로 형성될 명령 디코드 회로에 의해 확장 테스트 명령으로 디코딩된다. 디코딩된 명령은 그 다음에 명령 홀딩 레지스터로 갭쳐링된다. 명령 홀딩 레지스터의 출력은 원하는 테스트를 수행하기 위한 ASIC 상의 다양한 회로를 구동한다. 동시에, 명령 디코드 홀딩 레지스터 내의 데이터는 명령 디코드 테스트 레지스터에 의해 캡쳐링된다.

명령 디코드 테스트 레지스터는 병렬 로드, 직렬 시프트 레지스터이다. 명령 홀딩 레지스터로부터 디코딩된 명령이 로딩된 후에, 이는 TDI 직렬 테스트 데이타 입력 핀 상으로 송출된 제어 신호에 응답하여 TDO 직렬 테스트 데이타 출력 핀을 통해 시프팅 아웃된다. 명령 디코드 테스트 레지스터의 내용은 또다른 장치에 의해 캡쳐링되고 특정한 테스트 명령에 대한 예상 디코드와 비교될 수 있다. 그러므로, JTAG 명령의 디코드는 정정과 같은 올바르다고 검증되거나 부정확하다는 것이 식별될 수 있다.

본 명세서에 기새된 본 발명의 사용은 명령 시프트 레지스터, 명령 디코드 회로, 및 명령 홀딩 레지스터의 적절한 동작의 신속한 검증을 가능하게 한다. 이러한 올바른 동작의 신속한 검증은 종래 기술의 JTAG 회로에서는 가능하지 않았다.

또한 예상되는 다른 배열은 명령 홀딩 레지스터의 내용을 수신하기 위한 명령 디코드 테스트 레지스터만이 아니라 온 보드 비교기 및 예상 디코드 데이타 워드를 수신하기 위한 추가 테스트 레지스터도 포함하는 것이다. 상기의 배열에서, 예상 디코드 데이타 워드는 TDI 입력을 사용한 비교기 논리로 시프팅될 수 있고, 그 다음에 상술한 단계들이 명령을 디코딩하기 위해 수행될 것이다. 상술한 바와 같이 예상 디코드와 칩의 비교를 위해 직렬로 명령 디코드 레지스터의 내용을 전송하는 대신에, 온 보드 비교기가 명령 디코드 레지스터의 내용을 예상 디코드와 비교하고 그 비교 결과를 기초로 일치하는지 일치하지 않는지를 표시하는 표시자(indicator)를 출력할 수 있다.

본 발명이 양호한 특정 실시예를 참조로 설명되었지만, 다양한 변경 및 수정이 가해질 수 있다는 것이 본 기술 분야에 숙련된 자에게 명백할 것이다. 그러므로 첨부된 특허 청구의 범위는 이러한 모든 변경 및 수정을 포함하도록 종래 기술의 관점에서 가능한 바로서 넓은 의미로 해석되는 것을 의도로 한다.

Claims (25)

1. 반도체 장치를 테스트하기 위한 시스템에 있어서,

   선정된 방식으로 기능하는 기능 회로와,

   상기 기능 회로가 적절하게 동작하는지를 테스트하기 위한 테스트 회로

   를 구비한 반도체 칩을 포함하되, 상기 테스트 회로는,

   (i) 명령 데이타를 디코딩하기 위한 디코딩 회로;

   (ii) 상기 디코딩된 명령을 저장하기 위한 명령 홀딩 레지스터(instruction holding register); 및

   (iii) 예상 명령 디코드와 비교하기 위해 상기 명령 홀딩 레지스터의 출력을 수신하여 상기 디코딩된 명령 데이타를 출력하기 위한 명령 디코드 테스트 레지스터

   를 포함하는 것을 특징으로 하는 반도체 장치 테스트 시스템.
2. 제1항에 있어서, 상기 명령 디코드 테스트 레지스터는 상기 명령 디코드 레지스터의 내용들을 예상되는 디코딩된 명령 데이타와 비교하기 위한 비교 회로를 포함하는 것을 특징으로 하는 반도체 장치 테스트 시스템.
3. 제1항에 있어서, 상기 테스트 회로는 IEEE 표준 1149.1-1990에 따르는 것을 특징으로 하는 반도체 장치 테스트 시스템.
4. 제2항에 있어서, 상기 테스트 회로는 IEEE 표준 1149.1-1990에 따르는 것을 특징으로 하는 반도체 장치 테스트 시스템.
5. 제1항에 있어서, 상기 장치는 집적 회로인 것을 특징으로 하는 반도체 장치 테스트 시스템.
6. 제2항에 있어서, 상기 장치는 집적 회로인 것을 특징으로 하는 반도체 장치 테스트 시스템.
7. 제3항에 있어서, 상기 장치는 집적 회로인 것을 특징으로 하는 반도체 장치 테스트 시스템.
8. 제4항에 있어서, 상기 장치는 집적 회로인 것을 특징으로 하는 반도체 장치 테스트 시스템.
9. 제1항에 있어서, 상기 명령 데이타를 상기 기능 회로의 입력에 인가하기 위해 테스트 모드에서 상기 장치에 응답하는 회로 및 상기 칩의 내부 동작을 캡쳐링(capturing)하고 관찰하기 위해 상기 칩의 테스트 회로에 응답하는 회로를 더 포함하는 것을 특징으로 하는 반도체 장치 테스트 시스템.
10. 제2항에 있어서, 상기 명령 데이타를 상기 기능 회로의 입력에 인가하기 위해 테스트 모드에서 상기 장치에 응답하는 회로 및 상기 칩의 내부 동작을 캡쳐링하고 관찰하기 위해 상기 칩의 테스트 회로에 응답하는 회로를 더 포함하는 것을 특징으로 하는 반도체 장치 테스트 시스템.
11. 제3항에 있어서, 상기 명령 데이타를 상기 기능 회로의 입력에 인가하기 위해 테스트 모드에서 상기 장치에 응답하는 회로 및 상기 칩의 내부 동작을 캡쳐링하고 관찰하기 위해 상기 칩의 테스트 회로에 응답하는 회로를 더 포함하는 것을 특징으로 하는 반도체 장치 테스트 시스템.
12. 제4항에 있어서, 상기 명령 데이타를 상기 기능 회로의 입력에 인가하기 위해 테스트 모드에서 상기 장치에 응답하는 회로 및 상기 칩의 내부 동작을 캡쳐링하고 관찰하기 위해 상기 칩의 테스트 회로에 응답하는 회로를 더 포함하는 것을 특징으로 하는 반도체 장치 테스트 시스템.
13. 제1항에 있어서, 상기 칩의 외부에 배치되고, 상기 명령 디코드 테스트 레지스터의 출력을 상기 예상 출력과 비교하는 회로를 더 포함하는 것을 특징으로 하는 반도체 장치 테스트 시스템.
14. 제2항에 있어서, 상기 칩의 외부에 배치되고, 상기 명령 디코드 테스트 레지스터의 출력을 상기 예상 출력과 비교하는 회로를 더 포함하는 것을 특징으로 하는 반도체 장치 테스트 시스템.
15. 제12항에 있어서, 상기 칩의 외부에 배치되고, 상기 명령 디코드 테스트 레지스터의 출력을 상기 예상 출력과 비교하기 위한 회로를 더 포함하는 것을 특징으로 하는 반도체 장치 테스트 시스템.
16. 테스트 회로를 구비한 집적 회로에 있어서,

    (a) 원하는 기능을 집적 회로에 제공하기 위한 응용 논리 회로; 및

    (b) 상기 응용 논리 회로의 동작을 검증하기 위한 테스트 회로로서,

    (i) 직렬 테스트 데이타 및 명령들을 수신하기 위한 테스트 데이타 입력;

    (ii) 직렬 테스트 데이타 및 명령들을 전송하기 위한 테스트 데이타 출력;

    (iii) 테스트 명령들을 수신하기 위해 상기 테스트 데이타 입력에 접속된 명령 시프트 레지스터;

    (iv) 상기 테스트 명령 레지스터 내에 수신된 복수의 선정된 테스트 명령을 디코딩하기 위해 상기 명령 시프트 레지스터에 접속된 명령 디코드 회로;

    (v) 상기 명령 디코드 회로의 출력을 수신하여 특정한 테스트 명령을 나타내는 테스트 제어 신호들을 출력하기 위한 명령 디코드 홀딩 레지스터; 및

    (vi) 상기 명령 홀딩 레지스터의 출력을 수신하기 위한 명령 디코드 테스트 레지스터

    를 포함하는 테스트 회로

    를 포함하는 것을 특징으로 하는 집적 회로.
17. 제16항에 있어서, 상기 테스트 회로는,

    (vii) 상기 명령 디코드 테스트 레지스터의 내용을 예상되는 디코딩된 테스트 명령과 비교하기 위한 비교 회로

    를 더 포함하는 것을 특징으로 하는 집적 회로.
18. 제16항에 있어서, 상기 명령 디코드 테스트 레지스터는 상기 디코딩된 테스트 명령을 상기 예상 디코드와 비교하기 위한 외부 비교기에 상기 명령 디코드 테스트 레지스터의 내용을 전송하기 위해 상기 테스트 데이타 출력에 접속된 것을 특징으로 하는 집적 회로.
19. (a) 선정된 방식으로 기능하는 기능 회로와,

    상기 기능 회로가 적절하게 동작하는지를 테스트하기 위해,

    (i) 명령 데이타를 디코딩하기 위한 디코딩 회로;

    (ii) 상기 디코딩된 명령을 저장하기 위한 명령 홀딩 레지스터; 및

    (iii) 상기 명령 홀딩 레지스터의 출력을 수신하기 위한 명령 디코드 테스트 레지스터

    를 포함하는 테스트 회로를 구비한 반도체 칩을 제공하는 단계;

    (b) 상기 디코딩 회로에서 상기 명령 데이타를 디코딩하는 단계;

    (c) 상기 명령 홀딩 레지스터에서 상기 디코딩된 명령을 저장하는 단계;

    (d) 상기 명령 디코드 테스트 레지스터에서 상기 디코딩된 명령 데이타를 캡쳐링하는 단계; 및

    (e) 비교를 위해 상기 명령 디코드 테스트 레지스터의 내용을 출력하는 단계

    를 포함하는 것을 특징으로 하는 반도체 장치 테스트 방법.
20. 제19항에 있어서, 상기 테스트 회로는 IEEE 표준 1149.1-1990에 따르는 것을 특징으로 하는 반도체 장치 테스트 방법.
21. 제19항에 있어서, 상기 장치는 집적 회로인 것을 특징으로 하는 반도체 장치 테스트 방법.
22. 제20항에 있어서, 상기 장치는 집적 회로인 것을 특징으로 하는 반도체 장치 테스트 방법.
23. 제19항에 있어서, 상기 명령 데이타를 상기 기능 회로의 입력에 인가하고, 상기 칩의 출력에 응답하여 상기 칩의 내부 동작을 캡쳐링하고 관찰하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 테스트 방법.
24. 제20항에 있어서, 상기 명령 데이타를 상기 기능 회로의 입력에 인가하고, 상기 칩의 출력에 응답하여 상기 칩의 내부 동작을 캡쳐링하고 관찰하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 테스트 방법.
25. 제21항에 있어서, 상기 명령 데이타를 상기 기능 회로의 입력에 인가하고, 상기 칩의 출력에 응답하여 상기 칩의 내부 동작을 캡쳐링하고 관찰하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 테스트 방법.