KR20100076445A - 제이택을 지원하는 칩의 멀티사이트 테스트용 프로브 카드 - Google Patents

제이택을 지원하는 칩의 멀티사이트 테스트용 프로브 카드 Download PDF

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Abstract

이 발명은, 다수의 제이택(JTAG)을 지원하는 반도체 칩을 동시에 테스트함에 있어서 다수의 반도체 칩에서 공통되는 제이택(JTAG)과 관련된 입력핀을 테스터 드라이버채널에 공유 연결하는 구조를 프로브카드에 적용함으로써 제이택(JTAG)과 관련된 한세트의 드라이버채널만으로도 다수의 제이택(JTAG)을 지원하는 반도체 칩에 대한 테스트를 가능하도록 하여 멀티 사이트 테스트시에 사용되는 드라이버채널의 수를 입력핀의 수만큼 필요로 하지 않음과 동시에 프로브카드의 테스트 능력을 향상시킬 수 있도록 하는, 제이택(JTAG)을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드에 관한 것으로서,
제이택(JTAG)을 지원하는 다수의 반도체 칩(DUT)의 제이택(JTAG)과 관련된 핀과 접촉되어 탐침을 수행하는 프로브카드 니들과, 테스터의 제이택(JTAG)과 관련된 드라이버채널에 상기 다수의 DUT의 TMS(Test Mode Select), TCK(Test Clock), TRST(Test Reset), TDI(Test Data In)와 관련된 입력핀을 공유 연결시키는 입력라인과, 선행 연결된 DUT의 TDO(Test Data Out)와 관련된 출력핀에 후행 연결된 DUT의 TDI(Test Data In)와 관련된 입력핀을 각각 직렬로 연결시키는 연결라인과, 최종 DUT의 TDO(Test Data Out)와 관련된 출력핀에 상기 테스터의 TDO(Test Data Out)와 관련된 출력측 채널을 연결하는 출력라인을 포함하여 이루어지는 것을 특징으로 한다.
Figure P1020080134490
제이택, JTAG, 반도체칩, DUT, 니들, 드라이버채널,

Description

제이택을 지원하는 칩의 멀티사이트 테스트용 프로브 카드{Probe card for testing multi-site chips}
이 발명은 프로브 카드 분야에 관한 것으로서, 좀더 세부적으로 말하자면 다수의 제이택(JTAG)을 지원하는 반도체 칩을 동시에 테스트함에 있어서 다수의 반도체 칩에서 공통되는 제이택(JTAG)과 관련된 입력핀을 테스터 드라이버채널에 공유 연결하는 구조를 프로브카드에 적용함으로써 제이택(JTAG)과 관련된 한세트의 드라이버채널만으로도 다수의 제이택(JTAG)을 지원하는 반도체 칩에 대한 테스트를 가능하도록 하여 멀티 사이트 테스트시에 사용되는 드라이버채널의 수를 입력핀의 수만큼 필요로 하지 않음과 동시에 프로브카드의 테스트 능력을 향상시킬 수 있도록 하는, 제이택(JTAG)을 지원하는 칩의 멀티사이트 테스트용 프로브 카드에 관한 것이다.
일반적으로 반도체 웨이퍼의 기능 검사 작업은, 전체 제조 공정이 끝난 뒤 웨이퍼 상태로 각 칩의 기능이 양호한지 불량한지 여부를 전기적인 규격에 따라 선별하는 작업으로서, 이러한 작업을 웨이퍼 소팅(Wafer Sorting)이라고도 한다.
회로 설계의 복잡성이 증가하게 되고, 새로운 집적 회로 패키지 기술이 적용 됨에 따라 웨이퍼 소팅을 위하여 집적 회로(IC)를 테스트하는 문제는 점점 더 어렵게 되고 있다. 집적 회로(IC)를 테스트하기 위한 하나의 방법으로서, 국제 연합 테스트 액션 그룹(Joint Tests Action Group, JTAG)에 의해 창설된 IEEE 1149.1의 경계-스캔 표준인 제이택(JTAG, Joint Test Action Group)이 제정된 바 있다.
제이택(JTAG)을 지원하는 반도체 칩의 웨이퍼 소팅시에 프로브카드(Probe Card)를 이용하여 웨이퍼 각 하나의 다이(Die) 별로 프로빙하여 한 번에 하나씩 테스트를 하게 된다.
만약, 제이택(JTAG)을 지원하는 반도체 칩을 멀티사이트로 테스트하는 경우에는 한번에 테스트하고자 하는 소자의 수만큼 프로브 카드의 니들을 제작하여야 한다.
상기 프로브카드를 이용하여 다수의 측정 대상 반도체 칩(Device Under Test, 이하 'DUT'라 함)를 동시에 테스트함에 있어서, 종래의 멀티 사이트 테스트의 경우 테스터의 드라이버채널과 DUT의 입력핀과의 연결 구조를 이하에서 설명한다.
도 1은 종래의 제이택(JTAG)을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브카드의 채널 구성도이다.
도 1에 도시되어 있는 바와 같이 종래의 제이택(JTAG)을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드의 채널 구성은, 테스터(10)의 드라이버채널(12)과 DUT(20,21)의 입력핀(18)이 동일한 수로 상호 연결되는 입력라인(16)과, DUT(20,21)의 테스트를 통해 얻어지는 로직(Logic)신호를 출력핀(22)과 비교기채 널(28)이 동일한 수로 상호 연결되는 출력라인(25)을 통해서 비교기(Comparator,30)에 전달하는 구조로 되어 있다.
상기 비교기(30)에서는 설정되어 있는 기준신호와 비교기채널(28)을 통해 입력되는 신호의 조합을 상호 비교하여 DUT(20,21)의 정상 여부를 판단하게 된다.
그러나, 이와 같은 종래의 제이택(JTAG)을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브카드는, 다수의 DUT(20,21)를 동시에 테스트할 경우, 즉 멀티 사이트(Multi site)로 테스트하는 경우에, DUT(20,21)의 입력핀(18)에 테스터(10)의 드라이버채널(12)이 할당(assign)되는데, 상기 DUT(20,21)의 입력핀(18)의 수 만큼의 테스터(10)의 드라이버채널(12)을 필요로 하게 되는 문제점이 있다. 만일 테스터(10)의 드라이버채널(12)의 개수에 여유가 없는 경우라면, 멀티 사이트 테스트를 포기하거나, 드라이버채널(12)이 많은 다른 장비를 이용해야 하는 불편함이 있다.
본 발명의 목적은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로서, 다수의 제이택(JTAG)을 지원하는 반도체 칩을 동시에 테스트함에 있어서 다수의 반도체 칩에서 공통되는 제이택(JTAG)과 관련된 입력핀을 테스터 드라이버채널에 공유 연결하는 구조를 프로브카드에 적용함으로써 제이택(JTAG)과 관련된 한세트의 드라이버채널만으로도 다수의 제이택(JTAG)을 지원하는 반도체 칩에 대한 테스트를 가능하도록 하여 멀티 사이트 테스트시에 사용되는 드라이버채널의 수를 입 력핀의 수만큼 필요로 하지 않음과 동시에 프로브카드의 테스트 능력을 향상시킬 수 있도록 하는, 제이택(JTAG)을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드를 제공하는 데 있다.
상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 제이택(JTAG)을 지원하는 다수의 반도체 칩(DUT)의 제이택(JTAG)과 관련된 핀과 접촉되어 탐침을 수행하는 프로브카드 니들과, 테스터의 제이택(JTAG)과 관련된 드라이버채널에 상기 다수의 DUT의 TMS(Test Mode Select), TCK(Test Clock), TRST(Test Reset), TDI(Test Data In)와 관련된 입력핀을 공유 연결시키는 입력라인과, 선행 연결된 DUT의 TDO(Test Data Out)와 관련된 출력핀에 후행 연결된 DUT의 TDI(Test Data In)와 관련된 입력핀을 각각 직렬로 연결시키는 연결라인과, 최종 DUT의 TDO(Test Data Out)와 관련된 출력핀에 상기 테스터의 TDO(Test Data Out)와 관련된 출력측 채널을 연결하는 출력라인을 포함하여 이루어지는 것을 특징으로 한다.
이 발명의 구성은, 상기 입력라인에 의한 테스터의 제이택(JTAG)과 관련된 드라이버채널과 상기 다수의 DUT의 TMS, TCK, TRST와 관련된 입력핀의 공유 연결은, 상기 드라이버채널과 상기 다수의 DUT 중 어느 하나의 DUT의 입력핀이 연결되는 도선상에서 분기되어 상기 다수의 DUT 중 다른 하나의 DUT의 입력핀에 연결되는 구조로 이루어지면 바람직하다.
이 발명의 구성은, DUT의 개수를 추가시키는 경우에, 입력라인과 연결되는 드라이버채널의 수는 일정하게 유지되며, 드라이버채널과 연결되는 DUT의 입력핀의 개수는 추가되는 DUT의 핀수 만큼 추가되는 구조로 이루어지면 바람직하다.
이 발명의 구성은, DUT의 수가 추가되는 경우에, 입력라인과 연결되는 드라이버채널의 수는 일정하게 유지되며, 상기 출력라인과 연결되는 출력측 채널의 수도 일정하게 유지되는 구조로 이루어지면 바람직하다.
이 발명의 구성은, 반도체 칩 내부의 내부의 바운더리 스캔 셀들을 직렬화하여 시프트(shift) 동작으로 테스트 벡터(Test vector)가 주입될 수 있도록 입력라인을 통하여 주입되는 벡터(Vector)도 직렬화 되어 있는 벡터를 사용하면 바람직하다.
이 발명은, 다수의 제이택(JTAG)을 지원하는 반도체 칩을 동시에 테스트함에 있어서 다수의 반도체 칩에서 공통되는 제이택(JTAG)과 관련된 입력핀을 테스터 드라이버채널에 공유 연결하는 구조를 프로브카드에 적용함으로써 제이택(JTAG)과 관련된 한세트의 드라이버채널만으로도 제이택(JTAG)을 지원하는 다수의 반도체 칩에 대한 테스트를 가능하도록 하여 멀티 사이트 테스트시에 사용되는 드라이버채널의 수를 입력핀의 수만큼 필요로 하지 않음과 동시에 프로브카드의 테스트 능력을 향상시킬 수 있도록 하는, 효과를 갖는다.
이하, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하기로 한다. 이 발명의 목적, 작용, 효과를 포함하여 기타 다른 목적들, 특징점들, 그리고 동작상의 이점들이 바람직한 실시예의 설명에 의해 보다 명확해질 것이다.
참고로, 여기에서 개시되는 실시예는 여러가지 실시가능한 예중에서 당업자의 이해를 돕기 위하여 가장 바람직한 실시예를 선정하여 제시한 것일 뿐, 이 발명의 기술적 사상이 반드시 이 실시예에만 의해서 한정되거나 제한되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화와 부가 및 변경이 가능함은 물론, 균등한 타의 실시예가 가능함을 밝혀 둔다.
도 2는 이 발명의 일실시예에 따른 제이택(JTAG)을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드의 채널 구성도이고, 도 3는 이 발명의 일실시예에 따른 제이택(JTAG)을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드의 연결 구성도이다.
도 2 및 도 3에 도시되어 있는 바와 같이, 이 발명의 일실시예에 따른 제이택(JTAG)을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드의 구성은, 제이택(JTAG)을 지원하는 다수의 반도체 칩(DUT)(61, 62, 63)의 제이택(JTAG)와 관련된 핀(61a, 62a, 63a, 61b, 62b, 63b)과 접촉되어 탐침을 수행하는 프로브카드 니들(도시되지 않음)과, 테스터(40)의 제이택(JTAG)과 관련된 드라이버채널(41)에 상기 다수의 DUT(61, 62, 63)의 TMS, TCK, TRST, TDI와 관련된 입력핀(61a, 62a, 63a)을 공유 연결시키는 입력라인(51)과, 선행 연결된 DUT(61, 62)의 TDO와 관련된 출력핀(61b, 62b)에 후행 연결된 DUT(62, 63)의 TDI와 관련된 입력핀(61b, 62b)을 각각 직렬로 연결시키는 연결라인(52a, 52b)과, 최종 DUT(63)의 TDO와 관련된 출력 핀(63b)에 상기 테스터(40)의 TDO와 관련된 출력측 채널(42)을 연결하는 출력라인(53)을 포함하여 이루어지는 것을 특징으로 한다.
상기 입력라인(51)에 의한 테스터(40)의 제이택(JTAG)과 관련된 드라이버채널(41)과 상기 다수의 DUT(61, 62, 63)의 TMS, TCK, TRST와 관련된 입력핀(61a, 62a, 63a)의 공유 연결은, 상기 드라이버채널(41)과 상기 다수의 DUT 중 어느 하나의 DUT의 입력핀이 연결되는 도선상에서 분기되어 상기 다수의 DUT 중 다른 하나의 DUT의 입력핀에 연결되는 구조로 이루어진다.
이 발명의 일실시예에서는 DUT(61,62,63)의 개수를 3개로 구성한 예를 보여주고 있지만, 그 수를 더욱 증가시켜 구성할 수도 있다. 이와 같이 DUT의 개수를 추가시키는 경우에, 입력라인(51)과 연결되는 드라이버채널(41)의 수는 일정하게 유지되며, 드라이버채널(41)과 연결되는 DUT의 입력핀의 개수는 추가되는 DUT의 핀수 만큼 추가되는 구조로 이루어진다. 또한, 상기 DUT의 수가 추가되면 상기 입력라인(51)과 연결되는 드라이버채널(41)의 수는 일정하게 유지되며, 상기 출력라인(53)과 연결되는 출력측 채널(42)의 수도 일정하게 유지되는 구조로 이루어진다.
상기한 구성에 의한, 이 발명의 일실시예에 따른 제이택(JTAG)을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드의 작용은 다음과 같다.
DUT(61,62,63)의 입력핀(61a,62a,63a)은 입력라인(51)을 통하여 연결되는 드라이버채널(41)을 공유한다. 즉, 입력라인(51)을 통하여 테스터(40)의 드라이버채널(41)이 다수의 DUT(61,62,63)의 입력핀(61a,62a,63a)에 공통으로 연결되는 경우에, 상기 드라이버채널(12a)과 상기 다수의 DUT(61,62,63)중 어느 하나의 DUT(61) 의 입력핀(61a)이 연결되는 도선상에서 분기되어 다른 하나의 DUT(62)의 입력핀(62a)에 연결되고, 또다시 분기되어 또다른 하나의 DUT(63)의 입력핀(63a)에 연결된다. 따라서, 제이택(JTAG)과 관련된 한세트의 드라이버채널(41)을 가지고 다수의 DUT(61,62,63)의 입력핀(61a,62a,63a)에 연결하여 테스트함으로써 여유 드라이버채널(43)을 발생시킬 수 있다.
상기 구성이 가능한 이유는, 테스터(40)에 동일한 종류의 DUT(61,62,63)가 병렬적으로 연결됨으로써 그 수가 다수일지라도 동일한 입력신호(TMS, TCK, TRST)가 입력될 수 있으며, 동일한 신호가 송신되는 드라이버채널(41)을 공통으로 사용하더라도 다수의 DUT(61,62,63)의 입력핀(61a,62a,63a)에는 동일한 입력신호(TMS, TCK, TRST)를 인가시킬 수 있기 때문이다. 따라서 상기한 바와 같은 구성을 양산용으로서 적용하기 위해서는 다수의 DUT(61,62,63)는 같은 종류의 칩인 경우로 한정하여 적용함이 바람직하다.
이에따라, 테스터(40)는 4개의 신호(TMS, TCK, TRST, TDI)와 관련된 드라이버채널(41)과 1개의 신호(TDO)와 관련된 출력측 채널(42)만을 가지고도 다수의 DUT(61, 62, 63)에 대한 테스트를 실현할 수 있게 된다.
이와 같이, 테스터(40)의 드라이버채널(41)을 공유함으로써 제이택(JTAG)과 관련된 드라이버채널(41) 및 출력측 채널(42)이 DUT(61,62,63)의 입력핀(61a,62a,63a) 및 출력핀(61b, 62b, 63b)에 비해 상대적으로 부족한 경우에도 여러 개의 DUT(61, 62, 63)를 한번에 테스트하는 멀티 사이트 테스트가 가능해진다.
도 3는 이 발명의 일실시예에 따른 제이택(JTAG)을 지원하는 반도체 칩의 멀 티 사이트 테스트용 프로브 카드의 연결 구성도이다. 도 3에서는 설명의 편의를 위하여 DUT(61,62,63)의 개수를 3개로 구성하여 이와 관련된 입력라인(51)과 연결라인(52a, 52b)과 출력라인(53)을 나타내었으나, 실제 프로브카드에는 더 많은 수의 DUT를 위한 라인이 구비되어 있다.
프로브 카드를 이용한 멀티 사이트 테스트시에, 프로브카드의 니들(needle,탐침)은 상기한 라인의 수 만큼 있어야 한다.
본 발명의 구성은 프로브카드의 라인과 니들의 개수를 줄일 수 있는 데 있는 것이 아니며, 멀티 사이트 테스트시에 필요한 테스터(40)의 드라이버채널(41)의 수를 줄일 수 있는 것에 그 특징이 있는 것이다.
도 4는 이 발명의 일실시예에 따른 제이택(JTAG)을 지원하는 반도체 칩의 내부 구성 블럭도이다.
도 4에 도시되어 있듯이 이 발명의 일실시예에 따른 제이택(JTAG)을 지원하는 반도체 칩은 IEEE1149.1 표준에 따라 칩에 바운더리 스캔 셀(Boundary Scan Cell)을 가지며 이 바운더리 스캔 셀을 제어하기 위한 TAP(Test Access Port)으로서 입력핀 4개(TMS, TCK, TRST, TDI)와 출력핀 1개(TDO)를 갖는다.
이렇게 제이택(JTAG)을 지원하는 반도체 칩은 내부적으로 TAP에 의해 제어가 가능한 바운더리 스캔 셀(Boundary Scan Cell)들이 시리얼(Serial)화 되어 있으며, 이 구조를 이용하면 반도체 칩의 원래의 신호 핀(Signal Pin)들을 사용하지 않고도 소수의 TAP만을 이용하여 코어(Core)의 내부 특정 로직(Logic)을 동작시키거나 내부 메모리에 데이터(Data)를 기록할 수 있다. 이러한 기능은 주로 하드웨어 개발자 들이 디버깅(Debugging) 용으로 사용하고 있으며 본 발명에서는 이 기능을 테스트(Test)에 이용한다.
제이택(JTAG)을 지원하는 반도체 칩의 각 블록의 기능에 대해서 살펴보면 다으모가 같다.
인스트럭션 레지스터(Instruction Register)는 명령 기억 장소 인데, 이것에 의해서 TDI와 TDO가 어디에 연결될지를 결정한다.
아이디피케이션 레지스터(Identification Register)는 제이텍(JTAG)을 사용하는 장치(디바이스)에 대한 정보가 기억되어 있다. 이것을 이용하여 해당 칩이 어떤 것인지를 알아낼 수 있다.
바이패스 레지스터(Bypass Register)는 말 그대로 TDI를 TDO로 바로 연결시키는 기능을 한다.
탭 컨트롤러(TAP Controller)는 제이택(JTAG)의 모든 레지스터(Register)를 제어한다.
이러한 제이택(JTAG)을 지원하는 반도체 칩을 웨이퍼 테스트(Wafer Test)에 이용하기 위해서는 크게 하드웨어적인 구조 및 소프트웨어적(프로그램적)인 구조가 필요하다.
먼저 하드웨어적 구조에 대해 설명하면 프로브 카드(Probe card)에서 테스트(test)할 반도체 칩의 TDI, TDO 핀(pin)을 직렬(serial)로 연결해야 한다. 이론적으로는 무한정으로 연결할 수 있지만 전원(Power)은 각각 연결되어야 하므로 장비에서 지원하는 전원(Power) 수만큼 칩을 연결해야 한다.
이러한 하드웨어적 구조를 사용하면 테스터(40)에서 기본적으로 필요한 채널은 전원핀을 제외하면 TMS, TCK, TRST, TDI, TDO를 위한 5개이다. 이렇게 최소한의 채널을 사용하여 다수의 반도체 칩을 한번에 테스트(Test)할 수 있게 된다.
또한, 본 발명에서와 같은 제이택(JTAG)을 이용하여 웨이퍼 테스트(wafer test)를 하기 위해서는 상기한 하드웨어 구조 외에 소프트웨어적인 접근이 필요하다.
테스터(40)에서 멀티사이트(Multi-site)용 테스트 프로그램(test program) 작성시 제이택(JTAG)용 레지스터(register)들을 제어할 수 있는 모듈을 같이 넣어 프로그램해야 하며, 또한 테스트 벡터(Test Vector)도 이 구조에 맞게 작성되어야 한다.
종래의 테스트 벡터(Test Vector)는 반도체 칩의 모든 핀(pin)에 동시에 입력되도록 병렬(parallel)하게 되어 있지만, 본 발명에서는 반도체 칩 내부의 내부의 바운더리 스캔 셀들을 직렬화하여 시프트(shift) 동작으로 테스트 벡터(Test vector)가 주입되도록 되어 있어 주입되는 벡터(Vector)도 직렬화 되어야 한다.
다음의 표 1은 각 반도체 칩에 필요한 제이택 모드(JTAG mode)이며 각 모드를 이용하여 반도체 칩 내부에 데이터(data)가 입력되고 출력됨을 제어할 수 있다. 이러한 제어 기능을 테스트 프로그램(Test program)에 같이 구현해야만 상기한 바와 같은 하드웨어 구조를 갖는 웨이퍼의 테스트가 가능하다.
표 1
모드 설명
바이패스(BYPASS) TDI와 TDO를 직접 연결
아이디 코드(IDCODE) TDI와 TDO를 ID CODE를 갖는 ID 레지스터에 연결
디바이스의 정보를 얻는데 사용
샘플(SAMPLE) TDI와 TDO를 바운더리 스캔셀에 연결
그러나 시스템의 동작에는 전혀 영향을 끼치지 않음
이 기능은 시스템의 상태를 실시간으로 감시하기 위해 사용
내부 테스트(INTEST) TDI와 TDO를 바운더리 스캔셀에 연결
그러나 외부 핀에 영향을 끼치지 않음
이 기능은 반도체칩 내부의 동작 상태를 시험하기 위해 사용
외부 테스트(EXTEST) TDI와 TDO를 바운더리 스캔셀에 연결
그러나 내부 로직에는 영향을 끼치지 않고 외부 핀에만 영향을 끼침
이 기능은 반도체칩 외부 즉, 프로브 카드로 서로 연결된 반도체 칩의 동작 상태를 시험하기 위한 기능으로 사용 즉 실제 반도체 칩의 동작을 테스터에서 관측하려면 이 기능이 반드시 필요함
하이임피던스(HIGHZ) 모든 외부 핀들의 출력상태를 하이 임피던스 상태로 만듬
이 기능은 디바이스 외부 즉, 프로브 카드로 서로 연결된 반도체 칩의 동작 상태를 시험하기 위한 기능으로 외부 테스트(EXTEST)와 다른점은 멀티(Multi)로 연결된 반도체칩의 개별적인 테스트를 위해 이 기능이 필요 즉, 필요하지 않은 칩의 핀을 하이임피던스상태로 만들고 필요한 칩만 외부테스트하여 테스트함
도 1은 종래의 제이택(JTAG)을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드의 채널 구성도이다.
도 2는 이 발명의 일실시예에 따른 제이택(JTAG)을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드의 채널 구성도이다.
도 3는 이 발명의 일실시예에 따른 제이택(JTAG)을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드의 연결 구성도이다.
도 4는 이 발명의 일실시예에 따른 제이택(JTAG)을 지원하는 반도체 칩의 내부 구성 블럭도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
40 : 테스터 41 : 드라이버 채널
42 : 출력측 채널 43 : 여유 드라이버 채널
51 : 입력라인 52a, 52b : 연결라인
53 : 출력라인 61, 62, 63 : 반도체 칩

Claims (6)

  1. 제이택을 지원하는 다수의 반도체 칩(DUT)의 제이택과 관련된 핀과 접촉되어 탐침을 수행하는 프로브카드 니들과,
    테스터의 제이택과 관련된 드라이버채널에 상기 다수의 DUT의 TMS, TCK, TRST, TDI와 관련된 입력핀을 공유 연결시키는 입력라인과,
    선행 연결된 DUT의 TDO와 관련된 출력핀에 후행 연결된 DUT의 TDI와 관련된 입력핀을 각각 직렬로 연결시키는 연결라인과,
    최종 DUT의 TDO와 관련된 출력핀에 상기 테스터의 TDO와 관련된 출력측 채널을 연결하는 출력라인을 포함하여 이루어지는 것을 특징으로 하는 제이택을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드.
  2. 제 1항에 있어서,
    상기 입력라인에 의한 테스터의 제이택과 관련된 드라이버채널과 상기 다수의 DUT의 TMS, TCK, TRST와 관련된 입력핀의 공유 연결은, 상기 드라이버채널과 상기 다수의 DUT 중 어느 하나의 DUT의 입력핀이 연결되는 도선상에서 분기되어 상기 다수의 DUT 중 다른 하나의 DUT의 입력핀에 연결되는 구조로 이루어지는 것을 특징으로 하는 제이택을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드.
  3. 제 1항에 있어서,
    DUT의 개수를 추가시키는 경우에, 입력라인과 연결되는 드라이버채널의 수는 일정하게 유지되며, 드라이버채널과 연결되는 DUT의 입력핀의 개수는 추가되는 DUT의 핀수 만큼 추가되는 구조로 이루어지는 것을 특징으로 하는 제이택을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드.
  4. 제 1항에 있어서,
    DUT의 수가 추가되는 경우에, 입력라인과 연결되는 드라이버채널의 수는 일정하게 유지되며, 상기 출력라인과 연결되는 출력측 채널의 수도 일정하게 유지되는 구조로 이루어지는 것을 특징으로 하는 제이택을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드.
  5. 제 1항에 있어서,
    반도체 칩 내부의 내부의 바운더리 스캔 셀들을 직렬화하여 시프트 동작으로 테스트 벡터가 주입될 수 있도록 입력라인을 통하여 주입되는 테스트 벡터도 직렬화 되어 있는 벡터를 사용하는 것을 특징으로 하는 제이택을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드.
  6. 제 5항에 있어서,
    상기한 테스트 벡터는 다음과 같은 모드를 갖는 것을 특징으로 하는 제이택(JTAG)을 지원하는 반도체 칩의 멀티 사이트 테스트용 프로브 카드.
    모드 설명 바이패스(BYPASS) TDI와 TDO를 직접 연결
         아이디 코드(IDCODE) TDI와 TDO를 ID CODE를 갖는 ID 레지스터에 연결
    디바이스의 정보를 얻는데 사용
         샘플(SAMPLE) TDI와 TDO를 바운더리 스캔셀에 연결
    그러나 시스템의 동작에는 전혀 영향을 끼치지 않음
    이 기능은 시스템의 상태를 실시간으로 감시하기 위해 사용
         내부 테스트(INTEST) TDI와 TDO를 바운더리 스캔셀에 연결
    그러나 외부 핀에 영향을 끼치지 않음
    이 기능은 반도체칩 내부의 동작 상태를 시험하기 위해 사용
         외부 테스트(EXTEST) TDI와 TDO를 바운더리 스캔셀에 연결
    그러나 내부 로직에는 영향을 끼치지 않고 외부 핀에만 영향을 끼침
    이 기능은 반도체칩 외부 즉, 프로브 카드로 서로 연결된 반도체 칩의 동작 상태를 시험하기 위한 기능으로 사용 즉 실제 반도체 칩의 동작을 테스터에서 관측하려면 이 기능이 반드시 필요함
         하이임피던스(HIGHZ) 모든 외부 핀들의 출력상태를 하이 임피던스 상태로 만듬
    이 기능은 디바이스 외부 즉, 프로브 카드로 서로 연결된 반도체 칩의 동작 상태를 시험하기 위한 기능으로 외부 테스트(EXTEST)와 다른점은 멀티(Multi)로 연결된 반도체칩의 개별적인 테스트를 위해 이 기능이 필요 즉, 필요하지 않은 칩의 핀을 하이임피던스상태로 만들고 필요한 칩만 외부테스트하여 테스트함
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* Cited by examiner, † Cited by third party
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KR20180026180A (ko) * 2016-09-02 2018-03-12 주식회사 아이닉스 체인 형태로 연결된 디바이스 및 그 설정 방법
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