JP4518790B2 - 半導体装置及びその制御方法 - Google Patents
半導体装置及びその制御方法 Download PDFInfo
- Publication number
- JP4518790B2 JP4518790B2 JP2003505771A JP2003505771A JP4518790B2 JP 4518790 B2 JP4518790 B2 JP 4518790B2 JP 2003505771 A JP2003505771 A JP 2003505771A JP 2003505771 A JP2003505771 A JP 2003505771A JP 4518790 B2 JP4518790 B2 JP 4518790B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- error
- instruction code
- unit
- register unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/008—Reliability or availability analysis
Description
【発明の属する技術分野】
本発明は、半導体装置及びその制御方法に係り、特に、信頼性試験用の回路内蔵する半導体装置及びその制御方法に関する。
【0002】
【従来の技術】
近年、集積回路の集積度は年々増加しており、それと共に集積回路を用いた情報処理装置の試験方法も変化してきている。最近では、LSIやFPGA等の集積回路の信頼性を向上させるためにJTAG(JOINT TEST ACTION GROUP)対応のものが増加してきている。そこで、集積回路には高い信頼性でJTAG試験を実行できることが望まれている。
【0003】
従来、JTAGは半導体装置の製造試験などに用いられていたため、命令を転送する場合でも、さほど高速に転送することはない。よって、伝送路上の誤りが問題になることは少なかった。しかし、最近、情報処理装置のピン数の削減によるチップ面積の低減などを目的として、JTAGを用いて情報処理装置の動作モード等を制御するようになっている。このため、命令コードが誤って転送された場合には、重要な障害が発生する恐れがある。
【0004】
そこで、一度入力した命令コードをスキャンにより読み出し、伝送路中に誤りが発生していないかどうかを確認していた。さらに、単純にスキャンをして値を読み出してしまうと、命令コードが他のコードに変わっている可能性があるので、読み出した値を再度自動的に転送し直す方法や、最初から同じコードを2回分転送し、スキャンにより読み戻された値が正しいか否かを確認するなどの方法が取られていた。
【0005】
【発明が解決しようとする課題】
しかるに、従来の命令を確認する方法では、命令を与える側で確認していても、命令を受け取る側で実際に転送された命令が正しいか否かは保証されてないので、命令を受け取る側の情報処理装置での処理の信頼性を保証することはできなかった。例えば、伝送路上で命令にエラーが発生した場合などには処理の信頼性を保証することはできない。
【0006】
また、データレジスタなどの値を確認する場合でも、通常のJTAGステートで動作を行なうと、データが必ずキャプチャステートとアップデートステートとを通過することになり、書き込みと読み出し機能とを分けて確認することができない等の問題点があった。
【0007】
本発明は上記の点に鑑みてなされたもので、高い信頼性で信頼性試験を実行できる半導体装置及びその制御方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明の半導体装置は、入力端子からシフトされた命令コードを保持する命令レジスタ部と、命令レジスタ部に保持された命令コードのエラーを検出し、検出されたエラーに基づいてエラー情報を出力するエラー検出部と、命令コードに含まれるライトビットに基づいて、命令レジスタ部に保持された命令コードを、エラー検出部が出力するエラー情報で命令コードに含まれるエラーフラグを更新して、保持する命令保持レジスタ部と、命令保持レジスタ部に保持された命令コードに含まれるエラーフラグが、命令コードにエラーが発生している旨を表す場合には、命令コードのデコードを抑止する命令デコード部と、命令保持レジスタ部に保持された命令コードに含まれるリードビットに基づいて、命令保持レジスタ部に保持された命令コードを命令レジスタ部に書き戻す制御部を含む。
【0009】
【発明の効果】
本発明によれば、半導体装置内部で入力された命令のエラーを検出し、外部に通知することにより、外部で処理の正当性を確認でき、また、半導体装置内部で命令のエラーを検出したときに、命令を抑止することにより、不要な命令を実行することを防止できるため、半導体装置の試験の信頼性を向上でき、よって、情報処理装置の信頼性を向上させることができる。
【0010】
【発明の実施の形態】
図1に本発明の一実施例のブロック構成図を示す。
【0011】
本実施例の情報処理装置1は、例えば、入力ピン11、入力バッファ12、コアロジック部13、出力バッファ14、出力ピン15、バウンダリスキャン回路16を含む構成とされている。入力ピン11に供給された信号は、入力バッファ12を介してコアロジック部13に供給される。コアロジック部13は、入力ピン11から入力バッファ12を介して供給された入力信号に所定の処理を行なう。コアロジック部13で処理された信号は、出力バッファ14を介して出力ピン15から出力される。
【0012】
バウンダリスキャン回路15は、例えば、“IEEE Standard 1149.1”(JTAG)に準拠した回路であり、コアロジック部13のテストを行なう回路である。バウンダリスキャン回路15は、バウンダリスキャンレジスタ部21、命令レジスタ部22、データレジスタ部23、バイパスレジスタ24、マルチプレクサ25、26、TAP(test access port)コントローラ27、出力バッファ28、テストデータ入力ピンTDI、テストモードセレクトピンTMS、テストクロックピンTCLK、テストデータ出力ピンTDOを含む構成とされている。
【0013】
テストデータ入力ピンTDI、テストモードセレクトピンTMS、テストクロックピンTCLK、テストデータ出力ピンTDOは、JTAGコントローラ2に接続される。テストデータ入力ピンTDIには、JTAGコントローラ2からテストデータ、テスト命令などがシリアルに入力される。テストデータ入力ピンTDIに入力されるデータあるは命令は、バウンダリスキャンレジスタ部21、命令レジスタ部22、データレジスタ部23、バイパスレジスタ部24に供給される。
【0014】
バウンダリスキャンレジスタ部21は、バウンダリスキャンセル31を含む構成とされている。バウンダリスキャンセル31は、入力バッファ12及び出力バッファ14とコアロジック部13との間に設けられている。バウンダリスキャンレジスタ部21は、テストデータ入力ピンTDIに入力されたデータを保持し、コアロジック部13に入力する。また、バウンダリスキャンレジスタ部21は、コアロジック部13からの出力を保持する。バウンダリスキャンセル31に保持されたデータは、順次シフトされ、マルチプレクサ25に供給される。
【0015】
命令レジスタ部22は、テストデータ入力ピンTDIからのテスト命令を保持し、マルチプレクサ25に出力するとともに、デコードしてマルチプレクサ25を制御する。このとき、命令レジスタ部22は、テスト命令に対してエラー検出を行い、エラーが検出されたテスト命令は実行されないように抑止されるように制御している。このようにエラー検出を行ない、命令の実行を抑止することにより、テスト命令に伝送路上で誤りがあっても、誤った命令を実行しなくて済む。なお、命令レジスタ部22の詳細は、後述、図面とともに説明する。
【0016】
データレジスタ部23は、8ビットのシフトレジスタから構成されており、テストデータ入力ピンTDIから入力されるデータをテストデータ出力ピンTDOからユーザデータとして出力するための経路を提供している。データレジスタ部23に保持されたデータは、順次シフトされ、マルチプレクサ25に供給される。
【0017】
バイパスレジスタ部24は、1ビットのレジスタから構成されており、テストデータ入力ピンTDIから入力されたテストデータをテストデータ出力ピンTDOから出力するための最短の経路を提供している。バイパスレジスタ部24に保持されたデータは、マルチプレクサ25に供給される。
【0018】
マルチプレクサ25は、命令レジスタ部22からのテスト命令に基づいてバウンダリスキャンレジスタ部21の出力又は命令レジスタ部22の出力又はデータレジスタ部23の出力又はバイパスレジスタ部24の出力を選択的に出力する。マルチプレクサ25で選択されたデータは、マルチプレクサ26に供給される。
【0019】
マルチプレクサ26には、マルチプレクサ25で選択データの他、命令レジスタ部22からリセット出力及びTAPコントローラ27からセレクト信号が供給される。
【0020】
マルチプレクサ26は、TAPコントローラ27からのセレクト信号に基づいてマルチプレクサ25の出力又は命令レジスタ部22の出力を選択的に出力する。マルチプレクサ26の出力は出力バッファ28を介してテスト出力ピンTDOに供給される。出力バッファ28には、TAPコントローラ27からリセット信号が供給される。出力バッファ28は、TAPコントローラ27からのリセット信号に基づいてマルチプレクサ26の出力のテスト出力ピンTDOへの出力を停止させる。
【0021】
TAPコントローラ27には、テストモードセレクトピンTMSからテストモードセレクト信号が供給され、テストクロックピンTCLKからクロックが供給されている。TAPコントローラ27は、テストモードセレクト信号及びクロックに基づいてデータのシフト及びデータの選択を制御している。
【0022】
次に命令レジスタ部22について詳細に説明する。
【0023】
図2は本発明の一実施例の命令レジスタ部のブロック構成図を示す。
【0024】
本実施例の命令レジスタ部22は、命令レジスタ41、エラー検出回路42、ORゲート43、命令保持レジスタ44、命令デコーダ45、抑止信号生成回路46を含む構成とされている。
【0025】
命令レジスタ41は、12ビットシフトレジスタから構成され、テストデータ入力ピンTDIからシリアルに供給されるテストデータを順次にシフトしつつ保持する。テストデータ入力ピンTDIから供給されるテスト命令は、最下位から供給されており、12ビットで1つのテスト命令が構成される。
【0026】
図3は本発明の一実施例のテスト命令のデータ構成を説明するための図を示す。
【0027】
図3(A)は命令フィールドのデータ構成、図3(B)はパリティフィールドのデータ構成、図3(C)はオペレーションコードフィールドのデータ構成、図3(D)はステータスフィールドのデータ構成、図3(E)はフィックスフィールドのデータ構成を示す。
【0028】
テスト命令は、フィックスフィールドff、ステータスフィールドsf、オペレーションコードフィールドopf、パリティフィールドpfから構成されている。
【0029】
フィックスフィールドffには、2ビットが割り当てられており、入力時には「00」とされており、命令レジスタ41で固定値「01」が入力される。
【0030】
ステータスフィールドsfには、テスト命令がエラー検出状態か否かを示す情報が格納される。テスト命令入力時には、「00」が格納されており、エラー検出回路42によりエラーが検出されると、値が変化する。このため、ステータスフィールドsfを参照することによりエラーを検出できる。例えば、ステータスフィールドsfの2ビット目が“1”のときには、アップデート命令の格納時にエラーが発生したことが認識でき、3ビット目が“1”のときには、アップデートデータの格納時にエラーが発生したことを認識できる。
【0031】
なお、本実施例では、2ビット目を外部から強制的に“1”できる構成とされており、エラー検出回路42のエラー検出機能の試験に用いることもできる構成とされている。
【0032】
また、オペレーションコードフィールドopfには、命令コードが格納される。オペレーションコードフィールドopfの9ビット目と10ビット目には、JTAGステートを抑止するための情報が格納される。9ビット目は、DE(data error)ビットである。DEビットには、データレジスタ部23に格納されるデータのエラーに応じた値がセットされる。DEビットは、データレジスタ部23でデータにエラーが検出されると、“1”とされる。
【0033】
また、10ビット目は、IE(instruction error)ビットである。IEビットには、命令レジスタ部22に格納される命令のエラーに応じた値がセットされる。IEビットは、命令レジスタ部22で命令にエラーが検出されると、“1”とされる。
【0034】
オペレーションコードフィールドopfの9ビット目が“1”の時にはアップデートステートが実行され、10ビット目が“1”の時にはキャプチャステートが実行される。
【0035】
従って、命令レジスタの読み出しのみを行ないたい場合には9ビット目を“1”にし、10ビット目を“0”にすることによりキャプチャステートを実行し、アップデートステートを実行しないようにすることができる。また、命令レジスタの書き込みのみを行ないたい場合には9ビット目を“0”にし、10ビット目を“1”にすることによりアップデートステートを実行し、キャプチャステートを実行しないようにすることができる。
【0036】
また、9、10ビット目を共に“1”にすることによりキャプチャステート及びアップデートステートを共に実行することができる。
【0037】
また、パリティフィールドpfには、パリティ情報が格納されている。パリティフィールドpfに格納されるパリティ情報は、0〜10ビットのイーブンパリティとされている。エラー検出回路42は、このパリティフィールドpfに格納されるパリティ情報を用いて命令情報のエラーを検出する。
【0038】
エラー検出回路42によりエラーが検出されると、命令保持レジスタ44のIE(instruction error)ビットが“1”とされる。命令保持レジスタ44に保持された命令情報は、命令デコーダ45に供給される。命令デコーダ45は、命令保持レジスタ44に保持された命令情報をデコードする。このとき、命令情報のIEビットが“1”の場合には、命令の実行が抑止されるデコードが行なわれる。
【0039】
また、命令保持レジスタ44に保持された命令情報は、命令レジスタ41に反映される。命令レジスタ41に反映された命令情報は、シフトIRステートによって出力端子TDOから出力され、JTAGコントローラ2に供給される。JTAGコントローラ2では、出力端子TDOからの命令情報のIEビットを認識することによりエラーの有無を認識できる。
【0040】
次に本実施例の命令レジスタ部22の動作を、フローチャートを用いて説明する。
【0041】
図4に本発明の一実施例の命令レジスタ部の動作フローチャートを示す。
【0042】
まず、ステップS1−1で命令レジスタ41に命令をシフトインする。ステップS2で、命令レジスタ41に格納された命令のパリティチェックを行ない、パリティエラーが検出されたか、不検出かを判定する。
【0043】
ステップS1−2で、パリティエラーが検出されなければ、ステップS1−3でステータスフィールドsfのIEビットが“1”か否かを判定する。
【0044】
ステップS1−2でパリティエラーが検出された場合、あるいは、ステップS1−3でIEビットが“1”の場合には、ステップS1−4で命令保持レジスタ44のステータスフィールドsfのIEビットを“1"にする。これらの動作は、図2に示すエラー検出回路42、及びORゲート43により実現されている。
【0045】
次にステップS1−5で命令レジスタ41に格納された命令のオペレーションコードのライトビットが“1”か否かを判定する。ステップS1−5でライトビットが“1”であれば、ステップS1−6で命令レジスタ41に格納された命令を命令保持レジスタ44にライトする、いわゆる、アップデートIRが実行される。
【0046】
次に、ステップS1−6でアップデートIRが実行されると、ステップS1−7で、命令保持レジスタ44のステータスフィールドsfのIEビットが“1”か否かを判定するとともに、ステップS1−8で、オペレーションコードのリードビットが“1”か否かを判定する。ステップS1−7でIEビットが“1”であれば、ステップS1−9で命令保持レジスタ44に格納された命令をデコードする。命令のデコードは、デコーダ45で行ない、ステップS1−1に戻る。このとき、IEビット又はDEビットが“1”であれば、デコーダ45がこれを検出して、命令の実行を抑止する。このため、エラーの発生した命令が実行されることがなくなる。
【0047】
また、ステップS1−8で、オペレーションコードのリードビットが“1”の場合には、命令保持レジスタ44に格納された命令を命令レジスタ41に移す、いわゆる、キャプチャIRが実行される。ステップS1−10でキャプチャIRが実行された場合及びステップS1−8でオペレーションコードのリードビットが“0”の場合又はステップS1−10でキャプチャIRが実行された後に、ステップS1−11で命令レジスタ41の命令をシフトアウト、すなわちシフトIRが実行される。ステップS1−2でエラーが検出された場合には、IEビットが“1”とされてシフトアウトされるため、JTAGコントローラ2で命令にエラーが発生されたことを通知できる。
【0048】
次に、データレジスタ部23の詳細を、図面を用いて説明する。
【0049】
図5は本発明の一実施例のデータレジスタ部のブロック構成図を示す。
【0050】
データレジスタ部23は、データレジスタ51、データ保持レジスタ52、エラー検出回路53を含む構成とされている。データレジスタ51は、例えば、8ビットのシフトレジスタから構成され、データ入力端子TDIからのデータを順次シフトしつつ格納する。データレジスタ51に格納されたデータは、データ保持レジスタ52に格納される。
【0051】
このとき、データレジスタ51に保持されたデータはエラー検出回路53に供給される。エラー検出回路53は、データレジスタ51に格納されたデータのパリティチェックを行う。エラー検出回路53で、データレジスタ51からデータ保持レジスタ52に保持されるデータにエラーが検出された場合には、エラー検出回路53の出力が“1”とされる。エラー検出回路53の出力は、命令レジスタ部22の命令保持レジスタ44のDEビットに格納される。エラー検出回路53でエラーが検出され、命令保持レジスタ44のDEビットが“1”とされると、命令レジスタ部22の命令デコーダ45での命令実行が抑止される。
【0052】
次に本実施例のデータレジスタ部23の動作を、図面を用いて説明する。
【0053】
図6は本発明の一実施例のデータレジスタ部の動作フローチャートを示す。
【0054】
まず、ステップS2−1でデータレジスタ51にデータシフトイン、すなわち、シフトDRが行なわれる。次にステップS2−2でエラー検出が行われ、パリティエラーが検出されたか、否かが判定される。
【0055】
ステップS2−2でパリティエラーが検出されると、ステップS2−3で命令レジスタ部22の命令保持レジスタ44のステータスフィールドsfのDEビットが“1”にされる。上記ステップS2−2、S2−3の動作は、図5に示されるエラー検出回路53により行われる。
【0056】
次にステップS2−4で命令レジスタ41のオペレーションコードのライトビットが“1”か否かが判定される。ステップS2−4で命令レジスタ41のオペレーションコードのライトビットが“1”の場合には、ステップS2−5でデータレジスタ51に格納されたデータをデータ保持レジスタ52に移す、いわゆる、アップデートDRが実行される。
【0057】
次に、ステップS2−4でオペレーションコードのライトビットが“0”の場合及びステップS2−5でデータがデータレジスタ51からデータ保持レジスタ52に移された場合には、ステップS2−6で命令レジスタ部22のオペレーションコードのリードビットが“1”か否かを判定される。ステップS2−6で命令レジスタ部22に格納されたオペレーションコードのリードビットが“1”の場合には、ステップS2−7でデータ保持レジスタ52に格納されたデータをデータレジスタ51に格納する。
【0058】
ステップS2−6でオペレーションコードのリードビットが“0”の場合又はステップS2−7でデータ保持レジスタ52に格納されたデータがデータレジスタ51に格納された後には、ステップS2−8でデータレジスタ51に格納されたデータをシフトアウト、すなわち、シフトDRを実行する。
【0059】
以上、本実施例によれば、命令及び/又はデータにエラーが発生した場合には、命令の実行が抑止され、JTAGコントローラ2に通知されるので、不要な命令を実行することがなくなり、JTAG試験を効率よく実施することができる。
【0060】
なお、本実施例では、エラー検出回路42としてパリティチェックを用いたが、命令レジスタ41に格納された命令情報と命令保持レジスタ44に格納された命令情報との一致/不一致を検出することにより命令情報のエラーを検出するようにしてもよい。
【0061】
図7は命令レジスタ部の第1変形例のブロック構成図を示す。同図中、図2と同一構成部分には同一符号を付し、その説明は省略する。
【0062】
本変形例の命令レジスタ部61は、エラー検出回路42及びORゲート43に代えて比較回路62を設けた構成とされている。
【0063】
比較回路62には、命令レジスタ41に格納されたデータと命令保持レジスタ44に格納されたデータとが供給されている。比較回路62は、命令レジスタ41に格納されたデータと命令保持レジスタに格納されたデータとの一致/不一致を検出し、両方のデータが一致するときには、“0”、不一致のときには“1”を出力する。
【0064】
比較回路62の出力は、命令レジスタ41のIEビット及びデコーダ45に供給される。命令レジスタ41のIEビットは、命令レジスタ41に格納された命令と命令保持レジスタ44に格納されため命令とが不一致のときに、比較回路62により“1”とされる。IEビットが“1”とされた命令をJTAGコントローラ2に通知することにより、JTAGコントローラ2でエラーの発生を検出できる。
【0065】
また、デコーダ45は、比較回路62の出力が“0”のときには命令保持レジスタ44に格納された命令をデコードし、実行可能とし、比較回路62の出力が“1"のときには命令の実行を抑止する。これにより、命令にエラーが発生したときには、命令の実行を抑止できる。
【0066】
次に本変形例の動作を図面とともに説明する。
【0067】
図8は本発明の一実施例の命令レジスタ部の第1変形例の動作フローチャートを示す。
【0068】
まず、ステップS3−1で命令レジスタ41に命令がシフトインされると、次にステップS3−2で命令レジスタ41に格納された命令を命令保持レジスタ44に格納する。ステップS3−2で命令レジスタ41に格納された命令が命令保持レジスタ44に格納されると、ステップS3−3で前回と同じ命令が命令レジスタ41に再びシフトインされる。
【0069】
ステップS3−3で命令レジスタ41に命令がシフトインされると、ステップS3−4で命令レジスタ41に格納された命令と命令保持レジスタ44に格納された命令とが一致か、不一致かを判定する。ステップS3−4で命令レジスタ41に格納された命令と命令保持レジスタ44に格納された命令とが一致する場合には、ステップS3−5で命令保持レジスタ44に格納された命令がデコードされ、実行される。また、ステップS3−4で命令レジスタ41に格納された命令と命令保持レジスタ44に格納された命令とが不一致の場合には、ステップS3−6で命令レジスタ41のIEビットが“1”とされる。また、このとき、命令保持レジスタ44に格納された命令は、デコードされず、命令は実行されない。これにより、命令レジスタ41に格納された命令がシフトアウトされると、JTAGコントローラ2で命令のエラーを認識でき、また、エラーが発生した命令を実行することもない。なお、ステップS3−4〜S3−6は、図7に示す比較回路62により実行される。
【0070】
また、上記実施例では、命令保持レジスタ44を設けたが、命令レジスタ41を設けた構成でも同様に命令のエラー検出及び命令の実行の抑止を行なうことができる。
【0071】
図9は命令レジスタ部の第2変形例のブロック構成図を示す。同図中、図2と同一構成部分には同一符号を付し、その説明は省略する。
【0072】
本変形例では、命令レジスタ41に格納された命令は、デコーダ45に直接供給可能とされている。また、エラー検出回路42の出力により、命令レジスタ41のIEビットを“1”にするとともに、デコーダ45の動作を抑止し、命令の実行を抑止する構成とされている。
【0073】
本変形例によれば、命令レジスタ41のIEビットを“1”として、命令レジスタ41の命令をシフトアウトすることによりJTAGコントローラ2に命令のエラーを通知でき、また、エラー検出回路42の出力によりデコーダ45の動作を抑止することにより命令の実行を抑止できる。本変形例によれば、命令保持レジスタが不要であるので、簡単な構成で回路構築できる。
【0074】
なお、本実施例では、JTAG試験用の回路を例にとって説明したが、本発明は同様な構成で試験を行なう回路一般に適用できる。
【0075】
なお、本発明は上記実施例に限定されるものではなく、請求の範囲の記載に基づいて種々の変形例が可能である。
【図面の簡単な説明】
【図1】 本発明の一実施例のブロック構成図である。
【図2】 本発明の一実施例の命令レジスタ部のブロック構成図である。
【図3】 本発明の一実施例の命令情報のデータ構成図である。
【図4】 本発明の一実施例の命令レジスタ部の動作フローチャートである。
【図5】 本発明の一実施例のデータレジスタ部のブロック構成図である。
【図6】 本発明の一実施例のデータレジスタ部の動作フローチャートである。
【図7】 本発明の一実施例の命令レジスタ部のブロック構成図である。
【図8】 本発明の一実施例の命令レジスタ部の第1変形例の動作フローチャートである。
【図9】 本発明の一実施例の命令レジスタ部の第2変形例のブロック構成図である。
【符号の説明】
Claims (10)
- 入力端子からシフトされた命令コードを保持する命令レジスタ部と、
前記命令レジスタ部に保持された命令コードのエラーを検出し、検出されたエラーに基づいてエラー情報を出力するエラー検出部と、
前記命令コードに含まれるライトビットに基づいて、前記命令レジスタ部に保持された命令コードを、前記エラー検出部が出力するエラー情報で命令コードに含まれるエラーフラグを更新して、保持する命令保持レジスタ部と、
前記命令保持レジスタ部に保持された命令コードに含まれるエラーフラグが、命令コードにエラーが発生している旨を表す場合には、命令コードのデコードを抑止する命令デコード部と、
前記命令保持レジスタ部に保持された命令コードに含まれるリードビットに基づいて、前記命令保持レジスタ部に保持された命令コードを前記命令レジスタ部に書き戻す制御部を含む半導体装置。 - 前記命令レジスタ部に保持された命令コードに含まれるエラーフラグのエラー情報と、前記エラー検出部が出力するエラー情報との論理和演算結果を出力する論理和演算部を有し、
前記命令保持レジスタ部は、前記命令コードに含まれるライトビットに基づいて、前記命令レジスタ部に保持された命令コードを、前記論理和演算部が出力する論理和演算結果で命令コードに含まれるエラーフラグを更新して、保持する請求項1記載の半導体装置。 - 出力端子を有し、
前記制御部は、前記命令保持レジスタに保持された命令コードに含まれるリードビットに基づいて、前記命令レジスタ部に書き戻した命令コードを、前記出力端子からシフトしながら出力する請求項1又は2記載の半導体装置。 - 前記エラー検出部は、前記命令レジスタ部に保持された命令コードのパリティエラーを検出し、検出されたパリティエラーに基づいてエラー情報を出力する請求項1又は3記載の半導体装置。
- 前記エラー検出部は、前記命令レジスタ部が保持する命令コードと、前記命令保持レジスタ部が保持する命令コードとの不一致を検出することにより、前記命令レジスタ部に保持された命令コードのエラーを検出し、検出されたエラーに基づいてエラー情報を出力する請求項1又は3記載の半導体装置。
- 少なくとも命令レジスタ部、エラー検出部、命令保持レジスタ部、命令デコード部、制御部を含む半導体装置の制御方法であって、
入力端子からシフトされた命令コードを前記命令レジスタ部に保持するステップと、
前記エラー検出部により、前記命令レジスタ部に保持された命令コードのエラーを検出し、検出されたエラーに基づいてエラー情報を出力するステップと、
前記命令コードに含まれるライトビットに基づいて、前記命令レジスタ部に保持された命令コードを、前記エラー検出部が出力するエラー情報で命令コードに含まれるエラーフラグを更新して、前記命令保持レジスタ部に保持するステップと、
前記命令保持レジスタ部に保持された命令コードに含まれるエラーフラグが、命令コードにエラーが発生している旨を表す場合には、前記命令デコード部による命令コードのデコードを抑止するステップと、
前記制御部により、前記命令保持レジスタ部に保持された命令コードに含まれるリードビットに基づいて、前記命令保持レジスタ部に保持された命令コードを前記命令レジスタ部に書き戻すステップとを含む半導体装置の制御方法。 - 前記半導体装置は、更に、論理和演算部を有し、
前記論理和演算部により、前記命令レジスタ部に保持された命令コードに含まれるエラーフラグのエラー情報と、前記エラー検出部が出力するエラー情報との論理和演算結果を出力し、
前記命令保持レジスタ部により、前記命令コードに含まれるライトビットに基づいて、前記命令レジスタ部に保持された命令コードを、前記論理和演算部が出力する論理和演算結果で命令コードに含まれるエラーフラグを更新して、保持する請求項6記載の半導体装置の制御方法。 - 前記制御部により、前記命令保持レジスタに保持された命令コードに含まれるリードビットに基づいて、前記命令レジスタ部に書き戻した命令コードを、前記半導体装置が有する出力端子からシフトしながら出力するステップを更に有する請求項6又は7記載の半導体装置の制御方法。
- 前記エラー検出部により、前記命令レジスタ部に保持された命令コードのパリティエラーを検出し、検出されたパリティエラーに基づいてエラー情報を出力する請求項6又は8記載の半導体装置の制御方法。
- 前記エラー検出部により、前記命令レジスタ部が保持する命令コードと、前記命令レジスタ部が保持する命令コードとの不一致を検出することにより、前記命令レジスタ部に保持された命令コードのエラーを検出し、検出されたエラーに基づいてエラー情報を出力する請求項6又は8記載の半導体装置の制御方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2001/005058 WO2002103519A1 (fr) | 2001-06-14 | 2001-06-14 | Procede de traitement d'informations et dispositif de traitement d'informations |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2002103519A1 JPWO2002103519A1 (ja) | 2004-10-07 |
JP4518790B2 true JP4518790B2 (ja) | 2010-08-04 |
Family
ID=11737434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003505771A Expired - Fee Related JP4518790B2 (ja) | 2001-06-14 | 2001-06-14 | 半導体装置及びその制御方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP4518790B2 (ja) |
WO (1) | WO2002103519A1 (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4990466A (ja) * | 1972-12-28 | 1974-08-29 | ||
JPS5245846A (en) * | 1975-10-08 | 1977-04-11 | Fujitsu Ltd | Error correction detection system |
JPS55110348A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Microprocessor |
JPS5798047A (en) * | 1980-12-10 | 1982-06-18 | Nec Corp | Data processor |
JPH08179943A (ja) * | 1994-12-27 | 1996-07-12 | Nec Ibaraki Ltd | マイクロプログラム取り出し制御方式 |
JPH10209376A (ja) * | 1996-12-17 | 1998-08-07 | Texas Instr Inc <Ti> | 半導体デバイス試験システムおよび方法 |
-
2001
- 2001-06-14 JP JP2003505771A patent/JP4518790B2/ja not_active Expired - Fee Related
- 2001-06-14 WO PCT/JP2001/005058 patent/WO2002103519A1/ja active Application Filing
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4990466A (ja) * | 1972-12-28 | 1974-08-29 | ||
JPS5245846A (en) * | 1975-10-08 | 1977-04-11 | Fujitsu Ltd | Error correction detection system |
JPS55110348A (en) * | 1979-02-16 | 1980-08-25 | Hitachi Ltd | Microprocessor |
JPS5798047A (en) * | 1980-12-10 | 1982-06-18 | Nec Corp | Data processor |
JPH08179943A (ja) * | 1994-12-27 | 1996-07-12 | Nec Ibaraki Ltd | マイクロプログラム取り出し制御方式 |
JPH10209376A (ja) * | 1996-12-17 | 1998-08-07 | Texas Instr Inc <Ti> | 半導体デバイス試験システムおよび方法 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2002103519A1 (ja) | 2004-10-07 |
WO2002103519A1 (fr) | 2002-12-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7577885B2 (en) | Semiconductor integrated circuit, design support software system and automatic test pattern generation system | |
KR100653296B1 (ko) | 메모리를 구비한 반도체 장치 및 메모리 테스트 방법 | |
JP3893238B2 (ja) | 半導体記憶装置の不良解析装置 | |
JP3795822B2 (ja) | 組込み自己テスト回路及び設計検証方法 | |
JPH01201736A (ja) | マイクロコンピュータ | |
US20090063917A1 (en) | Semiconductor integrated circuit | |
US20060184848A1 (en) | Semiconductor integrated circuit having test function and manufacturing method | |
JP2010123159A (ja) | 半導体集積回路 | |
US6408414B1 (en) | Semiconductor device provided with a boundary-scan test circuit | |
US7107502B2 (en) | Diagnostic method for detection of multiple defects in a Level Sensitive Scan Design (LSSD) | |
JP5421152B2 (ja) | 半導体集積回路 | |
US7395470B2 (en) | Method, apparatus, and computer program product for diagnosing a scan chain failure employing fuses coupled to the scan chain | |
US20080077836A1 (en) | Diagnostic Information Capture from Memory Devices with Built-in Self Test | |
JP4265934B2 (ja) | スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法 | |
JP4315775B2 (ja) | 半導体集積回路装置 | |
JP4518790B2 (ja) | 半導体装置及びその制御方法 | |
US7484147B2 (en) | Semiconductor integrated circuit | |
TWI249170B (en) | Semiconductor storage device and evaluation method | |
JP2008176828A (ja) | エラー検出訂正回路のテスト回路およびテスト方法 | |
JP4176944B2 (ja) | 半導体集積回路及び記録媒体 | |
US20070070739A1 (en) | Semiconductor memory device and its test method | |
US7724015B2 (en) | Data processing device and methods thereof | |
JP3809444B2 (ja) | 境界走査試験インタフェース中の内蔵データアクセス装置及び方法 | |
JP2007309733A (ja) | 半導体集積回路および半導体集積回路の検査方法 | |
JPH02276099A (ja) | マイクロプロセッサ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060818 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091130 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100511 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100518 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130528 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140528 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |