WO2002103519A1 - Procede de traitement d'informations et dispositif de traitement d'informations - Google Patents

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WO2002103519A1
WO2002103519A1 PCT/JP2001/005058 JP0105058W WO02103519A1 WO 2002103519 A1 WO2002103519 A1 WO 2002103519A1 JP 0105058 W JP0105058 W JP 0105058W WO 02103519 A1 WO02103519 A1 WO 02103519A1
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register
instruction
error
data
information processing
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PCT/JP2001/005058
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English (en)
French (fr)
Inventor
Toshiharu Kawanishi
Toshiro Nakazuru
Shigeaki Okutani
Osamu Nomura
Original Assignee
Fujitsu Limited
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Publication date
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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/008—Reliability or availability analysis

Definitions

  • the present invention relates to an information processing method and an information processing apparatus, and more particularly to an information processing method and an information processing apparatus having a built-in circuit for reliability test.
  • JTAG has been used for semiconductor device manufacturing tests, etc., so even when instructions are transferred, they are not transferred very quickly. Therefore, errors on the transmission path rarely became a problem.
  • the operation mode of the information processing device has been controlled using JTAG. Therefore, if the instruction code is erroneously transmitted, a serious trouble may occur.
  • the instruction code once input was read out by scanning, and it was checked whether an error occurred in the transmission path. Furthermore, if you simply scan and read the value, the instruction code may have been changed to another code.Therefore, there is a method to automatically transfer the read value again, or the same code from the beginning. The transfer was performed twice, and it was confirmed that the value read back by scanning was correct.
  • the instruction receiving side does not guarantee the correctness of the actually transferred instruction, so that the instruction receiving side We cannot guarantee the reliability of the processing in the information processing device and Was. For example, if an error occurs in an instruction on a transmission line, the reliability of processing cannot be guaranteed.
  • the present invention has been made in view of the above points, and an object of the present invention is to provide an information processing method and an information processing apparatus capable of executing a reliability test with high reliability. Disclosure of the invention
  • an instruction is stored in a first register, an error of the instruction stored in the first register is detected, and when an error is detected in the instruction, the occurrence of the error is notified to the outside, and Suppress the execution of the instruction when is detected.
  • the data stored in the first register is stored in the second register, and the error information in the second register is made valid.
  • the present invention refers to the error information of the data stored in the second register, executes the processing based on the data when the error information is invalid, and executes the processing based on the data when the error information is valid. Suppress processing.
  • the error is detected by comparing the data stored in the first register with the data stored in the second register, and comparing the data stored in the first register with the data stored in the second register. Data is detected by a mismatch.
  • the present invention by detecting an error in a command input inside the information processing apparatus and notifying the error to the outside, the validity of the processing can be confirmed outside. Also, when an instruction error is detected inside the information processing device, execution of an unnecessary instruction can be prevented by suppressing the instruction.
  • FIG. 1 is a block diagram of an embodiment of the present invention.
  • FIG. 2 is a block diagram of the instruction register unit according to one embodiment of the present invention.
  • FIG. 3 is a data configuration diagram of instruction information according to one embodiment of the present invention.
  • FIG. 4 is an operation flowchart of the instruction register unit according to one embodiment of the present invention.
  • FIG. 5 is a block diagram of a data register section according to an embodiment of the present invention.
  • FIG. 6 is an operation flowchart of the data register unit according to one embodiment of the present invention.
  • FIG. 5 is a block diagram of a first modification of the instruction register unit according to one embodiment of the present invention.
  • FIG. 8 is an operation flowchart of a first modification of the instruction register unit according to one embodiment of the present invention.
  • FIG. 9 is a block diagram of a second modification of the instruction register unit according to one embodiment of the present invention.
  • FIG. 1 shows a block diagram of an embodiment of the present invention.
  • the information processing apparatus 1 is configured to include, for example, an input pin 11, an input buffer 12, a core logic section 13, an output buffer 14, an output pin 15, and a boundary scan circuit 16. .
  • the signal supplied to the human input pin 11 is supplied to the core logic unit 13 via the input buffer 12.
  • the core logic unit 13 performs a predetermined process on an input signal supplied from the input pin 11 via the input buffer 12.
  • the signal processed by the core logic unit 13 is output from the output pin 15 via the output buffer 14.
  • the boundary scan circuit 16 is a circuit conforming to, for example, "IEEE Standard 1149. (JTAG), and is a circuit for testing the core logic unit 13.
  • the boundary scan circuit 16 is a boundary scan register unit 2 1 , Instruction register section 22, data register section 23, bypass register 24, multiplexers 25, 26, TAP (test access port) controller 27, output buffer 28, test data input pin TDI, test mode select Tobin TM S, test clock Pin TCLK: The test data output pin TDO is included.
  • test data input pin TDI The test data input pin TDI, the test mode select pin TMS, the test cook pin TCLK :, and the test data output pin TDO are connected to the JTAG controller 2. Test data, test instructions, and the like are input serially from the JTAG controller 2 to the test data input pin TDI.
  • the data or instruction input to the test data input pin TDI is supplied to the boundary scan register 21, instruction register 22, data register 23, and bypass register 24.
  • the boundary scan register 21 includes a boundary scan cell 31.
  • the boundary scan cell 31 is provided between the input logic 12 and the output buffer 14 and the core logic unit 13.
  • the boundary scan register 21 holds the data input to the test data input pin TDI and inputs the data to the core logic 13. Further, the boundary scan register section 21 holds the output from the core logic section 13.
  • the data held in the boundary scan cell 31 is sequentially shifted and supplied to the multiplexer 25.
  • the instruction register section 22 holds the test instruction from the test data input pin TDI, outputs the test instruction to the multiplexer 25, and decodes and controls the multiplexer 25 and the data register section 23. At this time, the instruction register section 22 performs error detection on the test instruction and controls the test instruction in which the error is detected so as not to be executed. In this way, error detection is performed, and execution of the instruction is suppressed, so that even if the test instruction has an error on the transmission line, the erroneous instruction need not be executed.
  • the details of the instruction register section 22 will be described later with reference to the drawings.
  • the data register section 23 is composed of a plurality of 8-bit shift registers, and provides a path for outputting data input from the test data input pin TDI as user data from the test data output pin TDO. I have.
  • the data held in the data register section 23 is sequentially shifted and supplied to the multiplexer 25.
  • the bypass register 24 consists of a 1-bit register, It provides the shortest path for outputting test data input from the data input pin TDI to the test data output pin TDO.
  • the data held in the bypass register section 24 is supplied to the multiplexer 25.
  • the multiplexer 25 selectively outputs the output of the boundary scan register 21, the output of the instruction register 22, the output of the data register 23, or the output of the bypass register 24 based on the test instruction from the instruction register 22. .
  • the data selected by the multiplexer 25 is supplied to the multiplexer 26.
  • a reset output from the instruction register unit 22 and a select signal from the TAP controller 27 are supplied.
  • the multiplexer 26 selectively outputs the output of the multiplexer 25 or the output of the instruction register unit 22 based on a select signal from the TAP controller 27.
  • the output of the multiplexer 26 is supplied to the test output pin TDO via the output buffer 28.
  • the output buffer 28 is supplied with a reset signal from the TAP controller 27.
  • the output buffer 28 stops the output of the multiplexer 26 to the test output pin TDO based on the reset signal from the TAP controller 27.
  • the TAP controller 27 is supplied with a test mode select signal from a test mode select bin TMS and a clock from a test clock pin TCLK.
  • the TAP controller 27 controls data shift and data selection based on the test mode select signal and the clock.
  • FIG. 2 is a block diagram of the instruction register unit according to one embodiment of the present invention.
  • the instruction register unit 22 includes an instruction register 41, an error detection circuit 42, an OR gate 43, an instruction holding register 44, an instruction decoder 45, and a suppression signal generation circuit 46.
  • the instruction register 41 is composed of a 12-bit shift register, and sequentially shifts and holds test data supplied serially from a test data input pin TDI.
  • the test instruction supplied from the test data input pin TDI is 12 bits make up one test instruction.
  • FIG. 3 is a diagram for explaining a data configuration of a test instruction according to one embodiment of the present invention.
  • Figure 3 (A) shows the data structure of the instruction field
  • Figure 3 (B) shows the data structure of the parity field
  • Figure 3 (C) shows the data structure of the operation code field
  • Figure 3 (D) shows the data structure of the status field
  • 3 (E) shows the data structure of the fixed field.
  • the test instruction is composed of a fixed field ff, a status field sf, an operation code field opf, and a parity field pf as shown in FIG.
  • the status field sf stores information indicating whether or not the test instruction is in an error detection state as shown in FIG. 3 (D).
  • a test instruction When a test instruction is input, “0 0” is stored.
  • the value changes. Therefore, an error can be detected by referring to the status field sf.
  • the configuration is such that the second bit can be forcibly set to "1" from the outside, and can be used for testing the error detection function of the error detection circuit 42.
  • the third bit is a DE (data error) bit.
  • DE data error
  • a value corresponding to an error in data stored in the data register unit 23 is set.
  • the DE bit is set to "1" when an error is detected in the data in the data register section 23.
  • the second bit is an IE (instruction error) bit.
  • the IE bit is set to a value corresponding to an instruction error stored in the instruction register section 22.
  • the IE bit is set to “1” when the instruction register unit 22 detects an error in the instruction.
  • the instruction code is stored in the operation code field opf.
  • the 10th bit S of the operation code field opf is "1”
  • the update state is executed
  • the ninth bit is "1”
  • the capture state is executed.
  • both the capture state and the update state can be executed.
  • parity information is stored in the parity field pf.
  • the parity information stored in the parity field pf is defined as an even parity of 0 to 11 bits.
  • the error detection circuit 42 detects an error in the instruction information using the parity information stored in the parity field pf.
  • the I (instruction error) bit power S of the instruction holding register 44 is set to "1".
  • the instruction information held in the instruction holding register 44 is supplied to the instruction decoder 45.
  • the instruction decoder 45 decodes the instruction information held in the instruction holding register 44. At this time, if the IE bit of the instruction information is "1", decoding is performed in which execution of the instruction is suppressed.
  • FIG. 4 shows an operation flowchart of the instruction register unit according to one embodiment of the present invention.
  • step S1_1 an instruction is shifted into the instruction register 41 in step S1_1.
  • step S2 a parity check of the instruction stored in the instruction register 41 is performed to determine whether a parity error has been detected or not.
  • step S1-2 If no parity error is detected in step S1-2, it is determined in step S1-3 whether the IE bit of the status field sf is "1".
  • step S1-2 If a parity error is detected in step S1-2, or if the IE bit is "1" in step S1-3, the IE bit of the status field sf of the instruction holding register 44 is set in step S1-4.
  • step S1_5 the operation code of the instruction stored in the instruction register 41 is In step S1_5, if the write bit is "1", the instruction stored in the instruction register 41 is stored in the instruction holding register 44 in step S1-6.
  • step S1-7 it is determined whether the IE bit of the status field sf of the instruction holding register 44 is "1", and in step S1-8, the read bit of the operation code is "1". Is determined. If the IE bit is "0" in step S1-7, the instruction stored in the instruction holding register 44 is decoded in step S1-9. The instruction is decoded by the decoder 45, and the process returns to step S1-1. At this time, if the IE bit or the DE bit is "1", the decoder 45 detects this and inhibits execution of the instruction. Therefore, the instruction in which the error occurred is not executed.
  • step S1-8 if the read bit of the operation code is "1", the instruction stored in the instruction holding register 44 is transferred to the instruction register 41, that is, the so-called capture IR is executed.
  • the capture IR is executed in step S1-10, and when the operation code read bit power S is "0" in step S1-8, or after the capture IR is executed in step S1-10, the step is executed.
  • the instruction in the instruction register 41 is shifted, i.e., shifted I R is executed. If an error is detected in step S1-2, the IE bit is set to S "1" and shifted out, so that the JTAG controller 2 can notify that an error has occurred in the instruction.
  • FIG. 5 is a block diagram showing a data register unit according to one embodiment of the present invention.
  • the data register section 23 is configured to include a data register 51, a data holding register 52, and an error detection circuit 53.
  • the data register 51 is composed of, for example, an 8-bit shift register, and stores data from the data input terminal TDI while sequentially shifting the data.
  • the data stored in data register 51 is stored in data holding register 52.
  • the data held in the data register 51 is supplied to the error detection circuit 53.
  • the error detection circuit 53 performs parity checking of the data stored in the data register 51.
  • the output of the error detection circuit 53 is set to "1".
  • the output of the error detection circuit 53 is stored in the DE bit of the instruction holding register 44 of the instruction register section 22.
  • each of the data register 51 and the data holding register 52 indicates a single force.
  • a plurality of forces may be employed.
  • FIG. 6 is a flowchart showing the operation of the data register unit according to one embodiment of the present invention.
  • step S2-1 data shift-in to data register 51, that is, shift DR is performed.
  • step S2-2 error detection is performed, and it is determined whether a parity error has been detected.
  • step S2-2 When a parity error is detected in step S2-2, the DE bit of the status field sf of the instruction holding register 44 of the instruction register section 22 is set to "1" in step S2-3.
  • the operations of steps S2_2 and S2-3 are performed by the error detection circuit 53 shown in FIG.
  • step S2-4 it is determined whether or not the write bit of the operation code in the instruction register 41 is "1".
  • step S2-4 if the write bit of the operation code of the instruction register 41 is "1", the data stored in the data register 51 is stored in the data holding register 52 in step S2-5.
  • the so-called update DR is executed.
  • step S2-4 if the write bit of the operation code is “0” in step S2-4 and if the data is transferred from the data register 51 to the data holding register 52 in step S2_5, At 2-6, it is determined whether or not the read bit of the operation code of the instruction register section 22 is "1". If the read bit of the operation code of the instruction register section 22 is "1" in step S2-6, the data stored in the data holding register 52 is transferred to the data register 51 in step S2-7. Store.
  • step S2 _8 shifts out the data stored in the data register 51, that is, executes a shift DR.
  • the execution of the instruction is suppressed, and the JTAG controller 2 is notified. Testing can be performed efficiently.
  • the parity check is used as the error detection circuit 42 in the present embodiment, a match Z mismatch between the instruction information stored in the instruction register 41 and the instruction information stored in the instruction holding register 44 is detected. By doing so, an error in the command information may be detected.
  • FIG. 7 is a block diagram showing a first modification of the instruction register unit. 2, the same components as those of FIG. 2 are denoted by the same reference numerals, and the description thereof will be omitted.
  • the instruction register section 61 of the present modification has a configuration in which a comparison circuit 62 is provided in place of the error detection circuit 42 and the OR gate 43.
  • the data stored in the instruction register 41 and the data stored in the instruction holding register 44 are supplied to the comparison circuit 62.
  • the comparison circuit 6 2 is Detects a match or mismatch between the data stored in 1 and the data stored in the instruction holding register 44, and outputs "0" when both data match, and outputs "1" when they do not match.
  • the output of the comparison circuit 62 is supplied to the IE bit of the instruction register 41 and the decoder 45.
  • the IE bit of the instruction register 41 is set to “1” by the comparison circuit 62 when the instruction stored in the instruction register 41 and the instruction stored in the instruction holding register 44 do not match.
  • the instruction decoder 45 decodes the instruction stored in the instruction holding register 44 and makes it executable, and the output of the comparison circuit 62 is "1". Sometimes the execution of an instruction is suppressed, so that if an error occurs in the instruction, the execution of the instruction can be suppressed.
  • FIG. 8 shows an operation flowchart of a first modified example of the instruction register section of one embodiment of the present invention.
  • step S3-1 when the instruction is shifted into the instruction register 41 in step S3-1, then the instruction stored in the instruction register 41 is stored in the instruction holding register 44 in step S3-2.
  • step S3-2 When the instruction stored in the instruction register 41 in step S3-2 is stored in the instruction holding register 44, the same instruction as the previous instruction is shifted into the instruction register 41 again in step S3-3. .
  • step S3-3 When the instruction is shifted into the instruction register 41 in step S3-3, the instruction stored in the instruction register 41 and the instruction stored in the instruction holding register 44 are matched in step S3-4. Or not. If the instruction stored in the instruction register 41 and the instruction stored in the instruction holding register 44 match in step S3-4, the instruction stored in the instruction holding register 44 in step S3-5. Instruction is decoded and executed. If the instruction stored in the instruction register 41 does not match the instruction stored in the instruction holding register 44 in step S3-4, the IE bit of the instruction register 41 is determined in step S3-6. Is set to "1". Also, at this time, the instruction The instruction stored in holding register 44 is not decoded and the instruction is not executed. As a result, when the instruction stored in the instruction register 41 is shifted, the JTAG controller 2 can recognize the instruction error, and the instruction in which the error occurred cannot be executed. Steps S3-4 to S3-6 are executed by the comparison circuit 62 shown in FIG.
  • the instruction holding register 44 is provided.
  • an error of the instruction can be detected and the execution of the instruction can be similarly suppressed in a configuration in which only the instruction register 41 is provided.
  • FIG. 9 shows a block diagram of a second modification of the instruction register section. 2, the same components as those of FIG. 2 are denoted by the same reference numerals, and the description thereof will be omitted.
  • the instruction stored in the instruction register 41 can be supplied directly to the instruction decoder 45.
  • the output of the error detection circuit 42 sets the IE bit of the instruction register 41 to "1", suppresses the operation of the instruction decoder 45, and suppresses the execution of the instruction.
  • an instruction error can be notified to the JTAG controller 2 by setting the IE bit of the instruction register 41 to “1” and shifting the instruction of the instruction register 41 to the JTAG controller 2.
  • the execution of the instruction can be suppressed by suppressing the operation of the decoder 45 by the output of.
  • a circuit can be constructed with a simple configuration.
  • the circuit for the JTAG test is described as an example.
  • the present invention can be applied to a general circuit that performs a test with a similar configuration.

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Description

明細書 情報処理方法及び情報処理装置 技術分野
本発明は情報処理方法及び情報処理装置に係り、 特に、 信頼性試験用の回路を 内蔵する情報処理方法及び情報処理装置に関する。 背景技術
近年、 集積回路の集積度は年々増加しており、 それと共に集積回路を用いた情 報処理装置の試験方法も変化してきている。 最近では、 L S Iや F P G A等の集 積回路の信頼性を向上させるために J T A G (JOINT TEST ACTION GROUP) 対応 のものが増加してきている。 そこで、 集積回路には高い信頼性で J T A G試験を 実行できることが望まれている。
従来、 J T A Gは半導体装置の製造試験などに用いられていたため、 命令を転 送する場合でも、 さほど高速に転送することはない。 よって、 伝送路上の誤りが 問題になることは少なかった。 し力 し、 最近、 情報処理装置のピン数の削減によ るチップ面積の低減などを目的として、 J T A Gを用いて情報処理装置の動作モ 一ド等を制御するようになっている。 このため、 命令コードが誤って転送された 場合には、 重要な障害が発生する恐れがある。
そこで、 一度入力した命令コードをスキャンにより読み出し、 伝送路中に誤り が発生していないかどうかを確認していた。 さらに、 単純にスキャンをして値を 読み出してしまうと、 命令コードが他のコードに変わっている可能性があるので、 読み出した値を再度自動的に転送し直す方法や、 最初から同じコードを 2回分転 送し、 スキャンにより読み戻された値が正しいか否かを確認するなどの方法が取 られていた。
しかるに、 従来の命令を確認する方法では、 命令を与える側で確認していても、 命令を受け取る側で実際に転送された命令が正しい力否かは保証されてないので、 命令を受け取る側の情報処理装置での処理の信頼性を保証することはできなかつ た。 例えば、 伝送路上で命令にエラ一が発生した場合などには処理の信頼性を保 証することはできない。
また、 データレジスタなどの値を確認する場合でも、 通常の J TAGステート で動作を行なうと、 データが必ずキヤプチヤステートとアップデートステートと を通過することになり、 書き込みと読み出し機能とを分けて確認することができ ない等の問題点があった。
本発明は上記の点に鑑みてなされたもので、 高い信頼性で信頼性試験を実行で きる情報処理方法及び情報処理装置を提供することを目的とする。 発明の開示
本発明は、 第 1のレジスタに命令を記憶し、 第 1のレジスタに記憶された命令 のエラ一を検出し、 命令にエラーが検出されたときには、 エラーの発生を外部に 通知するとともに、 エラーが検出されたときに、 命令の実行を抑止する。
さらに、 本発明は、 データにエラーが検出されたときには、 第 1のレジスタに 記憶されたデータを、 第 2のレジスタに記憶するとともに、 第 2のレジスタのェ ラー情報を有効にする。
また、 本発明は、 第 2のレジスタに記憶されたデータのエラー情報を参照し、 エラー情報が無効のときには、 データに基づいて処理を実行し、 エラー情報が有 効のときには、 データに基づいた処理を抑止する。
また、 エラーの検出は、 第 1のレジスタに記憶されたデータと、 第 2のレジス タに記憶されたデータとを比較し、 第 1のレジスタに記憶されたデータと第 2の レジスタに記憶されたデータとが不一致により検出するようにする。
本発明によれば、 情報処理装置内部で入力された命令のエラーを検出し、 外部 に通知することにより、 外部で処理の正当性を確認できる。 また、 情報処理装置 内部で命令のエラーを検出したときに、 命令を抑止することにより、 不要な命令 を実行することを防止できる。
以上により情報処理装置の試験の信頼性を向上でき、 よって、 情報処理装置の 信頼性を向上させることができる。 図面の簡単な説明
図 1は本発明の一実施例のプロック構成図である。
図 2は本発明の一実施例の命令レジスタ部のブロック構成図である。
図 3は本発明の一実施例の命令情報のデータ構成図である。
図 4は本発明の一実施例の命令レジスタ部の動作フローチヤ一トである。
図 5は本発明の一実施例のデータレジスタ部のプロック構成図である。
図 6は本発明の一実施例のデータレジスタ部の動作フローチャートである。 図 Ίは本発明の一実施例の命令レジスタ部の第 1変形例のプロック構成図であ る。
図 8は本発明の一実施例の命令レジスタ部の第 1変形例の動作フローチヤ一ト である。
図 9は本発明の一実施例の命令レジスタ部の第 2変形例のプロック構成図であ る。 発明を実施するための最良の形態
図 1に本発明の一実施例のプロック構成図を示す。
本実施例の情報処理装置 1は、 例えば、 入力ピン 1 1、 入力バッファ 1 2、 コ ァロジック部 1 3、 出力バッファ 1 4、 出力ピン 1 5、 バウンダリスキャン回路 1 6を含む構成とされている。 人力ピン 1 1に供給された信号は、 入力バッファ 1 2を介してコアロジック部 1 3に供給される。 コアロジック部 1 3は、 入力ピ ン 1 1から入力バッファ 1 2を介して供給された入力信号に所定の処理を行なう。 コアロジック部 1 3で処理された信号は、 出力バッファ 1 4を介して出力ピン 1 5から出力される。
バウンダリスキャン回路 1 6は、 例えば、 "IEEE Standard 1149. ( J T A G) に準拠した回路であり、 コアロジック部 1 3のテストを行なう回路である。 バウンダリスキャン回路 1 6は、 バウンダリスキャンレジスタ部 2 1、 命令レジ スタ部 2 2、 データレジスタ部 2 3、 バイパスレジスタ 2 4、 マルチプレクサ 2 5、 2 6、 T A P (test access port) コントローラ 2 7、 出力バッファ 2 8、 テストデータ入力ピン T D I、 テストモ一ドセレク トビン TM S、 テストクロッ クピン T C L K：、 テストデータ出力ピン T D Oを含む構成とされている。
テストデータ入力ピン T D I、 テストモ一ドセレク トピン TM S、 テストク口 ックピン T C L K：、 テストデータ出力ピン T D Oは、 J T A Gコントローラ 2に 接続される。 テストデータ入力ピン T D Iには、 J T A Gコントローラ 2からテ ストデータ、 テスト命令などがシリアルに入力される。 テストデータ入力ピン T D Iに入力されるデータあるは命令は、 バウンダリスキャンレジスタ部 2 1、 命 令レジスタ部 2 2、 データレジスタ部 2 3、 バイパスレジスタ部 2 4に供給され る。
バウンダリスキャンレジスタ部 2 1は、 バウンダリスキャンセル 3 1を含む構 成とされている。 バウンダリスキャンセル 3 1は、 入力バッファ 1 2及び出カバ ッファ 1 4とコアロジック部 1 3との間に設けられている。 バウンダリスキャン レジスタ部 2 1は、 テストデータ入力ピン T D Iに入力されたデータを保持し、 コアロジック部 1 3に入力する。 また、 バウンダリスキャンレジスタ部 2 1は、 コアロジック部 1 3からの出力を保持する。 バウンダリスキャンセル 3 1に保持 されたデータは、 順次シフトされ、 マルチプレクサ 2 5に供給される。
命令レジスタ部 2 2は、 テストデータ入力ピン T D Iからのテスト命令を保持 し、 マルチプレクサ 2 5に出力するとともに、 デコードしてマルチプレクサ 2 5 の制御や、 データレジスタ部 2 3の制御を行なう。 このとき、 命令レジスタ部 2 2は、 テスト命令に対してエラー検出を行い、 エラーが検出されたテスト命令は 実行されないように抑止されるように制御している。 このようにエラー検出を行 なレ、、 命令の実行を抑止することにより、 テスト命令に伝送路上で誤りがあって も、 誤った命令を実行しなくて済む。 なお、 命令レジスタ部 2 2の詳細は、 後述、 図面とともに説明する。
データレジスタ部 2 3は、 複数個の 8ビットシフトレジスタから構成されてお り、 テストデータ入力ピン T D Iから入力されるデータをテス トデータ出力ピン T D Oからユーザデータとして出力するための経路を提供している。 データレジ スタ部 2 3に保持されたデータは、 順次シフトされ、 マルチプレクサ 2 5に供給 される。
バイパスレジスタ部 2 4は、 1ビットのレジスタから構成されており、 テスト データ入力ピン TD Iから入力されたテストデータをテストデータ出力ピン TD Oから出力するための最短の経路を提供している。 バイパスレジスタ部 24に保 持されたデータは、 マルチプレクサ 25に供給される。
マルチプレクサ 25は、 命令レジスタ部 22からのテスト命令に基づいてバウ ンダリスキャンレジスタ部 21の出力又は命令レジスタ部 22の出力又はデータ レジスタ部 23の出力又はバイパスレジスタ部 24の出力を選択的に出力する。 マルチプレクサ 25で選択されたデータは、 マルチプレクサ 26に供給される。 マルチプレクサ 26には、 マルチプレクサ 25で選択データの他、 命令レジス タ部 22力 らリセット出力及び TAPコントローラ 27からセレクト信号が供給 される。
マルチプレクサ 26は、 TAPコントローラ 27からのセレクト信号に基づい てマルチプレクサ 25の出力又は命令レジスタ部 22の出力を選択的に出力する。 マルチプレクサ 26の出力は出力バッファ 28を介してテスト出力ピン TDOに 供給される。 出力バッファ 28には、 TAPコントローラ 27からリセット信号 が供給される。 出力バッファ 28は、 TAPコントローラ 27からのリセット信 号に基づいてマルチプレクサ 26の出力のテスト出力ピン TDOへの出力を停止 させる。
TAPコントローラ 27には、 テストモ一ドセレク トビン TMSからテストモ ードセレク ト信号が供給され、 テストクロックピン TCLKからクロックが供給 されている。 TAPコントローラ 27は、 テストモードセレク ト信号及びクロッ クに基づレ、てデータのシフト及びデータの選択を制御している。
次に命令レジスタ部 22について詳細に説明する。
図 2は本発明の一実施例の命令レジスタ部のブロック構成図を示す。
本実施例の命令レジスタ部 22は、 命令レジスタ 41、 エラー検出回路 42、 ORゲート 43、 命令保持レジスタ 44、 命令デコーダ 45、 抑止信号生成回路 46を含む構成とされている。
命令レジスタ 41は、 12ビッ トシフトレジスタから構成され、 テストデータ 入力ピン TD Iからシリアルに供給されるテストデータを順次にシフトしつつ保 持する。 テストデータ入力ピン TD Iから供給されるテスト命令は、 最下位から 供給されており、 1 2ビッ トで 1つのテスト命令が構成される。
図 3は本発明の一実施例のテスト命令のデータ構成を説明するための図を示す。 図 3 (A) は命令フィールドのデータ構成、 図 3 (B ) はパリティフィールド のデータ構成、 図 3 (C ) はオペレーションコードフィールドのデータ構成、 図 3 (D) はステータスフィールドのデータ構成、 図 3 ( E ) はフィックスフィー ルドのデータ構成を示す。
テスト命令は、 図 3 (A) に示すようにフィックスフィールド f f 、 ステータ スフィールド s f 、 オペレーシヨンコードフィール o p f 、 パリティフィール ド p f から構成されている。
フィックスフィールド f f には、 図 3 (E) に示すように 2ビットが割り当て られており、 入力時には 「0 0」 とされており、 命令レジスタ 4 1で固定値 「0
1」 が入力される。
ステータスフィールド s f には、 図 3 (D) に示すようにテスト命令がエラ一 検出状態か否かを示す情報が格納される。 テス ト命令入力時には、 「0 0」 が格 納されており、 エラー検出回路 4 2によりエラーが検出されると、 値が変化する。 このため、 ステータスフィールド s f を参照することによりエラーを検出できる。 例えば、 ステータスフィールド s f の 2ビット目力 S " 1 " のときには、 アップデ ート命令の格納時にエラーが発生したことが認識でき、 3ビット目が " 1 " のと きには、 アップデートデータの格納時にエラーが発生したことを認識できる。 なお、 本実施例では、 2 ビット目を外部から強制的に " 1 " できる構成とされ ており、 エラー検出回路 4 2のエラー検出機能の試験に用いることもできる構成 とされている。
ステータスフィールド s f の 2ビッ ト目と 3ビッ ト目には、 J T A Gステート を抑止するための情報が格納される。 3ビット目は、 D E (data error) ビット である。 D Eビットには、 データレジスタ部 2 3に格納されるデータのエラーに 応じた値がセットされる。 D Eビットは、 データレジスタ部 2 3でデータにエラ 一が検出されると、 " 1 " とされる。
また、 2ビット目は、 I E (instruction error) ビットである。 I Eビット には、 命令レジスタ部 2 2に格納される命令のエラーに応じた値がセッ卜される。 I Eビットは、 命令レジスタ部 22で命令にエラーが検出されると、 "1" とさ れる。
また、 オペレーションコードフィールド o p f には、 命令コードが格納される。 オペレーションコードフィールド o p f の 10ビッ ト目力 S "1" の時にはアップ デートステートが実行され、 9ビット目が " 1" の時にはキヤプチヤステートが 実行される。
従って、 命令レジスタの読み出しのみを行ないたい場合には 9ビッ ト目を "1" にし、 10ビット目を "0" にすることによりキヤプチヤステートを実行 し、 アップデートステートを実行しないようにすることができる。 また、 命令レ ジスタの書き込みのみを行ないたい場合には 9ビット目を " 0" にし、 10ビッ ト目を "1" にすることによりアップデートステートを実行し、 キヤプチヤステ ートを実行しないようにすることができる。
また、 9、 10ビット目を共に "1" にすることによりキヤプチヤステート及 びアップデートステートを共に実行することができる。
また、 パリティフィールド p f には、 パリティ情報が格納されている。 パリテ ィフィールド p f に格納されるパリティ情報は、 0〜1 1ビッ トのイーブンパリ ティとされている。 エラー検出回路 42は、 このパリティフィールド p f に格納 されるパリティ情報を用いて命令情報のエラーを検出する。
エラー検出回路 42によりエラーが検出されると、 命令保持レジスタ 44の I E (instruction error) ビッ ト力 S "1" とされる。 命令保持レジスタ 44に保 持された命令情報は、 命令デコーダ 45に供給される。 命令デコーダ 45は、 命 令保持レジスタ 44に保持された命令情報をデコードする。 このとき、 命令情報 の I Eビットが "1" の場合には、 命令の実行が抑止されるデコードが行なわれ る。
また、 命令保持レジスタ 44に保持された命令情報は、 命令レジスタ 41に反 映される。 命令レジスタ 41に反映された命令情報は、 シフト I Rステートによ つて出力端子 TDOから出力され、 J TAGコントローラ 2に供給される。 JT AGコントローラ 2では、 出力端子 T DOからの命令情報の I Eビットを認識す ることによりエラーの有無を認識できる。 次に本実施例の命令レジスタ部 22の動作をフローチャートを用いて説明する。 図 4に本発明の一実施例の命令レジスタ部の動作フローチャートを示す。
まず、 ステップ S 1 _ 1で命令レジスタ 41に命令をシフトインする。 ステツ プ S 2で、 命令レジスタ 41に格納された命令のパリティチェックを行ない、 パ リティエラーが検出されたか、 不検出かを判定する。
ステップ S 1—2で、 パリティエラーが検出されなければ、 ステップ S 1—3 でステータスフィールド s f の I Eビッ卜が "1" か否かを判定する。
ステップ S 1—2でパリティエラーが検出された場合、 あるいは、 ステップ S 1—3で I Eビットが "1" の場合には、 ステップ S 1—4で命令保持レジスタ 44のステータスフィールド s f の I Eビットを " 1Ίこする。 これらの動作は、 図 2に示すエラー検出回路 42、 及び ORゲート 43により実現されている。 次にステップ S 1 _ 5で命令レジスタ 41に格納された命令のオペレーション コードのライトビットが "1" か否かを判定する。 ステップ S 1 _ 5でライトビ ットが "1" であれば、 ステップ S 1— 6で命令レジスタ 41に格納された命令 を命令保持レジスタ 44にライトする。
次にステップ S 1— 7で、 命令保持レジスタ 44のステータスフィールド s f の I Eビットが "1" 力否かを判定するとともに、 ステップ S 1— 8で、 ォペレ ーシヨンコードのリードビットが "1" 力否かを判定する。 ステップ S 1—7で I Eビットが "0 " であれば、 ステップ S 1— 9で命令保持レジスタ 44に格納 された命令をデコードする。 命令のデコードは、 デコーダ 45で行ない、 ステツ プ S 1—1に戻る。 このとき、 I Eビット又は DEビットが "1" であれば、 デ コーダ 45がこれを検出して、 命令の実行を抑止する。 このため、 エラーの発生 した命令が実行されることがなくなる。
また、 ステップ S 1—8で、 オペレーションコードのリードビットが "1" の 場合には、 命令保持レジスタ 44に格納された命令を命令レジスタ 41に移す、 いわゆる、 キヤプチャ I Rが実行される。 ステップ S 1— 10でキヤプチャ I R が実行された場合及びステツプ S 1— 8でオペレーシヨンコードのリードビット 力 S "0" の場合又はステップ S 1— 10でキヤプチャ I Rが実行された後に、 ス テツプ S 1 -11で命令レジスタ 41の命令をシフトァゥト、 すなわちシフト I Rが実行される。 ステップ S 1—2でエラーが検出された場合には、 I Eビット 力 S " 1 " とされてシフトアウトされるため、 J T A Gコントローラ 2で命令にェ ラ一が発生されたことを通知できる。
次に、 データレジスタ部 2 3の詳細を図面を用いて説明する。
図 5は本発明の一実施例のデータレジスタ部のブロック構成図を示す。
データレジスタ部 2 3は、 データレジスタ 5 1、 データ保持レジスタ 5 2、 ェ ラー検出回路 5 3を含む構成とされている。 データレジスタ 5 1は、 例えば、 8 ビットのシフトレジスタから構成され、 データ入力端子 T D Iからのデータを順 次シフトしつつ格納する。 データレジスタ 5 1に格納されたデータは、 データ保 持レジスタ 5 2に格納される。
このとき、 データレジスタ 5 1に保持されたデータはエラー検出回路 5 3に供 給される。 エラー検出回路 5 3は、 データレジスタ 5 1に格納されたデータのパ リテイチエックを行う。 エラー検出回路 5 3で、 データレジスタ 5 1からデータ 保持レジスタ 5 2に保持されるデータにエラーが検出された場合には、 エラー検 出回路 5 3の出力が " 1 " とされる。 エラー検出回路 5 3の出力は、 命令レジス タ部 2 2の命令保持レジスタ 4 4の D Eビットに格納される。 エラー検出回路 5 3でエラーが検出され、 命令保持レジスタ 4 4の D Eビットが " 1 " とされると、 命令レジスタ部 2 2の命令デコーダ 4 5での命令実行が抑止される。
なお、 本実施例では、 データレジスタ 5 1及びデータ保持レジスタ 5 2が各々 1個ずつの場合を示している力 各々が複数個となる構成としてもよレ、。
次に本実施例のデータレジスタ部 2 3の動作を図面を用いて説明する。
図 6は本発明の一実施例のデータレジスタ部の動作フローチヤ一トを示す。 まず、 ステップ S 2— 1でデータレジスタ 5 1にデータシフトイン、 すなわち、 シフト D Rが行なわれる。 次にステップ S 2— 2でエラー検出が行われ、 パリテ イエラーが検出されたか、 否かが判定される。
ステップ S 2— 2でパリティエラーが検出されると、 ステップ S 2— 3で命令 レジスタ部 2 2の命令保持レジスタ 4 4のステータスフィールド s f の D Eビッ トが " 1 " にされる。 上記ステップ S 2 _ 2、 S 2— 3の動作は、 図 5に示され るエラー検出回路 5 3により行われる。 次にステップ S 2— 4で命令レジスタ 4 1のオペレーションコードのライ トビ ットが " 1 " か否かが判定される。 ステップ S 2— 4で命令レジスタ 4 1のオペ レーシヨンコードのライ トビッ トが " 1 " の場合には、 ステップ S 2— 5でデ一 タレジスタ 5 1に格納されたデータをデータ保持レジスタ 5 2に移す、 いわゆる、 アップデート D Rが実行される。
次に、 ステップ S 2— 4でオペレーションコードのライトビットが " 0 " の場 合及びステップ S 2 _ 5でデータがデータレジスタ 5 1からデータ保持レジスタ 5 2に移された場合には、 ステップ S 2— 6で命令レジスタ部 2 2のオペレーシ ヨンコードのリードビットカ " 1 " か否かを判定される。 ステップ S 2— 6で命 令レジスタ部 2 2のオペレーションコードのリードビットが " 1 " の場合には、 ステップ S 2— 7でデータ保持レジスタ 5 2に格納されたデータをデータレジス タ 5 1に格納する。
ステップ S 2— 6でオペレーションコードのリードビットが " 0 " の場合又は ステップ S 2— 7でデータ保持レジスタ 5 2に格納されたデータがデータレジス タ 5 1に格納された後には、 ステップ S 2 _ 8でデータレジスタ 5 1に格納され たデータをシフトアウト、 すなわち、 シフト D Rを実行する。
以上、 本実施例によれば、 命令及び/又はデータにエラーが発生した場合には、 命令の実行が抑止され、 J T A Gコントローラ 2に通知されるので、 不要な命令 を実行することがなくなり、 J T A G試験を効率よく実施することができる。 なお、 本実施例では、 エラー検出回路 4 2としてパリティチェックを用いたが、 命令レジスタ 4 1に格納された命令情報と命令保持レジスタ 4 4に格納された命 令情報との一致 Z不一致を検出することにより命令情報のエラ一を検出するよう にしてもよい。
図 7は命令レジスタ部の第 1変形例のブロック構成図を示す。 同図中、 図 2と 同一構成部分には同一符号を付し、 その説明は省略する。
本変形例の命令レジスタ部 6 1は、 エラー検出回路 4 2及び O Rゲート 4 3に 代えて比較回路 6 2を設けた構成とされている。
比較回路 6 2には、 命令レジスタ 4 1に格納されたデータと命令保持レジスタ 4 4に格納されたデータとが供給されている。 比較回路 6 2は、 命令レジスタ 4 1に格納されたデータと命令保持レジスタ 4 4に格納されたデータとの一致ノ不 一致を検出し、 両方のデータが一致するときには、 " 0 "、 不一致のときには " 1 " を出力する。
比較回路 6 2の出力は、 命令レジスタ 4 1の I Eビット及びデコーダ 4 5に供 給される。 命令レジスタ 4 1の I Eビットは、 命令レジスタ 4 1に格納された命 令と命令保持レジスタ 4 4に格納されため命令とが不一致のときに、 比較回路 6 2により " 1 " とされる。 I Eビットが " 1 " とされた命令を J T A Gコント口 ーラ 2に通知することにより、 J T A Gコントローラ 2でエラーの発生を検出で きる。
また、 命令デコーダ 4 5は、 比較回路 6 2の出力が " 0 " のときには命令保持 レジスタ 4 4に格納された命令をデコードし、 実行可能とし、 比較回路 6 2の出 力が " 1〃のときには命令の実行を抑止する。 これにより、 命令にエラーが発生 したときには、 命令の実行を抑止できる。
次に本変形例の動作を図面とともに説明する。
図 8は本発明の一実施例の命令レジスタ部の第 1変形例の動作フローチヤ一ト を示す。
まず、 ステップ S 3—1で命令レジスタ 4 1に命令がシフトインされると、 次 にステップ S 3— 2で命令レジスタ 4 1に格納された命令を命令保持レジスタ 4 4に格納する。 ステップ S 3— 2で命令レジスタ 4 1に格納された命令が命令保 持レジスタ 4 4に格納されると、 ステップ S 3— 3で前回と同じ命令が命令レジ スタ 4 1に再びシフトインされる。
ステップ S 3— 3で命令レジスタ 4 1に命令がシフトインされると、 ステップ S 3— 4で命令レジスタ 4 1に格納された命令と命令保持レジスタ 4 4に格納さ れた命令とがー致か、 不一致かを判定する。 ステップ S 3— 4で命令レジスタ 4 1に格納された命令と命令保持レジスタ 4 4に格納された命令とがー致する場合 には、 ステップ S 3— 5で命令保持レジスタ 4 4に格納された命令がデコードさ れ、 実行される。 また、 ステップ S 3— 4で命令レジスタ 4 1に格納された命令 と命令保持レジスタ 4 4に格納された命令とが不一致の場合には、 ステップ S 3 —6で命令レジスタ 4 1の I Eビッ トが " 1 " とされる。 また、 このとき、 命令 保持レジスタ 4 4に格納された命令は、 デコードされず、 命令は実行されない。 これにより、 命令レジスタ 4 1に格納された命令がシフトァゥトされると、 J T A Gコントローラ 2で命令のエラーを認識でき、 また、 エラーが発生した命令を 実行することもなレ、。 なお、 ステップ S 3— 4〜S 3— 6は、 図 7に示す比較回 路 6 2により実行される。
また、 上記実施例では、 命令保持レジスタ 4 4を設けたが、 命令レジスタ 4 1 のみを設けた構成でも同様に命令のエラー検出及び命令の実行の抑止を行なうこ とができる。
図 9は命令レジスタ部の第 2変形例のブロック構成図を示す。 同図中、 図 2と 同一構成部分には同一符号を付し、 その説明は省略する。
本変形例では、 命令レジスタ 4 1に格納された命令は、 命令デコーダ 4 5に直 接供給可能とされている。 また、 エラ一検出回路 4 2の出力により、 命令レジス タ 4 1の I Eビットを " 1 " にするとともに、 命令デコーダ 4 5の動作を抑止し、 命令の実行を抑止する構成とされている。
本変形例によれば、 命令レジスタ 4 1の I Eビットを " 1 " として、 命令レジ スタ 4 1の命令をシフトァゥトすることにより J T A Gコントローラ 2に命令の エラーを通知でき、 また、 エラー検出回路 4 2の出力によりデコーダ 4 5の動作 を抑止することにより命令の実行を抑止できる。 本変形例によれば、 命令保持レ ジスタ 4 4が不要であるので、 簡単な構成で回路構築できる。
なお、 本実施例では、 J T A G試験用の回路を例にとって説明したが、 本発明 は同様な構成で試験を行なう回路一般に適用できる。
なお、 本発明は上記実施例に限定されるものではなく、 請求の範囲の記載に基 づいて種々の変形例が可能である。

Claims

請求の範囲
1 . 第 1のレジスタに命令を記憶する第 1の手順と、
前記第 1のレジスタに記憶された前記命令のェラーを検出する第 2の手順と、 前記第 2の手順で前記命令にエラーが検出されたときには、 前記エラーの発生 を外部に通知する第 3の手順とを有することを特徴とする情報処理方法。
2 . 前記第 3の手順は、 前記エラーが検出されたときに、 前記命令の実行を抑 止することを特徴とする請求項 1記載の情報処理方法。
3 . 前記第 3の手順は、 前記第 2の手順で前記データにエラーが検出されたと きには、 前記第 1のレジスタに記憶されたデータを、 第 2のレジスタに記憶する とともに、 該第 2のレジスタのエラー情報を有効にすることを特徴とする請求項 1又は 2記载の情報処理方法。
4 . 前記第 2のレジスタに記憶されたデータの前記エラー情報を参照し、 前記 エラー情報が無効のときには、 前記データに基づいて処理を実行し、 前記エラー 情報が有効のときには、 前記データに基づいた処理を抑止する第 4の手順を有す ることを特徴とする請求項 3記載の情報処理方法。
5 . 前記第 2の手順は、 前記第 1のレジスタに記憶されたデータと、 前記第 2 のレジスタに記憶されたデ一タとを比較し、 前記第 1のレジスタに記憶されたデ ータと前記第 2のレジスタに記憶されたデータとが不一致のときに、 前記データ がエラーを検出することを特徴とする請求項 1乃至 4のいずれか一項記載の情報 処理方法。
6 . 入力された命令コードに応じた命令を実行する情報処理装置において、 前記命令コードを記憶する第 1のレジスタと、
前記第 1のレジスタに記憶された命令コードのエラーを検出するエラー検出部 と、
前記エラー検出部でエラーが検出されたときに、 前記命令コードのエラーを外 部に通知する命令通知部とを有することを特徴とする情報処理装置。
7 . 前記命令通知部は、 前記第 2の手順で前記データにエラーが検出されたと きには、 前記第 1のレジスタに記憶されたデータを、 第 2のレジスタに記憶する とともに、 該第 2のレジスタのエラ一情報を有効にすることを特徴とする請求項 6記載の情報処理装置。
8 . 前記エラー検出部でエラーが検出されたときに、 前記命令コードに基づい て命令の実行を抑止する命令実行抑止部を有することを特徴とする請求項 6記載 の情報処理装置。
9 . 前記命令実行抑止部は、 前記第 2のレジスタに記憶されたデータの前記ェ ラー情報を参照し、 前記エラー情報が無効のときには、 前記データに基づいて処 理を実行し、 前記エラー情報が有効のときには、 前記データに基づいた処理を抑 止することを特徴とする請求項 8記載の情報処理装置。
1 0 . 前記エラー検出部は、 前記第 1のレジスタに記憶されたデータと、 前記 第 2のレジスタに記憶されたデータとを比較し、 前記第 1のレジスタに記憶され たデータと前記第 2のレジスタに記憶されたデータとが不一致のときに、 前記デ ータのエラーを検出することを特徴とする請求項 6乃至 9のいずれか一項記載の 情報処理装置。
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