JP4618829B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、記憶回路に対するテスト回路および冗長回路を備え、故障の有無、故障救済の可否に関する情報を供給する機能を備えた半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
テスト回路および冗長回路を備えた従来の半導体集積回路装置としては、例えば、特開平８−９４７１８号に開示されたものがある。
図１０は、特開平８−９４７１８号に開示された従来の半導体集積回路装置におけるＲＡＭテスト用のスキャンフリップフロップ（ＳＦＦ）を示す回路図であり、図において、１００はスキャンフリップフロップ（ＳＦＦ）、１０１は複数の記憶素子（複数の記憶手段）を備えたＲＡＭから出力されるデータと予め設定された期待値とを比較し、比較結果を出力する比較回路である。
【０００３】
図１１は、従来の半導体集積回路装置内のテスト回路付きのＲＡＭを示す回路図であり、図において、１１１はＲＡＭであり複数の記憶素子から構成されている。このＲＡＭ１１１の出力ＤＯ＜＞は、直列接続された５個のスキャンフリップフロップ（ＳＦＦ）１００に接続されている。この直列接続された５個のスキャンフリップフロップ（ＳＦＦ）１００は、ＲＡＭ１１１のテスト用のスキャンパス回路を構成している。
【０００４】
図１２は、ＲＡＭ１２１に冗長回路１２２を組み合わせた従来の半導体集積回路装置を示す回路図である。このＲＡＭ１２１は、図１１に示したＲＡＭ１１１と、直列接続されたスキャンパス回路を構成する５個のスキャンフリップフロップ（ＳＦＦ）１００から構成されるテスト回路付きのＲＡＭである。図１２において、１２３はスキャンフリップフロップ（ＳＦＦ）１００からの出力データＳＯ＜ｉ＋１＞〜ＳＯ＜ｉ＋４＞を入力し記憶するレジスタである。テスト回路付きの半導体集積回路装置のＲＡＭ１２１から、４ビットのデータ出力信号ＳＯ＜ｉ＋１＞，ＳＯ＜ｉ＋２＞，ＳＯ＜ｉ＋３＞，ＳＯ＜ｉ＋４＞がレジスタ１２３へ出力される。
【０００５】
次に動作について説明する。
まず、図１１に示すスキャンパス回路を構成する５個のスキャンフリップフロップ（ＳＦＦ）１００を備えたＲＡＭ１１１に対するテスト動作に関して説明を行う。
【０００６】
複数の記憶素子、即ち、複数ビット（複数の記憶手段）を備えた記憶回路としてのＲＡＭ１１１の動作テストを行う前に、制御信号ＴＭおよび制御信号ＳＭについて、ＴＭ＝０，ＳＭ＝１と設定し、スキャンフリップフロップ（ＳＦＦ）１００のＳＩＤＯ端子からデータ値１をシフトインしておく。例えば、図１１に示す５ビットのスキャンパス回路の場合、５クロック必要である。その結果、各スキャンフリップフロップ（ＳＦＦ）１００の出力は、ＳＯ＜ｉ＞＝１，ＳＯ＜ｉ＋１＞＝１，ＳＯ＜ｉ＋２＞＝１，ＳＯ＜ｉ＋３＞＝１，ＳＯ＜ｉ＋４＞＝１となる。
【０００７】
次に、制御信号がＴＭ＝０，ＳＭ＝１の状態で、全アドレスに対してＲＡＭ１１１のテストを実行する。ＲＡＭ１１１に対するテスト用データの書き込み、読み出しを行いながら、期待値ＥＸＰおよび比較制御信号ＣＭＰ（＝１で比較）を制御する。
【０００８】
ＲＡＭ１１１内に故障が発生していれば、ＲＡＭ１１１の出力ＤＯ＜＞の値と期待値ＥＸＰとが異なるので、比較回路１０１の出力信号が０となり、クロック信号Ｔに同期してスキャンフリップフロップ（ＳＦＦ）１００の出力は、値０にリセットされる。例えば、ＲＡＭ１１１内のビットに故障があり、その出力ＤＯ＜ｉ＋２＞に対応するスキャンフリップフロップ（ＳＦＦ）＜ｉ＋２＞１００で故障が検出されたら、スキャンフリップフロップ（ＳＦＦ）＜ｉ＋２＞１００の出力ＳＯ＜ｉ＋２＞＝０となる。この場合、他のスキャンフリップフロップ（ＳＦＦ）１００の出力ＳＯ＜ｉ＞，ＳＯ＜ｉ＋１＞，ＳＯ＜ｉ＋３＞，ＳＯ＜ｉ＋４＞は、それぞれデータ値１を維持し出力する。
【０００９】
その後、制御信号をＴＭ＝０，ＳＭ＝１の状態のままで、テスト結果を最後のステージのスキャンフリップフロップ（ＳＦＦ）１００の端子ＳＯＤＯ＜ｉ＞からシフトアウトする。
【００１０】
次に、冗長回路１２２を備えたテスト回路付きＲＡＭ１２１の動作について説明する。図１２に示す半導体集積回路装置は、図１１に示したテスト回路付きのＲＡＭ１１１に冗長回路１２２を備えたものである。例えば、ＲＡＭ１２１の出力ＤＯ＜ｉ＋２＞に対応するスキャンフリップフロップ（ＳＦＦ）＜ｉ＋２＞１００でビット故障が発見された場合、スキャンフリップフロップ（ＳＦＦ）１００の出力ＳＯ＜ｉ＋２＞は０となる。この場合、他のスキャンフリップフロップ（ＳＦＦ）１００の出力ＳＯ＜ｉ＞，ＳＯ＜ｉ＋１＞，ＳＯ＜ｉ＋３＞，ＳＯ＜ｉ＋４＞は、それぞれデータ値１を出力する。
【００１１】
スキャンフリップフロップ（ＳＦＦ）１００から出力されるこれらの出力ＳＯ＜ｉ＋１＞〜ＳＯ＜ｉ＋４＞をレジスタ１２３へ取り込むと、レジスタ１２３の出力Ｇ＜ｉ＋１＞〜＜ｉ＋４＞は、それぞれ、１，０，１，１となり、その結果、冗長回路１２２内の論理ゲート１２２１，１２２２，１２２３の出力は、Ｆ＜ｉ＋３＞＝１，Ｆ＜ｉ＋２＞＝０，Ｆ＜ｉ＋１＞＝０となる。
【００１２】
その結果、ＲＡＭ１２１の出力値ＤＯ＜ｉ＋４＞／Ｑ＜ｉ＋４＞は、冗長回路１２２の出力値ＸＤＯ＜ｉ＋３＞となり、同様に、ＤＯ＜ｉ＋３＞／ＱＯ＜ｉ＋３＞がＸＤＯ＜ｉ＋２＞に、ＤＯ＜ｉ＋１＞／ＱＯ＜ｉ＋１＞がＸＤＯ＜ｉ＋１＞に、ＤＯ＜ｉ＞／ＱＯ＜ｉ＞がＸＤＯ＜ｉ＞となり故障ビットに対応する出力値ＤＯ＜ｉ＋２＞は使用されない。
【００１３】
同様に、冗長回路１２２への入力値ＸＤＩ＜ｉ＋３＞は、ＲＡＭ１２１の入力値ＤＩ＜ｉ＋４＞となり、同様に、ＸＤＩ＜ｉ＋２＞はＤＩ＜ｉ＋３＞に、ＸＤＩ＜ｉ＋１＞はＤＩ＜ｉ＋２＞およびＤＩ＜ｉ＋１＞に、ＸＤＩ＜ｉ＞はＤＩ＜ｉ＞になる。
【００１４】
上記した冗長回路１２２内での接続／切替処理により、例えば、出力ＤＯ＜ｉ＋２＞に対応する記憶素子にビット故障が発生した場合であっても、ＲＡＭ１２１は、４ビット入出力のＲＡＭとして機能する。但し、ＲＡＭ１２１のデータ出力ＤＯ＜＞において、２ビット以上のビットに故障が発生した場合、上記の冗長回路１２２を用いた故障救済処理は適用できない。
【００１５】
【発明が解決しようとする課題】
従来の半導体集積回路装置は以上のように構成されているので、故障救済処理を行えるか否かは、ＳＯＤＯ＜ｉ＞からシフトアウトされるテスト結果の中に２つ以上の故障情報（上記の例では、値０）が存在するか否かを、ＬＳＩテスタ（図示せず）等の外部テスト装置で判定する必要があり、半導体集積回路装置を構成する複数の記憶素子の故障テストに必要とされる時間が長いといった課題があった。
【００１６】
この発明は上記のような課題を解決するためになされたもので、半導体集積回路装置内の複数の記憶素子に関する故障情報が存在するか否かを、半導体集積回路装置内部で比較判定し、比較判定結果を外部へ出力し、ＬＳＩテスタ等の外部テスト装置による故障判定処理や故障救済処理を容易にし、記憶素子の故障の有無、故障救済の可否に関するテストに必要とされる時間を削減可能な半導体集積回路装置を得ることを目的とする。
【００１７】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、記憶回路と第１の検出回路と第２の検出回路とを備えている。記憶回路は、データを記憶する複数の記憶手段と、複数の記憶手段に対して設けられた冗長回路と、複数の記憶手段から出力される出力データと予め設定された期待値群とを比較し、比較結果情報を出力する比較回路と、この比較結果情報を取り込みシリアルにシフトアウトする第１のスキャンパス回路とを有している。第１の検出回路は、記憶回路内の第１のスキャンパス回路からシリアルに出力される比較結果情報を入力し、比較結果情報内に１つ以上の不一致情報が含まれるか否かを検出し、その検出結果を１ビットデータとして保存し、出力するものである。第２の検出回路は、記憶回路内の第１のスキャンパス回路からシリアルに出力される比較結果情報を入力し、比較結果情報内に２つ以上の不一致情報が含まれるか否かを検出し、その検出結果を１ビットデータとして保存し、出力するものである。
【００１８】
また好ましくは、不一致情報は第１の論理の信号であり、一致情報は第２の論理の信号である。第１の検出回路は、リセットされたことに応じて第２の論理の信号を出力し、クロック信号に応答して入力信号を保存し、出力する第１のフリップフロップと、第１のスキャンパス回路の出力信号と第１のフリップフロップの出力信号との論理積信号を第１の検出回路の検出結果を示す信号として第１のフリップフロップに与える第１のＡＮＤ回路とを含む。比較結果情報内に１つ以上の不一致情報が含まれる場合は、第１のフリップフロップの出力信号は第１の論理になる。第２の検出回路は、リセットされたことに応じて第２の論理の信号を出力し、クロック信号に応答して入力信号を保存し、出力する第２のフリップフロップと、第１のスキャンパス回路の出力信号と第１のフリップフロップの出力信号との論理和信号を出力するＯＲ回路と、第２のフリップフロップの出力信号とＯＲ回路の出力信号との論理積信号を第２の検出回路の検出結果を示す信号として第２のフリップフロップに与える第２のＡＮＤ回路とを含む。比較結果情報内に２つ以上の不一致情報が含まれる場合は、第２のフリップフロップの出力信号は第１の論理になる。
【００１９】
また好ましくは、複数の記憶回路と、複数の第１の検出回路と、複数の第２の検出回路とを備え、複数の第１の検出回路の出力を取り込み、シリアルにシフトアウトする第１のスキャンパス回路と、複数の第２の検出回路の出力を取り込み、シリアルにシフトアウトする第２のスキャンパス回路とをさらに備える。
【００２０】
また好ましくは、複数の記憶回路と、複数組の第１および第２の検出回路とを備え、それぞれ複数組の第１および第２の検出回路に対応して設けられ、各々が、対応の第１および第２の検出回路の内の選択信号によって選択された検出回路の出力を取り込んで出力する複数のセレクタ回路と、複数のセレクタ回路からの出力を取り込み、シリアルにシフトアウトする第２のスキャンパス回路とをさらに備える。
【００２１】
また好ましくは、記憶回路において、複数の記憶手段は、独立にアクセスされるｎ個（ｎは２以上の整数である）のデータ出力ポートを有するマルチポート記憶手段を構成し、冗長回路はマルチポート記憶手段に対して設けられており、比較回路およびスキャンパス回路は、ｎ個のデータ出力ポートの内のｋ個（ｋは２以上でｎ以下の整数である）のデータ出力ポートの各々に対して設けられている。そして、第ｉ番目（ｉは１〜ｋの自然数である）の比較回路は第ｉ番目のデータ出力ポートの出力データと第ｉ番目の期待値群を比較して比較結果情報を出力し、第ｉ番目のスキャンパス回路は第ｉ番目の比較回路から出力される比較結果情報を取り込んでシリアルにシフトアウトする。不一致情報は第１の論理の信号であり、一致情報は第２の論理の信号である。そして半導体集積回路装置は、さらに第１番目から第ｋ番目までのスキャンパス回路のシリアル出力を入力し、ＡＮＤ演算を行うＡＮＤ回路を備える。第１の検出回路は、ＡＮＤ回路からの出力内に１つ以上の不一致情報が含まれるか否かを検出し、検出結果を１ビットデータとして保存し、出力する。第２の検出回路は、ＡＮＤ回路からの出力内に２つ以上の不一致情報が含まれるか否かを検出し、その検出結果を１ビットデータとして保存し、出力する。
【００２５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
【００２６】
図１は、この発明の実施の形態１による半導体集積回路装置を示す回路図であり、図において、１は冗長回路を備えたテスト回路付きの記憶回路、即ち、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ｗｉｔｈ Ｔｅｓｔ ｃｉｒｃｕｉｔ（ＲＡＭＴ）であり、例えば、図１２に示した半導体集積回路装置に相当するものである。２はフラグジェネレータ回路（第１の検出回路、第２の検出回路）であり、記憶回路（ＲＡＭＴ）１の出力ＳＯＤＯ＜ｉ＞を入力して、記憶回路（ＲＡＭＴ）１内に２つ以上の故障情報（例えば、値０）が存在するか否かを判定するものである。フラグジェネレータ回路（ＦＧ）２において、ＦＦ−１，ＦＦ−２はフリップフロップである。
【００２７】
次に動作について説明する。
（１）まず、ＳＥＴ信号を供給して、フラグジェネレータ回路（ＦＧ）２内のフリップフロップＦＦ−１（第１の検出手段），ＦＦ−２（第２の検出手段）を値１にリセットする。これにより、フリップフロップＦＦ−１，ＦＦ−２の出力ＦＬＡＧ１およびＦＬＡＧ２は、値１となる。
【００２８】
（２）次に、制御信号ＩＮＨを０に設定してフラグジェネレータ回路（ＦＧ）２へ供給する。これにより、フラグジェネレータ回路（ＦＧ）２における判定動作がオンの状態になる。この状態で、クロックＴをフリップフロップＦＦ−１およびＦＦ−２に供給しながら、記憶回路（ＲＡＭＴ）１の出力ＳＯＤＯ＜ｉ＞からシフトアウトされる記憶回路（ＲＡＭＴ）１でのテスト結果をフラグジェネレータ回路（ＦＧ）２へ入力する。
【００２９】
（３）次に、制御信号ＩＮＨを値１に設定してフラグジェネレータ回路（ＦＧ）２へ供給する。これにより、フラグジェネレータ回路（ＦＧ）２における判定動作が禁止される。
【００３０】
上記の（２）の動作において、１つ目の故障情報（０）が検出されたら、信号ＦＬＡＧ１＝０および信号ＦＬＡＧ２＝１となる。さらに、２つ目の故障情報（０）が検出されたら、信号ＦＬＡＧ１＝０および信号ＦＬＡＧ２＝０となる。つまり、信号ＦＬＡＧ１は１つ以上の故障情報（０）が検出された場合に値０となり、信号ＦＬＡＧ２は２個以上の故障情報が検出された場合に値０となる。
【００３１】
従って、フラグジェネレータ回路（ＦＧ）２から出力される信号ＦＬＡＧ２を、例えば、ＬＳＩテスタ等の外部テスト装置（図示せず）に入力して判定することにより、記憶回路（ＲＡＭＴ）１の故障ビットに関する故障救済の可否を容易に迅速に判定できる。また同様に、フラグジェネレータ回路（ＦＧ）２から出力されるＦＬＡＧ１をＬＳＩテスタ等の外部テスト装置で判定すれば、故障ビットの有無を容易に判定できる。
【００３２】
以上のように、この実施の形態１によれば、冗長回路を備えたテスト回路付きの記憶回路１であるＲＡＭＴにフラグジェネレータ回路（ＦＧ）２を設けて半導体集積回路装置を構成したので、フラグジェネレータ回路（ＦＧ）２から出力される信号ＦＬＡＧ１および信号ＦＬＡＧ２を、例えば、ＬＳＩテスタ等の外部テスト装置が入力して故障の有無、故障救済の可否を判定することができ、これにより外部のテスト装置の負荷を軽減し、記憶回路であるＲＡＭＴ１内の記憶素子のビット故障の有無、故障救済の可否等の故障判定動作を容易に効率良く実行できるという効果がある。
【００３３】
実施の形態２．
図２は、この発明の実施の形態２による半導体集積回路装置を示す回路図であり、図において、ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３は、それぞれ冗長回路を備えたテスト回路付きの記憶回路（複数の記憶回路）であり、図１に示した記憶回路（ＲＡＭＴ）１に相当するものである。ＦＧ−１，ＦＧ−２，ＦＧ−３のそれぞれは、フラグジェネレータ回路（複数の第１の検出回路、複数の第２の検出回路）であり、図１に示したフラグジェネレータ回路（ＦＧ）２に相当するものである。ＳＦＦ１−１，ＳＦＦ１−２，ＳＦＦ１−３はスキャンフリップフロップであり、第１のスキャンパス回路を構成する。ＳＦＦ２−１，ＳＦＦ２−２，ＳＦＦ２−３もまたスキャンフリップフロップであり、第２のスキャンパス回路を構成する。
【００３４】
次に動作について説明する。
以下では、テスト機能付きの複数の記憶回路ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３が搭載された半導体集積回路装置における故障判定動作について説明する。実施の形態２の半導体集積回路装置では、複数の記憶回路ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３からの出力信号ＳＯＤＯ＜ｉ＞をもとにして得られたフラグジェネレータ回路２から出力されたＦＬＡＧ１の情報をスキャンアウトするための第１のスキャンパス回路を備え、さらに、複数の記憶回路ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３の出力信号ＳＯＤＯ＜ｉ＞をもとにして得られたフラグジェネレータ回路２から出力されたＦＬＡＧ２の情報をスキャンアウトするための第２のスキャンパス回路を備えている。
【００３５】
図２に示す実施の形態２の半導体集積回路装置における故障救済の可否の判定は、次のようにして行われる。
まず、第１のスキャンパス回路を構成する各スキャンフリップフロップ（ＳＦＦ１−１，ＳＦＦ１−２，ＳＦＦ１−３）がフラグジェネレータ回路２、即ち、ＦＧ−１，ＦＧ−２，ＦＧ−３の各々から出力される信号ＦＬＡＧ１を入力する。フラグジェネレータ回路（ＦＧ）２の動作は実施の形態１のものと同じである。
従って、複数の記憶回路ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３の各回路内で１つ以上のビット（記憶素子）の故障が検出された場合、フラグジェネレータ回路２から値“０”の信号ＦＬＡＧ１が出力され、第１のスキャンパス回路へ入力される。そして、第１のスキャンパス回路内の最後段のスキャンフリップフロップＳＦＦ１−３から出力される信号ＳＯＦＬＡＧ１を、ＬＳＩテスタ等の外部テスト装置が入力し、故障の有無の判定を行う。
【００３６】
同様に、複数の記憶回路ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３の各回路内で２つ以上のビット（記憶素子）の故障が検出された場合、フラグジェネレータ回路２から値“０”の信号ＦＬＡＧ２が出力され、第２のスキャンパス回路へ入力される。そして、第２のスキャンパス回路内の最後段のスキャンフリップフロップＳＦＦ２−３から出力される信号ＳＯＦＬＡＧ２を、ＬＳＩテスタ等の外部テスト装置が入力し、故障救済の可否の判定を行う。
【００３７】
もし、複数の記憶回路ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３のいずれかに２つ以上の記憶素子の故障が検出され、即ち、信号ＦＬＡＧ２が０となった場合は故障救済はできないと判断され、この複数の記憶回路を備えた半導体集積回路装置は製造段階で破棄される。
【００３８】
以上のように、この実施の形態２によれば、複数の記憶回路であるＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３が半導体集積回路装置内に搭載された場合であっても、第１のスキャンパス回路および第２のスキャンパス回路を設け、ＬＳＩテスタ等の外部のテスト装置が、第１のスキャンパス回路から出力される信号ＳＯＦＬＡＧ１を用いて記憶回路の故障の有無を判定し、第２のスキャンパス回路から出力される信号ＳＯＦＬＡＧ２を用いて故障救済の可否を判定できるので、外部のテスト装置の負荷を軽減して、複数の記憶回路内の記憶素子のビット故障の有無、故障救済の可否等の故障判定動作を容易に効率良く実行できるという効果がある。さらに、複数の記憶回路を搭載した半導体集積回路装置内に第１のスキャンパス回路および第２のスキャンパス回路を設けたことで、記憶回路であるＲＡＭ毎に故障情報ＦＬＡＧ１およびＦＬＡＧ２を半導体集積回路装置の入出力端子に多重化して外部のテスト装置へ出力する必要がなく（例えば、セレクタ等を設け、端子を切替えて使用することなく）、容易に半導体集積回路装置の設計を行えるという効果がある。
【００３９】
実施の形態３．
図３は、この発明の実施の形態３による半導体集積回路装置を示す回路図であり、図において、ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３は、それぞれ冗長回路を備えたテスト回路付きの記憶回路１であり、それぞれの記憶回路は図２に示したＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３に相当するものである。３１はフラグジェネレータ回路（第１の検出回路、第２の検出回路）であり、実施の形態３の半導体集積回路装置では３個のフラグジェネレータ回路ＦＧ−１，ＦＧ−２，ＦＧ−３が搭載されている。これらのフラグジェネレータ回路３１（ＦＧ−１，ＦＧ−２，ＦＧ−３）のそれぞれは、図２に示したフラグジェネレータ回路２であるＦＧ−１，ＦＧ−２，ＦＧ−３のそれぞれに相当するものである。
【００４０】
３２はセレクタ回路であり、３個のセレクタ回路ＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３から構成されている。セレクタ回路ＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３のそれぞれは、フラグジェネレータ回路３１（ＦＧ−１，ＦＧ−２，ＦＧ−３）のそれぞれに対応して設けられている。これらのセレクタ回路ＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３は、制御信号ＳＥＬＦＬＡＧの値に基づいて、複数の記憶回路１であるＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３のそれぞれから出力される信号ＦＬＡＧ１，ＦＬＡＧ２の値を選択して、選択した信号を出力する。
【００４１】
ＳＦＦ−１，ＳＦＦ−２，ＳＦＦ−３はスキャンフリップフロップであり、第３のスキャンパス回路を構成する。この第３のスキャンパス回路は、図２に示した第１のスキャンパス回路に相当するものであり、各セレクタ回路ＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３から出力した信号、即ち、信号ＦＬＡＧ１，ＦＬＡＧ２のうち、セレクタ回路で選択された信号を入力する。
【００４２】
次に動作について説明する。
実施の形態２の半導体集積回路装置では、第１のスキャンパス回路および第２のスキャンパス回路を設け、これら第１のスキャンパス回路および第２のスキャンパス回路を介して得られる信号ＳＯＦＬＡＧ１およびＳＯＦＬＡＧ２の値を元に、記憶回路１内の記憶素子のビット故障の有無、故障救済の可否を判断した。
【００４３】
実施の形態３の半導体集積回路装置では、第１のスキャンパス回路および第２のスキャンパス回路の代わりに、第３のスキャンパス回路のみを設け、記憶回路ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３からの信号ＦＬＡＧ１，ＦＬＡＧ２のそれぞれを、セレクタ回路３２であるＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３内のＡ入力、Ｂ入力とする。そして、例えば、ＬＳＩテスタ等の外部テスト装置（図示せず）から供給される制御信号ＳＥＬＦＬＡＧに基づいて、セレクタ回路３２であるＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３が、これらの信号ＦＬＡＧ１，ＦＬＡＧ２のいずれかを選択し、選択した信号を第３のスキャンパス回路へ出力する。そして、第３のスキャンパス回路の出力信号ＳＯＦＬＡＧを外部のテスト装置が入力して、記憶回路１の故障の有無、故障救済の可否を判断する。
【００４４】
以上のように、この実施の形態３によれば、フラグジェネレータ回路３１であるＦＧ−１，ＦＧ−２，ＦＧ−３の各々に対応して、セレクタ回路３２であるＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３を設け、制御信号ＳＥＬＦＬＡＧで、セレクタ回路３２を切り替え、第３のスキャンパス回路を介して、記憶回路１からの信号ＦＬＡＧ１，ＦＬＡＧ２を外部へ出力するように構成したので、実施の形態１および実施の形態２の効果、即ち、外部のテスト装置の負荷を軽減し、複数の記憶回路１内の記憶素子のビット故障の有無、故障救済の可否等の故障判定動作を容易に効率良く実行でき、また、容易に半導体集積回路装置の設計を行えるという効果に加えて、半導体集積回路装置の面積をさらに削減できるという効果がある。
【００４５】
実施の形態４．
図４は、この発明の実施の形態４による半導体集積回路装置を示す回路図であり、図において、ＲＡＭＴ１は１ビットの冗長回路を備えたテスト回路付きの記憶回路であり、図１に示したＲＡＭＴ１に相当するものである。４１は２ビットの冗長回路を備えたテスト回路付きの記憶回路（ＲＡＭＴ２１）であり、２ビットの冗長回路に対応した２本のスキャンパスＳＯＤＯ＜ｊ＞およびＳＯＤＯ＜ｋ＞を備えている。ＦＧ−１，ＦＧ−２，ＦＧ−３のそれぞれはフラグジェネレータ回路２であり、図２に示したＦＧ−１，ＦＧ−２，ＦＧ−３に相当するものである。
【００４６】
ＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３のそれぞれは、フラグジェネレータ回路ＦＧ−１，ＦＧ−２，ＦＧ−３に対応して設けられたセレクタ回路３２である。これらのセレクタ回路３２（ＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３）は、図３に示した実施の形態３の場合と同様に、制御信号ＳＥＬＦＬＡＧの値に基づいて、各記憶回路ＲＡＭＴ１，ＲＡＭＴ２１から出力される信号ＦＬＡＧ１，ＦＬＡＧ２の値を選択し、選択した信号を出力する。
【００４７】
ＳＦＦ１−１，ＳＦＦ１−２，ＳＦＦ１−３はスキャンフリップフロップであり、第３のスキャンパス回路を構成する。この第３のスキャンパス回路は、図３に示した実施の形態３の半導体集積回路装置における第３のスキャンパス回路と同じものであり、セレクタ３２であるＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３のそれぞれで選択され出力した信号を入力する。
【００４８】
次に動作について説明する。
例えば、１０ビットの出力ＤＯ＜ｉ＞を持つＲＡＭを用いて、８ビットのＸＤＯ＜ｉ＞を持つ故障救済可能なＲＡＭを構成した場合、従来例で示した図１１および図１２に示す半導体集積回路装置ｉ＝ｊ＝０のスキャンパスとｉ＝ｋ＝５のスキャンパスの２本を仮定することができる。
【００４９】
各スキャンパスは５ビットの長さであり、各スキャンパスから出力されるシリアル出力ＳＯＤＯ＜０＞，ＳＯＤＯ＜５＞は、フラグジェネレータ回路２であるＦＧ−２およびＦＧ−３の入力端子ＤＩＮへ供給される。
【００５０】
記憶回路（ＲＡＭＴ）２１内のビット出力ＤＯ＜０＞からＤＯ＜４＞までの故障の有無は、フラグジェネレータ回路ＦＧ−２の出力ＦＬＡＧ１を見て判定できる。さらに、記憶回路（ＲＡＭＴ）２１内のビット出力ＤＯ＜５＞からＤＯ＜９＞までの故障の有無は、フラグジェネレータ回路ＦＧ−３の出力ＦＬＡＧ１を見て判定できる。
【００５１】
また、記憶回路（ＲＡＭＴ）２１内のビット出力ＤＯ＜０＞からＤＯ＜４＞までの故障救済の可否は、フラグジェネレータ回路ＦＧ−２の出力ＦＬＡＧ２を見て判定できる。さらに、記憶回路（ＲＡＭＴ）２１内のビット出力ＤＯ＜５＞からＤＯ＜９＞までの故障救済の可否は、フラグジェネレータ回路ＦＧ−３の出力ＦＬＡＧ２を見て判定できる。
【００５２】
以上のように、この実施の形態４によれば、１つの記憶回路（ＲＡＭＴ）２１内に２つのスキャンパス回路を設け、この記憶回路（ＲＡＭＴ）２１に対して２つのフラグジェネレータ回路ＦＧ−２，ＦＧ−３およびセレクタ回路ＳＥＬ−２，ＳＥＬ−３とを設けて、故障の有無、故障救済の可否を判定するように構成したので、例えば、ＬＳＩテスタ等の外部テスト装置がこれらの信号ＦＬＡＧ１，ＦＬＡＧ２を入力して故障の有無、故障救済の可否を判定することができ、外部のテスト装置の負荷を軽減して、記憶回路内の記憶素子の故障判定動作を容易に効率良く実行できるという効果がある。
【００５３】
実施の形態５．
図５は、この発明の実施の形態５による半導体集積回路装置を示す回路図であり、図において、５１はマルチポートＲＡＭ（マルチポート記憶手段）としての３ポートＲＡＭであり、２つの出力ポートから出力される信号ＤＯ１＜＞，ＤＯ２＜＞に対して２つのスキャンパス回路５２，５３を備えている。このスキャンパス回路５２，５３のそれぞれの構成は、図１１に示したスキャンフリップフロップ１００からなるスキャンパス回路と同じであるので、ここでは説明を省略する。
【００５４】
５４は、スキャンパス回路５２，５３から出力される出力信号ＳＯＤＯ１＜ｉ＞とＳＯＤＯ２＜ｉ＞との間のＡＮＤ演算を行うＡＮＤ回路である。２はフラグジェネレータ回路ＦＧ（第１の検出手段，第２の検出手段）であり、実施の形態１に示したものと同じものである。
【００５５】
図６は、図５に示した３ポートＲＡＭ５１と、スキャンパス回路５２，５３に冗長回路を接続した半導体集積回路装置を示す回路図である。図において、６０は冗長回路であり、図５に示したテスト回路付き３ポートＲＡＭ（マルチポート記憶手段）５１に冗長回路６０を接続したものである。
【００５６】
次に動作について説明する。
図５に示す３ポートＲＡＭ５１は、独立にアクセスされる２つのデータ出力ポートから信号ＤＯ１＜＞およびＤＯ２＜＞を出力する。制御信号ＷＥ０の値に基づいて、アドレス信号Ａ０で指定されたアドレスに対して、データＤＩＯ＜＞を３ポートＲＡＭ５１内に書き込む。
【００５７】
アドレス信号Ａ１＜＞で指定されたアドレスに対して、出力ＤＯ１＜＞が、３ポートＲＡＭ５１からスキャンパス回路５２へ出力される。同様に、アドレス信号Ａ２＜＞で指定されたアドレスに対して、出力ＤＯ２＜＞が、３ポートＲＡＭ５１からスキャンパス回路５３へ出力される。
【００５８】
この冗長回路６０の半導体集積回路装置では、Ａ０＜＞，Ａ１＜＞，Ａ２＜＞は異なるアドレスを指定できる。図５に示した３ポートＲＡＭ５１では、２つの出力データポートを介して出力される出力データＤＯ１＜＞、ＤＯ２＜＞のそれぞれに対して、スキャンパス回路５２，５３を設けている。
【００５９】
スキャンパス回路５２，５３からの出力信号は、即ち、図１１に示したスキャンフリップフロップ１００内の信号ＳＯＤＯ＜ｉ＞に対応する出力信号である信号ＳＯＤＯ１＜ｉ＞とＳＯＤＯ２＜ｉ＞とは、ＡＮＤ回路５４でＡＮＤ演算され、ＡＮＤ演算の結果は、フラグジェネレータ回路（ＦＧ）２内へ入力信号ＤＩＮとして入力される。フラグジェネレータ回路（ＦＧ）２の動作は、実施の形態１の場合と同様である。
【００６０】
このように、実施の形態５の半導体集積回路装置では、冗長回路６０を搭載したテスト回路付きの３ポートＲＡＭ５１の２つのデータ出力ポートに関して、同時に比較結果のシフトアウトを行い、フラグジェネレータ回路（ＦＧ）２において、記憶素子のビット故障の有無、故障救済の可否の検出を行う。
【００６１】
従って、ＡＮＤ回路５４により、３ポートＲＡＭ５１のいずれか一方の出力ポートからの出力値ＤＯｐ＜ｍ＞（Ｐ−１，２）に故障があれば、３ポートＲＡＭ５１内のビット番号ｍのデータ系列の故障と判断できるので、冗長回路６０での切替処理を実行すれば良い。また、故障の有無の判断は、フラグジェネレータ回路（ＦＧ）２から出力される信号ＦＬＡＧ１を用いて判定できる。同様に、故障救済の可否の判断も、フラグジェネレータ回路（ＦＧ）２から出力される信号ＦＬＡＧ２を用いて判定可能であり、その動作は実施の形態１〜４の場合と同様である。
【００６２】
以上のように、この実施の形態５によれば、マルチポートＲＡＭを搭載した半導体集積回路装置の場合であっても、マルチポートＲＡＭとしての３ポートＲＡＭ５１内の出力ポートＤＯＡ＜＞、ＤＯ２＜＞のそれぞれに対応して設けられたテスト回路としてのスキャンパス回路５２，５３、テスト回路からの出力のＡＮＤ演算を行うＡＮＤ回路５４、およびフラグジェネレータ回路（ＦＧ）２を備えるように構成したので、実施の形態１の場合と同様に、フラグジェネレータ回路（ＦＧ）２から出力される信号ＦＬＡＧ１および信号ＦＬＡＧ２を、例えば、ＬＳＩテスタ等の外部テスト装置が入力して故障の有無、故障救済の可否を判定することができ、これにより外部のテスト装置の負荷を軽減し、記憶回路であるＲＡＭＴ１内の記憶素子の故障の有無、故障救済の可否等の故障判定動作を容易に効率良く実行できるという効果がある。
【００６３】
実施の形態６．
図７は、この発明の実施の形態６による半導体集積回路装置を示す回路図であり、図の（ａ）において、１は冗長回路を備えたテスト回路付きの記憶回路、即ち、ＲＡＭであり、図１に示した記憶回路１に相当するものである。７２はカウンタ回路であり、例えば、Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｓｉｓｔｅｒ（ＬＦＳＲ）である。（ａ）に示した例では、４ビットのＬＦＳＲが示されている。しかしながら、この発明はこれに限定されるものではなく、カウンタ回路としては、バイナリ型のものでもよい。このカウンタ回路７２は、記憶回路１であるＲＡＭＴから出力されたテスト結果の故障情報である値０をカウントするものであり、３故障救済以上の故障に対しても故障のビット数をカウントすることが可能となる。
【００６４】
図７の（ａ）に示す例では、カウンタ回路（ＬＦＳＲ）７２は、直列に接続された４個のフリップフロップ７２１から構成されている。７３は論理回路（ＬＯＧＩＣ）であり、カウンタ回路（ＬＦＳＲ）７２内の各フリップフロップ７２１と接続されて、所定の動作を行うものである。
【００６５】
図７の（ｂ）および（ｃ）は、カウンタ回路（ＬＦＳＲ）７２を構成するフリップフロップ７２１の内部構成を示す図である。
【００６６】
次に動作について説明する。
通常動作においては、制御信号ＳＭが値０となり、カウンタ回路（ＬＦＳＲ）７２内のフリップフロップ７２１と論理回路（ＬＯＧＩＣ）７３とが接続され、半導体集積回路装置の所望の動作を実施する。そして、制御信号ＳＭが値１となり、記憶回路であるＲＡＭＴ１がテスト動作状態に入ると、カウンタ回路（ＬＦＳＲ）７２は、以下の順序で故障情報のカウントを行う。
【００６７】
まず、イネーブル信号ＥＮＢを値０に設定して、制御信号ＳＩＮＨを値０にし、制御信号ＬＦＳＲＥＮを値０に設定する。この状態で、制御信号ＳＩＣＮＴからカウンタ回路（ＬＦＳＲ）７２の初期値（例えば、全ての値が１）をシフトインする。
【００６８】
次に、イネーブル信号ＥＮＢを値１に、ＬＦＳＲＥＮを値１に、ＩＮＨを値１に設定して、制御信号ＳＩＮＨ＝ＳＯＤＯ＜ｉ＞とする。これにより、シフトアウトされてくる信号ＳＯＤＯ＜ｉ＞内の値０をカウントする。
この値０とは記憶回路（ＲＡＭＴ）１からの故障情報である。つまり、カウンタ回路（ＬＦＳＲ）７２は、信号ＳＯＤＯ＜ｉ＞が値０の時のみシフト動作を行う。
【００６９】
最後に、イネーブル信号ＥＮＢを値０に設定して、制御信号ＳＩＮＨを値０に設定し、制御信号ＬＦＳＲＥＮのカウント値を信号ＳＯＣＮＴとして、カウンタ回路（ＬＦＳＲ）７２の外部へシフトアウトする。
【００７０】
従って、カウンタ回路（ＬＦＳＲ）７２から出力される信号ＳＯＣＮＴを、例えば、ＬＳＩテスタ等の外部のテスト装置で観測して、記憶回路であるＲＡＭＴ１の故障の有無、故障救済の可否を判定する。
【００７１】
尚、信号ＳＩＣＮＴは、記憶回路（ＲＡＭＴ）１から出力される信号ＳＯＤＯ＜ｉ＞に接続しても良いし、信号ＬＦＳＲＥＮは、信号ＥＮＢと接続しても良い。また、カウンタ回路（ＬＦＳＲ）７２のビット数、即ちフリップフロップ７２１の個数は、必要に応じてサイズが大きいものを用いることが可能である。例えば、信号ＳＯＤＯ＜ｉ＞として記憶回路（ＲＡＭＴ）１内からスキャンアウトされる故障情報が８ビットであれば、４ビット以上のＬＦＳＲを用いれば良い。尚、図７に示した半導体集積回路装置の構成と図１に示した半導体集積回路装置の構成とを組み合わせても良い。この場合、フラグジェネレータ回路（ＦＧ）２とカウンタ回路７２とが、１つの記憶回路（ＲＡＭＴ）１に対して設けられた構成となるが、その場合におけるフラグジェネレータ回路（ＦＧ）２の動作は、実施の形態１の場合と同じなので、個々ではその説明を省略する。
【００７２】
以上のようにこの実施の形態６によれば、半導体集積回路装置内にカウンタ回路７２を設けたことで、記憶回路であるＲＡＭＴ１内の記憶素子内に３個以上の故障が発生した場合であっても、故障のビット数をカウントできる。従って、ＬＳＩテスタ等の外部のテスト装置の負荷を軽減でき、さらに、半導体製造ラインでの異常をも判定できるという効果がある。また、記憶回路（ＲＡＭＴ）１に対して設けられたカウンタ回路７２に加え、実施の形態１で示したフラグジェネレータ回路（ＦＧ）２をさらに設けた場合でも、上記の効果に加えて、記憶素子の故障の有無、冗長回路による故障救済の可否を判定する故障判定動作を容易に効率良く実行できるという効果がある。
【００７３】
実施の形態７．
図８は、この発明の実施の形態７による半導体集積回路装置を示す回路図であり、図において、８１は記憶素子からなるＲＡＭ（複数の記憶手段）であり、図１１に示したＲＡＭ１１１に相当するものである。８２は直列に接続された５個のスキャンフリップフロップであり、スキャンパス回路を構成する。スキャンパス回路を構成するこれらのスキャンフリップフロップ８２は、ＲＡＭ８１から出力されたデータＤＯ＜＞を入力し、予め設定された期待値と比較し、比較結果をスキャンして、外部へ故障情報ＳＯＤＯ＜ｉ＞として出力するテスト回路である。このテスト回路を構成するスキャンフリップフロップ８２は、図１０および図１１に示したスキャンフリップフロップ１００に相当するものである。
【００７４】
８３は、セレクタ回路（選択手段）であり、スキャンパス回路内の最後の段であるスキャンフリップフロップ８２から出力された故障情報ＳＯＤＯ＜ｉ＞を、制御信号ＬＯＯＰＤＯに基づいて、スキャンパス回路内でループさせるものである。尚、８０は、ＲＡＭ８１、スキャンフリップフロップ（スキャンパス回路）８２、セレクタ回路８３から構成される半導体集積回路装置としてのテスト回路付き記憶回路である。
【００７５】
図９は、図８に示した半導体集積回路装置に冗長回路を備えた場合の半導体集積回路装置を示す回路図であり、図において、８０は図８に示すテスト回路付きの記憶回路、９０は冗長回路である。冗長回路９０の構成は、図１２に示した冗長回路１２２と同じものである。
【００７６】
次に動作について説明する。
既に説明したように、この発明の実施の形態１〜６の半導体集積回路装置では、ＲＡＭを構成する複数の記憶素子内での故障の有無、冗長回路による故障救済の可否を判定するため、故障情報を外部へスキャンアウトすると、スキャンパス回路内の故障情報は消失していた。従って、故障した記憶素子を救済するため冗長回路へ切替するためには、再テストするか、レジスタを付加して故障情報を転送して保持しておく必要があった。
【００７７】
この実施の形態７の半導体集積回路装置では、セレクタ回路８３を記憶回路８０内に組み込み、制御信号ＬＯＯＰＤＯの値に基づいて、直列接続されスキャンパス回路を形成している５個のスキャンフリップフロップ８２内に、故障情報をループさせ保持するように構成している。
【００７８】
例えば、制御信号ＬＯＯＰＤＯを値１に設定し、スキャンフリップフロップ８２での５ビットのシフト動作を実行すれば、故障情報ＳＯＤＯ＜ｉ＞はもとの位置、即ち、元のスキャンフリップフロップ８２内に戻ることになる。
【００７９】
このシフト動作中に、ＬＳＩテスタ等の外部のテスト装置（図示せず）が、故障情報ＳＯＤＯ＜ｉ＞を受け取り、故障情報をカウントし、故障の有無や、故障救済の可否を判定する。そして、５ビットのシフト動作の実行後は、故障情報ＳＯＤＯ＜ｉ＞はもとの位置、即ち、元のスキャンフリップフロップ８２内に戻り、そこで保持されることになるので、その後の冗長回路９０への切替処理では、図９に示すように、各スキャンフリップフロップ８２内に保持されている故障情報を、信号ＳＯ＜＞を介して冗長回路９０側から利用することが可能なので、再テストを実行することなしで故障情報を得ることができ、冗長切替処理を効率良く実施できる。
【００８０】
以上のように、この実施の形態７によれば、セレクタ回路８３を記憶回路８０内に組み込み、制御信号ＬＯＯＰＤＯの値に基づいて、直列接続されスキャンパス回路を形成している５個のスキャンフリップフロップ８２内に、故障情報をループさせ保持するように構成したので、半導体集積回路装置をコンピュータ等の製品に組み込んだ後においても、冗長回路９０による故障救済を実施できるという効果がある。即ち、１回のテスト動作により、故障救済の可否の判定を行い、判定結果を、セレクタ回路８３を介してスキャンパス回路内にループさせ保持させるので、半導体集積回路装置を製品に搭載した後においてもテスト動作を実行する必要がなく、冗長切替処理を効率良く実施できるという効果がある。
【００８１】
【発明の効果】
以上のように、この発明によれば、冗長回路を備えたテスト回路付きの記憶回路に対して、例えば、フラグジェネレータ回路等の第１の検出回路および第２の検出回路を設けるように構成したので、第１の検出回路および第２の検出回路から出力される信号ＦＬＡＧ１および信号ＦＬＡＧ２を、例えば、ＬＳＩテスタ等の外部テスト装置が入力してビット故障の有無、故障救済の可否を判定することができる。従って、外部のテスト装置の負荷を軽減し、記憶回路内の記憶素子のビット故障の有無、故障救済の可否等の故障判定動作を容易に効率良く実行できるという効果がある。また、第１のスキャンパス回路および第２のスキャンパス回路を設けたことで、記憶回路毎に故障情報ＦＬＡＧ１およびＦＬＡＧ２を半導体集積回路装置の入出力端子に多重化して外部のテスト装置へ出力する必要がなく（例えば、セレクタ等を設け、端子を切替えて使用することなく）、容易に半導体集積回路装置の設計を行えるという効果がある。
【００８２】
この発明によれば、フラグジェネレータ回路等の第１の検出回路および第２の検出回路に対応してセレクタ回路を設け、制御信号ＳＥＬＦＬＡＧでセレクタ回路を切り替え、第３のスキャンパス回路を介して、記憶回路からの信号ＦＬＡＧ１，ＦＬＡＧ２を外部へ出力するように構成したので、上記したこの発明の効果に加えて、半導体集積回路装置の面積をさらに削減できるという効果がある。
【００８３】
この発明によれば、記憶回路が複数のポートを備えたマルチポートＲＡＭであっても、出力ポートのそれぞれに対応して設けられたテスト回路としてのスキャンパス回路、テスト回路からの出力のＡＮＤ演算を行うＡＮＤ回路、およびフラグジェネレータ回路等の第１の検出回路、第２の検出回路を備えるように構成したので、上記した発明の効果と同様に、フラグジェネレータ回路等の第１の検出回路、第２の検出回路から出力される信号ＦＬＡＧ１および信号ＦＬＡＧ２を、例えば、ＬＳＩテスタ等の外部テスト装置が入力して故障の有無、故障救済の可否を判定することができ、これにより外部のテスト装置の負荷を軽減し、記憶回路内の記憶素子のビット故障の有無、故障救済の可否等の故障判定動作を容易に効率良く実行できるという効果がある。
【００８４】
この発明によれば、記憶回路に対してカウンタ回路を設けるように構成したので、記憶回路内の記憶素子内に３個以上の故障が発生した場合であっても、故障のビット数をカウントでき、ＬＳＩテスタ等の外部のテスト装置の負荷を軽減し、さらに、半導体製造ラインでの異常をも判定できるという効果がある。また、記憶回路に対して設けられたカウンタ回路に加え、フラグジェネレータ回路等の第１の検出回路、第２の検出回路をさらに設けた場合でも、上記したこの発明の効果に加え、記憶素子の故障の有無、冗長回路による故障救済の可否を判定する故障判定動作を容易に効率良く実行できるという効果がある。
【００８５】
この発明によれば、セレクタ回路等の選択手段を記憶回路内に組み込み、制御信号ＬＯＯＰＤＯの値に基づいて、直列接続されスキャンパス回路を形成しているスキャンフリップフロップ内に、故障情報をループさせ保持するように構成したので、半導体集積回路装置をコンピュータ等の製品に組み込んだ後においても、冗長回路による故障救済を実施できるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回路装置を示す回路図である。
【図２】 この発明の実施の形態２による半導体集積回路装置を示す回路図である。
【図３】 この発明の実施の形態３による半導体集積回路装置を示す回路図である。
【図４】 この発明の実施の形態４による半導体集積回路装置を示す回路図である。
【図５】 この発明の実施の形態５による半導体集積回路装置を示す回路図である。
【図６】 図５に示す半導体集積回路装置と冗長回路との接続関係を示す回路図である。
【図７】 この発明の実施の形態６による半導体集積回路装置を示す回路図である。
【図８】 この発明の実施の形態７による半導体集積回路装置を示す回路図である。
【図９】 図８に示す半導体集積回路装置と冗長回路との接続関係を示す回路図である。
【図１０】 従来の半導体集積回路装置におけるＲＡＭテスト用のスキャンフリップフロップを示す回路図である。
【図１１】 従来の半導体集積回路装置内のテスト回路付きのＲＡＭを示す回路図である。
【図１２】 図１１に示したテスト回路付きのＲＡＭに冗長回路を組み込んだ従来の半導体集積回路装置を示す回路図である。
【符号の説明】
１，４１，８０ 記憶回路、２，３１ フラグジェネレータ回路（第１の検出回路、第２の検出回路）、３２ セレクタ回路、５１ ３ポートＲＡＭ（マルチポート記憶手段）、５２，５３ スキャンパス回路、６０ 冗長回路、７２ カウンタ回路、８１ ＲＡＭ（複数の記憶手段）、８２ スキャンフリップフロップ（スキャンパス回路）、８３ セレクタ回路（選択手段）、ＦＦ−１ フリップフロップ（第１の検出回路）、ＦＦ−２ フリップフロップ（第２の検出回路）、ＳＦＦ１−１，ＳＦＦ１−２，ＳＦＦ１−３ スキャンフリップフロップ（第１のスキャンパス回路）、ＳＦＦ２−１，ＳＦＦ２−２，ＳＦＦ２−３ スキャンフリップフロップ（第２のスキャンパス回路）、ＳＦＦ−１，ＳＦＦ−２，ＳＦＦ−３ スキャンフリップフロップ（第３のスキャンパス回路）。
【発明の属する技術分野】
この発明は、記憶回路に対するテスト回路および冗長回路を備え、故障の有無、故障救済の可否に関する情報を供給する機能を備えた半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
テスト回路および冗長回路を備えた従来の半導体集積回路装置としては、例えば、特開平８−９４７１８号に開示されたものがある。
図１０は、特開平８−９４７１８号に開示された従来の半導体集積回路装置におけるＲＡＭテスト用のスキャンフリップフロップ（ＳＦＦ）を示す回路図であり、図において、１００はスキャンフリップフロップ（ＳＦＦ）、１０１は複数の記憶素子（複数の記憶手段）を備えたＲＡＭから出力されるデータと予め設定された期待値とを比較し、比較結果を出力する比較回路である。
【０００３】
図１１は、従来の半導体集積回路装置内のテスト回路付きのＲＡＭを示す回路図であり、図において、１１１はＲＡＭであり複数の記憶素子から構成されている。このＲＡＭ１１１の出力ＤＯ＜＞は、直列接続された５個のスキャンフリップフロップ（ＳＦＦ）１００に接続されている。この直列接続された５個のスキャンフリップフロップ（ＳＦＦ）１００は、ＲＡＭ１１１のテスト用のスキャンパス回路を構成している。
【０００４】
図１２は、ＲＡＭ１２１に冗長回路１２２を組み合わせた従来の半導体集積回路装置を示す回路図である。このＲＡＭ１２１は、図１１に示したＲＡＭ１１１と、直列接続されたスキャンパス回路を構成する５個のスキャンフリップフロップ（ＳＦＦ）１００から構成されるテスト回路付きのＲＡＭである。図１２において、１２３はスキャンフリップフロップ（ＳＦＦ）１００からの出力データＳＯ＜ｉ＋１＞〜ＳＯ＜ｉ＋４＞を入力し記憶するレジスタである。テスト回路付きの半導体集積回路装置のＲＡＭ１２１から、４ビットのデータ出力信号ＳＯ＜ｉ＋１＞，ＳＯ＜ｉ＋２＞，ＳＯ＜ｉ＋３＞，ＳＯ＜ｉ＋４＞がレジスタ１２３へ出力される。
【０００５】
次に動作について説明する。
まず、図１１に示すスキャンパス回路を構成する５個のスキャンフリップフロップ（ＳＦＦ）１００を備えたＲＡＭ１１１に対するテスト動作に関して説明を行う。
【０００６】
複数の記憶素子、即ち、複数ビット（複数の記憶手段）を備えた記憶回路としてのＲＡＭ１１１の動作テストを行う前に、制御信号ＴＭおよび制御信号ＳＭについて、ＴＭ＝０，ＳＭ＝１と設定し、スキャンフリップフロップ（ＳＦＦ）１００のＳＩＤＯ端子からデータ値１をシフトインしておく。例えば、図１１に示す５ビットのスキャンパス回路の場合、５クロック必要である。その結果、各スキャンフリップフロップ（ＳＦＦ）１００の出力は、ＳＯ＜ｉ＞＝１，ＳＯ＜ｉ＋１＞＝１，ＳＯ＜ｉ＋２＞＝１，ＳＯ＜ｉ＋３＞＝１，ＳＯ＜ｉ＋４＞＝１となる。
【０００７】
次に、制御信号がＴＭ＝０，ＳＭ＝１の状態で、全アドレスに対してＲＡＭ１１１のテストを実行する。ＲＡＭ１１１に対するテスト用データの書き込み、読み出しを行いながら、期待値ＥＸＰおよび比較制御信号ＣＭＰ（＝１で比較）を制御する。
【０００８】
ＲＡＭ１１１内に故障が発生していれば、ＲＡＭ１１１の出力ＤＯ＜＞の値と期待値ＥＸＰとが異なるので、比較回路１０１の出力信号が０となり、クロック信号Ｔに同期してスキャンフリップフロップ（ＳＦＦ）１００の出力は、値０にリセットされる。例えば、ＲＡＭ１１１内のビットに故障があり、その出力ＤＯ＜ｉ＋２＞に対応するスキャンフリップフロップ（ＳＦＦ）＜ｉ＋２＞１００で故障が検出されたら、スキャンフリップフロップ（ＳＦＦ）＜ｉ＋２＞１００の出力ＳＯ＜ｉ＋２＞＝０となる。この場合、他のスキャンフリップフロップ（ＳＦＦ）１００の出力ＳＯ＜ｉ＞，ＳＯ＜ｉ＋１＞，ＳＯ＜ｉ＋３＞，ＳＯ＜ｉ＋４＞は、それぞれデータ値１を維持し出力する。
【０００９】
その後、制御信号をＴＭ＝０，ＳＭ＝１の状態のままで、テスト結果を最後のステージのスキャンフリップフロップ（ＳＦＦ）１００の端子ＳＯＤＯ＜ｉ＞からシフトアウトする。
【００１０】
次に、冗長回路１２２を備えたテスト回路付きＲＡＭ１２１の動作について説明する。図１２に示す半導体集積回路装置は、図１１に示したテスト回路付きのＲＡＭ１１１に冗長回路１２２を備えたものである。例えば、ＲＡＭ１２１の出力ＤＯ＜ｉ＋２＞に対応するスキャンフリップフロップ（ＳＦＦ）＜ｉ＋２＞１００でビット故障が発見された場合、スキャンフリップフロップ（ＳＦＦ）１００の出力ＳＯ＜ｉ＋２＞は０となる。この場合、他のスキャンフリップフロップ（ＳＦＦ）１００の出力ＳＯ＜ｉ＞，ＳＯ＜ｉ＋１＞，ＳＯ＜ｉ＋３＞，ＳＯ＜ｉ＋４＞は、それぞれデータ値１を出力する。
【００１１】
スキャンフリップフロップ（ＳＦＦ）１００から出力されるこれらの出力ＳＯ＜ｉ＋１＞〜ＳＯ＜ｉ＋４＞をレジスタ１２３へ取り込むと、レジスタ１２３の出力Ｇ＜ｉ＋１＞〜＜ｉ＋４＞は、それぞれ、１，０，１，１となり、その結果、冗長回路１２２内の論理ゲート１２２１，１２２２，１２２３の出力は、Ｆ＜ｉ＋３＞＝１，Ｆ＜ｉ＋２＞＝０，Ｆ＜ｉ＋１＞＝０となる。
【００１２】
その結果、ＲＡＭ１２１の出力値ＤＯ＜ｉ＋４＞／Ｑ＜ｉ＋４＞は、冗長回路１２２の出力値ＸＤＯ＜ｉ＋３＞となり、同様に、ＤＯ＜ｉ＋３＞／ＱＯ＜ｉ＋３＞がＸＤＯ＜ｉ＋２＞に、ＤＯ＜ｉ＋１＞／ＱＯ＜ｉ＋１＞がＸＤＯ＜ｉ＋１＞に、ＤＯ＜ｉ＞／ＱＯ＜ｉ＞がＸＤＯ＜ｉ＞となり故障ビットに対応する出力値ＤＯ＜ｉ＋２＞は使用されない。
【００１３】
同様に、冗長回路１２２への入力値ＸＤＩ＜ｉ＋３＞は、ＲＡＭ１２１の入力値ＤＩ＜ｉ＋４＞となり、同様に、ＸＤＩ＜ｉ＋２＞はＤＩ＜ｉ＋３＞に、ＸＤＩ＜ｉ＋１＞はＤＩ＜ｉ＋２＞およびＤＩ＜ｉ＋１＞に、ＸＤＩ＜ｉ＞はＤＩ＜ｉ＞になる。
【００１４】
上記した冗長回路１２２内での接続／切替処理により、例えば、出力ＤＯ＜ｉ＋２＞に対応する記憶素子にビット故障が発生した場合であっても、ＲＡＭ１２１は、４ビット入出力のＲＡＭとして機能する。但し、ＲＡＭ１２１のデータ出力ＤＯ＜＞において、２ビット以上のビットに故障が発生した場合、上記の冗長回路１２２を用いた故障救済処理は適用できない。
【００１５】
【発明が解決しようとする課題】
従来の半導体集積回路装置は以上のように構成されているので、故障救済処理を行えるか否かは、ＳＯＤＯ＜ｉ＞からシフトアウトされるテスト結果の中に２つ以上の故障情報（上記の例では、値０）が存在するか否かを、ＬＳＩテスタ（図示せず）等の外部テスト装置で判定する必要があり、半導体集積回路装置を構成する複数の記憶素子の故障テストに必要とされる時間が長いといった課題があった。
【００１６】
この発明は上記のような課題を解決するためになされたもので、半導体集積回路装置内の複数の記憶素子に関する故障情報が存在するか否かを、半導体集積回路装置内部で比較判定し、比較判定結果を外部へ出力し、ＬＳＩテスタ等の外部テスト装置による故障判定処理や故障救済処理を容易にし、記憶素子の故障の有無、故障救済の可否に関するテストに必要とされる時間を削減可能な半導体集積回路装置を得ることを目的とする。
【００１７】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、記憶回路と第１の検出回路と第２の検出回路とを備えている。記憶回路は、データを記憶する複数の記憶手段と、複数の記憶手段に対して設けられた冗長回路と、複数の記憶手段から出力される出力データと予め設定された期待値群とを比較し、比較結果情報を出力する比較回路と、この比較結果情報を取り込みシリアルにシフトアウトする第１のスキャンパス回路とを有している。第１の検出回路は、記憶回路内の第１のスキャンパス回路からシリアルに出力される比較結果情報を入力し、比較結果情報内に１つ以上の不一致情報が含まれるか否かを検出し、その検出結果を１ビットデータとして保存し、出力するものである。第２の検出回路は、記憶回路内の第１のスキャンパス回路からシリアルに出力される比較結果情報を入力し、比較結果情報内に２つ以上の不一致情報が含まれるか否かを検出し、その検出結果を１ビットデータとして保存し、出力するものである。
【００１８】
また好ましくは、不一致情報は第１の論理の信号であり、一致情報は第２の論理の信号である。第１の検出回路は、リセットされたことに応じて第２の論理の信号を出力し、クロック信号に応答して入力信号を保存し、出力する第１のフリップフロップと、第１のスキャンパス回路の出力信号と第１のフリップフロップの出力信号との論理積信号を第１の検出回路の検出結果を示す信号として第１のフリップフロップに与える第１のＡＮＤ回路とを含む。比較結果情報内に１つ以上の不一致情報が含まれる場合は、第１のフリップフロップの出力信号は第１の論理になる。第２の検出回路は、リセットされたことに応じて第２の論理の信号を出力し、クロック信号に応答して入力信号を保存し、出力する第２のフリップフロップと、第１のスキャンパス回路の出力信号と第１のフリップフロップの出力信号との論理和信号を出力するＯＲ回路と、第２のフリップフロップの出力信号とＯＲ回路の出力信号との論理積信号を第２の検出回路の検出結果を示す信号として第２のフリップフロップに与える第２のＡＮＤ回路とを含む。比較結果情報内に２つ以上の不一致情報が含まれる場合は、第２のフリップフロップの出力信号は第１の論理になる。
【００１９】
また好ましくは、複数の記憶回路と、複数の第１の検出回路と、複数の第２の検出回路とを備え、複数の第１の検出回路の出力を取り込み、シリアルにシフトアウトする第１のスキャンパス回路と、複数の第２の検出回路の出力を取り込み、シリアルにシフトアウトする第２のスキャンパス回路とをさらに備える。
【００２０】
また好ましくは、複数の記憶回路と、複数組の第１および第２の検出回路とを備え、それぞれ複数組の第１および第２の検出回路に対応して設けられ、各々が、対応の第１および第２の検出回路の内の選択信号によって選択された検出回路の出力を取り込んで出力する複数のセレクタ回路と、複数のセレクタ回路からの出力を取り込み、シリアルにシフトアウトする第２のスキャンパス回路とをさらに備える。
【００２１】
また好ましくは、記憶回路において、複数の記憶手段は、独立にアクセスされるｎ個（ｎは２以上の整数である）のデータ出力ポートを有するマルチポート記憶手段を構成し、冗長回路はマルチポート記憶手段に対して設けられており、比較回路およびスキャンパス回路は、ｎ個のデータ出力ポートの内のｋ個（ｋは２以上でｎ以下の整数である）のデータ出力ポートの各々に対して設けられている。そして、第ｉ番目（ｉは１〜ｋの自然数である）の比較回路は第ｉ番目のデータ出力ポートの出力データと第ｉ番目の期待値群を比較して比較結果情報を出力し、第ｉ番目のスキャンパス回路は第ｉ番目の比較回路から出力される比較結果情報を取り込んでシリアルにシフトアウトする。不一致情報は第１の論理の信号であり、一致情報は第２の論理の信号である。そして半導体集積回路装置は、さらに第１番目から第ｋ番目までのスキャンパス回路のシリアル出力を入力し、ＡＮＤ演算を行うＡＮＤ回路を備える。第１の検出回路は、ＡＮＤ回路からの出力内に１つ以上の不一致情報が含まれるか否かを検出し、検出結果を１ビットデータとして保存し、出力する。第２の検出回路は、ＡＮＤ回路からの出力内に２つ以上の不一致情報が含まれるか否かを検出し、その検出結果を１ビットデータとして保存し、出力する。
【００２５】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
【００２６】
図１は、この発明の実施の形態１による半導体集積回路装置を示す回路図であり、図において、１は冗長回路を備えたテスト回路付きの記憶回路、即ち、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ｗｉｔｈ Ｔｅｓｔ ｃｉｒｃｕｉｔ（ＲＡＭＴ）であり、例えば、図１２に示した半導体集積回路装置に相当するものである。２はフラグジェネレータ回路（第１の検出回路、第２の検出回路）であり、記憶回路（ＲＡＭＴ）１の出力ＳＯＤＯ＜ｉ＞を入力して、記憶回路（ＲＡＭＴ）１内に２つ以上の故障情報（例えば、値０）が存在するか否かを判定するものである。フラグジェネレータ回路（ＦＧ）２において、ＦＦ−１，ＦＦ−２はフリップフロップである。
【００２７】
次に動作について説明する。
（１）まず、ＳＥＴ信号を供給して、フラグジェネレータ回路（ＦＧ）２内のフリップフロップＦＦ−１（第１の検出手段），ＦＦ−２（第２の検出手段）を値１にリセットする。これにより、フリップフロップＦＦ−１，ＦＦ−２の出力ＦＬＡＧ１およびＦＬＡＧ２は、値１となる。
【００２８】
（２）次に、制御信号ＩＮＨを０に設定してフラグジェネレータ回路（ＦＧ）２へ供給する。これにより、フラグジェネレータ回路（ＦＧ）２における判定動作がオンの状態になる。この状態で、クロックＴをフリップフロップＦＦ−１およびＦＦ−２に供給しながら、記憶回路（ＲＡＭＴ）１の出力ＳＯＤＯ＜ｉ＞からシフトアウトされる記憶回路（ＲＡＭＴ）１でのテスト結果をフラグジェネレータ回路（ＦＧ）２へ入力する。
【００２９】
（３）次に、制御信号ＩＮＨを値１に設定してフラグジェネレータ回路（ＦＧ）２へ供給する。これにより、フラグジェネレータ回路（ＦＧ）２における判定動作が禁止される。
【００３０】
上記の（２）の動作において、１つ目の故障情報（０）が検出されたら、信号ＦＬＡＧ１＝０および信号ＦＬＡＧ２＝１となる。さらに、２つ目の故障情報（０）が検出されたら、信号ＦＬＡＧ１＝０および信号ＦＬＡＧ２＝０となる。つまり、信号ＦＬＡＧ１は１つ以上の故障情報（０）が検出された場合に値０となり、信号ＦＬＡＧ２は２個以上の故障情報が検出された場合に値０となる。
【００３１】
従って、フラグジェネレータ回路（ＦＧ）２から出力される信号ＦＬＡＧ２を、例えば、ＬＳＩテスタ等の外部テスト装置（図示せず）に入力して判定することにより、記憶回路（ＲＡＭＴ）１の故障ビットに関する故障救済の可否を容易に迅速に判定できる。また同様に、フラグジェネレータ回路（ＦＧ）２から出力されるＦＬＡＧ１をＬＳＩテスタ等の外部テスト装置で判定すれば、故障ビットの有無を容易に判定できる。
【００３２】
以上のように、この実施の形態１によれば、冗長回路を備えたテスト回路付きの記憶回路１であるＲＡＭＴにフラグジェネレータ回路（ＦＧ）２を設けて半導体集積回路装置を構成したので、フラグジェネレータ回路（ＦＧ）２から出力される信号ＦＬＡＧ１および信号ＦＬＡＧ２を、例えば、ＬＳＩテスタ等の外部テスト装置が入力して故障の有無、故障救済の可否を判定することができ、これにより外部のテスト装置の負荷を軽減し、記憶回路であるＲＡＭＴ１内の記憶素子のビット故障の有無、故障救済の可否等の故障判定動作を容易に効率良く実行できるという効果がある。
【００３３】
実施の形態２．
図２は、この発明の実施の形態２による半導体集積回路装置を示す回路図であり、図において、ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３は、それぞれ冗長回路を備えたテスト回路付きの記憶回路（複数の記憶回路）であり、図１に示した記憶回路（ＲＡＭＴ）１に相当するものである。ＦＧ−１，ＦＧ−２，ＦＧ−３のそれぞれは、フラグジェネレータ回路（複数の第１の検出回路、複数の第２の検出回路）であり、図１に示したフラグジェネレータ回路（ＦＧ）２に相当するものである。ＳＦＦ１−１，ＳＦＦ１−２，ＳＦＦ１−３はスキャンフリップフロップであり、第１のスキャンパス回路を構成する。ＳＦＦ２−１，ＳＦＦ２−２，ＳＦＦ２−３もまたスキャンフリップフロップであり、第２のスキャンパス回路を構成する。
【００３４】
次に動作について説明する。
以下では、テスト機能付きの複数の記憶回路ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３が搭載された半導体集積回路装置における故障判定動作について説明する。実施の形態２の半導体集積回路装置では、複数の記憶回路ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３からの出力信号ＳＯＤＯ＜ｉ＞をもとにして得られたフラグジェネレータ回路２から出力されたＦＬＡＧ１の情報をスキャンアウトするための第１のスキャンパス回路を備え、さらに、複数の記憶回路ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３の出力信号ＳＯＤＯ＜ｉ＞をもとにして得られたフラグジェネレータ回路２から出力されたＦＬＡＧ２の情報をスキャンアウトするための第２のスキャンパス回路を備えている。
【００３５】
図２に示す実施の形態２の半導体集積回路装置における故障救済の可否の判定は、次のようにして行われる。
まず、第１のスキャンパス回路を構成する各スキャンフリップフロップ（ＳＦＦ１−１，ＳＦＦ１−２，ＳＦＦ１−３）がフラグジェネレータ回路２、即ち、ＦＧ−１，ＦＧ−２，ＦＧ−３の各々から出力される信号ＦＬＡＧ１を入力する。フラグジェネレータ回路（ＦＧ）２の動作は実施の形態１のものと同じである。
従って、複数の記憶回路ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３の各回路内で１つ以上のビット（記憶素子）の故障が検出された場合、フラグジェネレータ回路２から値“０”の信号ＦＬＡＧ１が出力され、第１のスキャンパス回路へ入力される。そして、第１のスキャンパス回路内の最後段のスキャンフリップフロップＳＦＦ１−３から出力される信号ＳＯＦＬＡＧ１を、ＬＳＩテスタ等の外部テスト装置が入力し、故障の有無の判定を行う。
【００３６】
同様に、複数の記憶回路ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３の各回路内で２つ以上のビット（記憶素子）の故障が検出された場合、フラグジェネレータ回路２から値“０”の信号ＦＬＡＧ２が出力され、第２のスキャンパス回路へ入力される。そして、第２のスキャンパス回路内の最後段のスキャンフリップフロップＳＦＦ２−３から出力される信号ＳＯＦＬＡＧ２を、ＬＳＩテスタ等の外部テスト装置が入力し、故障救済の可否の判定を行う。
【００３７】
もし、複数の記憶回路ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３のいずれかに２つ以上の記憶素子の故障が検出され、即ち、信号ＦＬＡＧ２が０となった場合は故障救済はできないと判断され、この複数の記憶回路を備えた半導体集積回路装置は製造段階で破棄される。
【００３８】
以上のように、この実施の形態２によれば、複数の記憶回路であるＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３が半導体集積回路装置内に搭載された場合であっても、第１のスキャンパス回路および第２のスキャンパス回路を設け、ＬＳＩテスタ等の外部のテスト装置が、第１のスキャンパス回路から出力される信号ＳＯＦＬＡＧ１を用いて記憶回路の故障の有無を判定し、第２のスキャンパス回路から出力される信号ＳＯＦＬＡＧ２を用いて故障救済の可否を判定できるので、外部のテスト装置の負荷を軽減して、複数の記憶回路内の記憶素子のビット故障の有無、故障救済の可否等の故障判定動作を容易に効率良く実行できるという効果がある。さらに、複数の記憶回路を搭載した半導体集積回路装置内に第１のスキャンパス回路および第２のスキャンパス回路を設けたことで、記憶回路であるＲＡＭ毎に故障情報ＦＬＡＧ１およびＦＬＡＧ２を半導体集積回路装置の入出力端子に多重化して外部のテスト装置へ出力する必要がなく（例えば、セレクタ等を設け、端子を切替えて使用することなく）、容易に半導体集積回路装置の設計を行えるという効果がある。
【００３９】
実施の形態３．
図３は、この発明の実施の形態３による半導体集積回路装置を示す回路図であり、図において、ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３は、それぞれ冗長回路を備えたテスト回路付きの記憶回路１であり、それぞれの記憶回路は図２に示したＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３に相当するものである。３１はフラグジェネレータ回路（第１の検出回路、第２の検出回路）であり、実施の形態３の半導体集積回路装置では３個のフラグジェネレータ回路ＦＧ−１，ＦＧ−２，ＦＧ−３が搭載されている。これらのフラグジェネレータ回路３１（ＦＧ−１，ＦＧ−２，ＦＧ−３）のそれぞれは、図２に示したフラグジェネレータ回路２であるＦＧ−１，ＦＧ−２，ＦＧ−３のそれぞれに相当するものである。
【００４０】
３２はセレクタ回路であり、３個のセレクタ回路ＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３から構成されている。セレクタ回路ＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３のそれぞれは、フラグジェネレータ回路３１（ＦＧ−１，ＦＧ−２，ＦＧ−３）のそれぞれに対応して設けられている。これらのセレクタ回路ＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３は、制御信号ＳＥＬＦＬＡＧの値に基づいて、複数の記憶回路１であるＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３のそれぞれから出力される信号ＦＬＡＧ１，ＦＬＡＧ２の値を選択して、選択した信号を出力する。
【００４１】
ＳＦＦ−１，ＳＦＦ−２，ＳＦＦ−３はスキャンフリップフロップであり、第３のスキャンパス回路を構成する。この第３のスキャンパス回路は、図２に示した第１のスキャンパス回路に相当するものであり、各セレクタ回路ＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３から出力した信号、即ち、信号ＦＬＡＧ１，ＦＬＡＧ２のうち、セレクタ回路で選択された信号を入力する。
【００４２】
次に動作について説明する。
実施の形態２の半導体集積回路装置では、第１のスキャンパス回路および第２のスキャンパス回路を設け、これら第１のスキャンパス回路および第２のスキャンパス回路を介して得られる信号ＳＯＦＬＡＧ１およびＳＯＦＬＡＧ２の値を元に、記憶回路１内の記憶素子のビット故障の有無、故障救済の可否を判断した。
【００４３】
実施の形態３の半導体集積回路装置では、第１のスキャンパス回路および第２のスキャンパス回路の代わりに、第３のスキャンパス回路のみを設け、記憶回路ＲＡＭＴ１，ＲＡＭＴ２，ＲＡＭＴ３からの信号ＦＬＡＧ１，ＦＬＡＧ２のそれぞれを、セレクタ回路３２であるＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３内のＡ入力、Ｂ入力とする。そして、例えば、ＬＳＩテスタ等の外部テスト装置（図示せず）から供給される制御信号ＳＥＬＦＬＡＧに基づいて、セレクタ回路３２であるＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３が、これらの信号ＦＬＡＧ１，ＦＬＡＧ２のいずれかを選択し、選択した信号を第３のスキャンパス回路へ出力する。そして、第３のスキャンパス回路の出力信号ＳＯＦＬＡＧを外部のテスト装置が入力して、記憶回路１の故障の有無、故障救済の可否を判断する。
【００４４】
以上のように、この実施の形態３によれば、フラグジェネレータ回路３１であるＦＧ−１，ＦＧ−２，ＦＧ−３の各々に対応して、セレクタ回路３２であるＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３を設け、制御信号ＳＥＬＦＬＡＧで、セレクタ回路３２を切り替え、第３のスキャンパス回路を介して、記憶回路１からの信号ＦＬＡＧ１，ＦＬＡＧ２を外部へ出力するように構成したので、実施の形態１および実施の形態２の効果、即ち、外部のテスト装置の負荷を軽減し、複数の記憶回路１内の記憶素子のビット故障の有無、故障救済の可否等の故障判定動作を容易に効率良く実行でき、また、容易に半導体集積回路装置の設計を行えるという効果に加えて、半導体集積回路装置の面積をさらに削減できるという効果がある。
【００４５】
実施の形態４．
図４は、この発明の実施の形態４による半導体集積回路装置を示す回路図であり、図において、ＲＡＭＴ１は１ビットの冗長回路を備えたテスト回路付きの記憶回路であり、図１に示したＲＡＭＴ１に相当するものである。４１は２ビットの冗長回路を備えたテスト回路付きの記憶回路（ＲＡＭＴ２１）であり、２ビットの冗長回路に対応した２本のスキャンパスＳＯＤＯ＜ｊ＞およびＳＯＤＯ＜ｋ＞を備えている。ＦＧ−１，ＦＧ−２，ＦＧ−３のそれぞれはフラグジェネレータ回路２であり、図２に示したＦＧ−１，ＦＧ−２，ＦＧ−３に相当するものである。
【００４６】
ＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３のそれぞれは、フラグジェネレータ回路ＦＧ−１，ＦＧ−２，ＦＧ−３に対応して設けられたセレクタ回路３２である。これらのセレクタ回路３２（ＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３）は、図３に示した実施の形態３の場合と同様に、制御信号ＳＥＬＦＬＡＧの値に基づいて、各記憶回路ＲＡＭＴ１，ＲＡＭＴ２１から出力される信号ＦＬＡＧ１，ＦＬＡＧ２の値を選択し、選択した信号を出力する。
【００４７】
ＳＦＦ１−１，ＳＦＦ１−２，ＳＦＦ１−３はスキャンフリップフロップであり、第３のスキャンパス回路を構成する。この第３のスキャンパス回路は、図３に示した実施の形態３の半導体集積回路装置における第３のスキャンパス回路と同じものであり、セレクタ３２であるＳＥＬ−１，ＳＥＬ−２，ＳＥＬ−３のそれぞれで選択され出力した信号を入力する。
【００４８】
次に動作について説明する。
例えば、１０ビットの出力ＤＯ＜ｉ＞を持つＲＡＭを用いて、８ビットのＸＤＯ＜ｉ＞を持つ故障救済可能なＲＡＭを構成した場合、従来例で示した図１１および図１２に示す半導体集積回路装置ｉ＝ｊ＝０のスキャンパスとｉ＝ｋ＝５のスキャンパスの２本を仮定することができる。
【００４９】
各スキャンパスは５ビットの長さであり、各スキャンパスから出力されるシリアル出力ＳＯＤＯ＜０＞，ＳＯＤＯ＜５＞は、フラグジェネレータ回路２であるＦＧ−２およびＦＧ−３の入力端子ＤＩＮへ供給される。
【００５０】
記憶回路（ＲＡＭＴ）２１内のビット出力ＤＯ＜０＞からＤＯ＜４＞までの故障の有無は、フラグジェネレータ回路ＦＧ−２の出力ＦＬＡＧ１を見て判定できる。さらに、記憶回路（ＲＡＭＴ）２１内のビット出力ＤＯ＜５＞からＤＯ＜９＞までの故障の有無は、フラグジェネレータ回路ＦＧ−３の出力ＦＬＡＧ１を見て判定できる。
【００５１】
また、記憶回路（ＲＡＭＴ）２１内のビット出力ＤＯ＜０＞からＤＯ＜４＞までの故障救済の可否は、フラグジェネレータ回路ＦＧ−２の出力ＦＬＡＧ２を見て判定できる。さらに、記憶回路（ＲＡＭＴ）２１内のビット出力ＤＯ＜５＞からＤＯ＜９＞までの故障救済の可否は、フラグジェネレータ回路ＦＧ−３の出力ＦＬＡＧ２を見て判定できる。
【００５２】
以上のように、この実施の形態４によれば、１つの記憶回路（ＲＡＭＴ）２１内に２つのスキャンパス回路を設け、この記憶回路（ＲＡＭＴ）２１に対して２つのフラグジェネレータ回路ＦＧ−２，ＦＧ−３およびセレクタ回路ＳＥＬ−２，ＳＥＬ−３とを設けて、故障の有無、故障救済の可否を判定するように構成したので、例えば、ＬＳＩテスタ等の外部テスト装置がこれらの信号ＦＬＡＧ１，ＦＬＡＧ２を入力して故障の有無、故障救済の可否を判定することができ、外部のテスト装置の負荷を軽減して、記憶回路内の記憶素子の故障判定動作を容易に効率良く実行できるという効果がある。
【００５３】
実施の形態５．
図５は、この発明の実施の形態５による半導体集積回路装置を示す回路図であり、図において、５１はマルチポートＲＡＭ（マルチポート記憶手段）としての３ポートＲＡＭであり、２つの出力ポートから出力される信号ＤＯ１＜＞，ＤＯ２＜＞に対して２つのスキャンパス回路５２，５３を備えている。このスキャンパス回路５２，５３のそれぞれの構成は、図１１に示したスキャンフリップフロップ１００からなるスキャンパス回路と同じであるので、ここでは説明を省略する。
【００５４】
５４は、スキャンパス回路５２，５３から出力される出力信号ＳＯＤＯ１＜ｉ＞とＳＯＤＯ２＜ｉ＞との間のＡＮＤ演算を行うＡＮＤ回路である。２はフラグジェネレータ回路ＦＧ（第１の検出手段，第２の検出手段）であり、実施の形態１に示したものと同じものである。
【００５５】
図６は、図５に示した３ポートＲＡＭ５１と、スキャンパス回路５２，５３に冗長回路を接続した半導体集積回路装置を示す回路図である。図において、６０は冗長回路であり、図５に示したテスト回路付き３ポートＲＡＭ（マルチポート記憶手段）５１に冗長回路６０を接続したものである。
【００５６】
次に動作について説明する。
図５に示す３ポートＲＡＭ５１は、独立にアクセスされる２つのデータ出力ポートから信号ＤＯ１＜＞およびＤＯ２＜＞を出力する。制御信号ＷＥ０の値に基づいて、アドレス信号Ａ０で指定されたアドレスに対して、データＤＩＯ＜＞を３ポートＲＡＭ５１内に書き込む。
【００５７】
アドレス信号Ａ１＜＞で指定されたアドレスに対して、出力ＤＯ１＜＞が、３ポートＲＡＭ５１からスキャンパス回路５２へ出力される。同様に、アドレス信号Ａ２＜＞で指定されたアドレスに対して、出力ＤＯ２＜＞が、３ポートＲＡＭ５１からスキャンパス回路５３へ出力される。
【００５８】
この冗長回路６０の半導体集積回路装置では、Ａ０＜＞，Ａ１＜＞，Ａ２＜＞は異なるアドレスを指定できる。図５に示した３ポートＲＡＭ５１では、２つの出力データポートを介して出力される出力データＤＯ１＜＞、ＤＯ２＜＞のそれぞれに対して、スキャンパス回路５２，５３を設けている。
【００５９】
スキャンパス回路５２，５３からの出力信号は、即ち、図１１に示したスキャンフリップフロップ１００内の信号ＳＯＤＯ＜ｉ＞に対応する出力信号である信号ＳＯＤＯ１＜ｉ＞とＳＯＤＯ２＜ｉ＞とは、ＡＮＤ回路５４でＡＮＤ演算され、ＡＮＤ演算の結果は、フラグジェネレータ回路（ＦＧ）２内へ入力信号ＤＩＮとして入力される。フラグジェネレータ回路（ＦＧ）２の動作は、実施の形態１の場合と同様である。
【００６０】
このように、実施の形態５の半導体集積回路装置では、冗長回路６０を搭載したテスト回路付きの３ポートＲＡＭ５１の２つのデータ出力ポートに関して、同時に比較結果のシフトアウトを行い、フラグジェネレータ回路（ＦＧ）２において、記憶素子のビット故障の有無、故障救済の可否の検出を行う。
【００６１】
従って、ＡＮＤ回路５４により、３ポートＲＡＭ５１のいずれか一方の出力ポートからの出力値ＤＯｐ＜ｍ＞（Ｐ−１，２）に故障があれば、３ポートＲＡＭ５１内のビット番号ｍのデータ系列の故障と判断できるので、冗長回路６０での切替処理を実行すれば良い。また、故障の有無の判断は、フラグジェネレータ回路（ＦＧ）２から出力される信号ＦＬＡＧ１を用いて判定できる。同様に、故障救済の可否の判断も、フラグジェネレータ回路（ＦＧ）２から出力される信号ＦＬＡＧ２を用いて判定可能であり、その動作は実施の形態１〜４の場合と同様である。
【００６２】
以上のように、この実施の形態５によれば、マルチポートＲＡＭを搭載した半導体集積回路装置の場合であっても、マルチポートＲＡＭとしての３ポートＲＡＭ５１内の出力ポートＤＯＡ＜＞、ＤＯ２＜＞のそれぞれに対応して設けられたテスト回路としてのスキャンパス回路５２，５３、テスト回路からの出力のＡＮＤ演算を行うＡＮＤ回路５４、およびフラグジェネレータ回路（ＦＧ）２を備えるように構成したので、実施の形態１の場合と同様に、フラグジェネレータ回路（ＦＧ）２から出力される信号ＦＬＡＧ１および信号ＦＬＡＧ２を、例えば、ＬＳＩテスタ等の外部テスト装置が入力して故障の有無、故障救済の可否を判定することができ、これにより外部のテスト装置の負荷を軽減し、記憶回路であるＲＡＭＴ１内の記憶素子の故障の有無、故障救済の可否等の故障判定動作を容易に効率良く実行できるという効果がある。
【００６３】
実施の形態６．
図７は、この発明の実施の形態６による半導体集積回路装置を示す回路図であり、図の（ａ）において、１は冗長回路を備えたテスト回路付きの記憶回路、即ち、ＲＡＭであり、図１に示した記憶回路１に相当するものである。７２はカウンタ回路であり、例えば、Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｓｉｓｔｅｒ（ＬＦＳＲ）である。（ａ）に示した例では、４ビットのＬＦＳＲが示されている。しかしながら、この発明はこれに限定されるものではなく、カウンタ回路としては、バイナリ型のものでもよい。このカウンタ回路７２は、記憶回路１であるＲＡＭＴから出力されたテスト結果の故障情報である値０をカウントするものであり、３故障救済以上の故障に対しても故障のビット数をカウントすることが可能となる。
【００６４】
図７の（ａ）に示す例では、カウンタ回路（ＬＦＳＲ）７２は、直列に接続された４個のフリップフロップ７２１から構成されている。７３は論理回路（ＬＯＧＩＣ）であり、カウンタ回路（ＬＦＳＲ）７２内の各フリップフロップ７２１と接続されて、所定の動作を行うものである。
【００６５】
図７の（ｂ）および（ｃ）は、カウンタ回路（ＬＦＳＲ）７２を構成するフリップフロップ７２１の内部構成を示す図である。
【００６６】
次に動作について説明する。
通常動作においては、制御信号ＳＭが値０となり、カウンタ回路（ＬＦＳＲ）７２内のフリップフロップ７２１と論理回路（ＬＯＧＩＣ）７３とが接続され、半導体集積回路装置の所望の動作を実施する。そして、制御信号ＳＭが値１となり、記憶回路であるＲＡＭＴ１がテスト動作状態に入ると、カウンタ回路（ＬＦＳＲ）７２は、以下の順序で故障情報のカウントを行う。
【００６７】
まず、イネーブル信号ＥＮＢを値０に設定して、制御信号ＳＩＮＨを値０にし、制御信号ＬＦＳＲＥＮを値０に設定する。この状態で、制御信号ＳＩＣＮＴからカウンタ回路（ＬＦＳＲ）７２の初期値（例えば、全ての値が１）をシフトインする。
【００６８】
次に、イネーブル信号ＥＮＢを値１に、ＬＦＳＲＥＮを値１に、ＩＮＨを値１に設定して、制御信号ＳＩＮＨ＝ＳＯＤＯ＜ｉ＞とする。これにより、シフトアウトされてくる信号ＳＯＤＯ＜ｉ＞内の値０をカウントする。
この値０とは記憶回路（ＲＡＭＴ）１からの故障情報である。つまり、カウンタ回路（ＬＦＳＲ）７２は、信号ＳＯＤＯ＜ｉ＞が値０の時のみシフト動作を行う。
【００６９】
最後に、イネーブル信号ＥＮＢを値０に設定して、制御信号ＳＩＮＨを値０に設定し、制御信号ＬＦＳＲＥＮのカウント値を信号ＳＯＣＮＴとして、カウンタ回路（ＬＦＳＲ）７２の外部へシフトアウトする。
【００７０】
従って、カウンタ回路（ＬＦＳＲ）７２から出力される信号ＳＯＣＮＴを、例えば、ＬＳＩテスタ等の外部のテスト装置で観測して、記憶回路であるＲＡＭＴ１の故障の有無、故障救済の可否を判定する。
【００７１】
尚、信号ＳＩＣＮＴは、記憶回路（ＲＡＭＴ）１から出力される信号ＳＯＤＯ＜ｉ＞に接続しても良いし、信号ＬＦＳＲＥＮは、信号ＥＮＢと接続しても良い。また、カウンタ回路（ＬＦＳＲ）７２のビット数、即ちフリップフロップ７２１の個数は、必要に応じてサイズが大きいものを用いることが可能である。例えば、信号ＳＯＤＯ＜ｉ＞として記憶回路（ＲＡＭＴ）１内からスキャンアウトされる故障情報が８ビットであれば、４ビット以上のＬＦＳＲを用いれば良い。尚、図７に示した半導体集積回路装置の構成と図１に示した半導体集積回路装置の構成とを組み合わせても良い。この場合、フラグジェネレータ回路（ＦＧ）２とカウンタ回路７２とが、１つの記憶回路（ＲＡＭＴ）１に対して設けられた構成となるが、その場合におけるフラグジェネレータ回路（ＦＧ）２の動作は、実施の形態１の場合と同じなので、個々ではその説明を省略する。
【００７２】
以上のようにこの実施の形態６によれば、半導体集積回路装置内にカウンタ回路７２を設けたことで、記憶回路であるＲＡＭＴ１内の記憶素子内に３個以上の故障が発生した場合であっても、故障のビット数をカウントできる。従って、ＬＳＩテスタ等の外部のテスト装置の負荷を軽減でき、さらに、半導体製造ラインでの異常をも判定できるという効果がある。また、記憶回路（ＲＡＭＴ）１に対して設けられたカウンタ回路７２に加え、実施の形態１で示したフラグジェネレータ回路（ＦＧ）２をさらに設けた場合でも、上記の効果に加えて、記憶素子の故障の有無、冗長回路による故障救済の可否を判定する故障判定動作を容易に効率良く実行できるという効果がある。
【００７３】
実施の形態７．
図８は、この発明の実施の形態７による半導体集積回路装置を示す回路図であり、図において、８１は記憶素子からなるＲＡＭ（複数の記憶手段）であり、図１１に示したＲＡＭ１１１に相当するものである。８２は直列に接続された５個のスキャンフリップフロップであり、スキャンパス回路を構成する。スキャンパス回路を構成するこれらのスキャンフリップフロップ８２は、ＲＡＭ８１から出力されたデータＤＯ＜＞を入力し、予め設定された期待値と比較し、比較結果をスキャンして、外部へ故障情報ＳＯＤＯ＜ｉ＞として出力するテスト回路である。このテスト回路を構成するスキャンフリップフロップ８２は、図１０および図１１に示したスキャンフリップフロップ１００に相当するものである。
【００７４】
８３は、セレクタ回路（選択手段）であり、スキャンパス回路内の最後の段であるスキャンフリップフロップ８２から出力された故障情報ＳＯＤＯ＜ｉ＞を、制御信号ＬＯＯＰＤＯに基づいて、スキャンパス回路内でループさせるものである。尚、８０は、ＲＡＭ８１、スキャンフリップフロップ（スキャンパス回路）８２、セレクタ回路８３から構成される半導体集積回路装置としてのテスト回路付き記憶回路である。
【００７５】
図９は、図８に示した半導体集積回路装置に冗長回路を備えた場合の半導体集積回路装置を示す回路図であり、図において、８０は図８に示すテスト回路付きの記憶回路、９０は冗長回路である。冗長回路９０の構成は、図１２に示した冗長回路１２２と同じものである。
【００７６】
次に動作について説明する。
既に説明したように、この発明の実施の形態１〜６の半導体集積回路装置では、ＲＡＭを構成する複数の記憶素子内での故障の有無、冗長回路による故障救済の可否を判定するため、故障情報を外部へスキャンアウトすると、スキャンパス回路内の故障情報は消失していた。従って、故障した記憶素子を救済するため冗長回路へ切替するためには、再テストするか、レジスタを付加して故障情報を転送して保持しておく必要があった。
【００７７】
この実施の形態７の半導体集積回路装置では、セレクタ回路８３を記憶回路８０内に組み込み、制御信号ＬＯＯＰＤＯの値に基づいて、直列接続されスキャンパス回路を形成している５個のスキャンフリップフロップ８２内に、故障情報をループさせ保持するように構成している。
【００７８】
例えば、制御信号ＬＯＯＰＤＯを値１に設定し、スキャンフリップフロップ８２での５ビットのシフト動作を実行すれば、故障情報ＳＯＤＯ＜ｉ＞はもとの位置、即ち、元のスキャンフリップフロップ８２内に戻ることになる。
【００７９】
このシフト動作中に、ＬＳＩテスタ等の外部のテスト装置（図示せず）が、故障情報ＳＯＤＯ＜ｉ＞を受け取り、故障情報をカウントし、故障の有無や、故障救済の可否を判定する。そして、５ビットのシフト動作の実行後は、故障情報ＳＯＤＯ＜ｉ＞はもとの位置、即ち、元のスキャンフリップフロップ８２内に戻り、そこで保持されることになるので、その後の冗長回路９０への切替処理では、図９に示すように、各スキャンフリップフロップ８２内に保持されている故障情報を、信号ＳＯ＜＞を介して冗長回路９０側から利用することが可能なので、再テストを実行することなしで故障情報を得ることができ、冗長切替処理を効率良く実施できる。
【００８０】
以上のように、この実施の形態７によれば、セレクタ回路８３を記憶回路８０内に組み込み、制御信号ＬＯＯＰＤＯの値に基づいて、直列接続されスキャンパス回路を形成している５個のスキャンフリップフロップ８２内に、故障情報をループさせ保持するように構成したので、半導体集積回路装置をコンピュータ等の製品に組み込んだ後においても、冗長回路９０による故障救済を実施できるという効果がある。即ち、１回のテスト動作により、故障救済の可否の判定を行い、判定結果を、セレクタ回路８３を介してスキャンパス回路内にループさせ保持させるので、半導体集積回路装置を製品に搭載した後においてもテスト動作を実行する必要がなく、冗長切替処理を効率良く実施できるという効果がある。
【００８１】
【発明の効果】
以上のように、この発明によれば、冗長回路を備えたテスト回路付きの記憶回路に対して、例えば、フラグジェネレータ回路等の第１の検出回路および第２の検出回路を設けるように構成したので、第１の検出回路および第２の検出回路から出力される信号ＦＬＡＧ１および信号ＦＬＡＧ２を、例えば、ＬＳＩテスタ等の外部テスト装置が入力してビット故障の有無、故障救済の可否を判定することができる。従って、外部のテスト装置の負荷を軽減し、記憶回路内の記憶素子のビット故障の有無、故障救済の可否等の故障判定動作を容易に効率良く実行できるという効果がある。また、第１のスキャンパス回路および第２のスキャンパス回路を設けたことで、記憶回路毎に故障情報ＦＬＡＧ１およびＦＬＡＧ２を半導体集積回路装置の入出力端子に多重化して外部のテスト装置へ出力する必要がなく（例えば、セレクタ等を設け、端子を切替えて使用することなく）、容易に半導体集積回路装置の設計を行えるという効果がある。
【００８２】
この発明によれば、フラグジェネレータ回路等の第１の検出回路および第２の検出回路に対応してセレクタ回路を設け、制御信号ＳＥＬＦＬＡＧでセレクタ回路を切り替え、第３のスキャンパス回路を介して、記憶回路からの信号ＦＬＡＧ１，ＦＬＡＧ２を外部へ出力するように構成したので、上記したこの発明の効果に加えて、半導体集積回路装置の面積をさらに削減できるという効果がある。
【００８３】
この発明によれば、記憶回路が複数のポートを備えたマルチポートＲＡＭであっても、出力ポートのそれぞれに対応して設けられたテスト回路としてのスキャンパス回路、テスト回路からの出力のＡＮＤ演算を行うＡＮＤ回路、およびフラグジェネレータ回路等の第１の検出回路、第２の検出回路を備えるように構成したので、上記した発明の効果と同様に、フラグジェネレータ回路等の第１の検出回路、第２の検出回路から出力される信号ＦＬＡＧ１および信号ＦＬＡＧ２を、例えば、ＬＳＩテスタ等の外部テスト装置が入力して故障の有無、故障救済の可否を判定することができ、これにより外部のテスト装置の負荷を軽減し、記憶回路内の記憶素子のビット故障の有無、故障救済の可否等の故障判定動作を容易に効率良く実行できるという効果がある。
【００８４】
この発明によれば、記憶回路に対してカウンタ回路を設けるように構成したので、記憶回路内の記憶素子内に３個以上の故障が発生した場合であっても、故障のビット数をカウントでき、ＬＳＩテスタ等の外部のテスト装置の負荷を軽減し、さらに、半導体製造ラインでの異常をも判定できるという効果がある。また、記憶回路に対して設けられたカウンタ回路に加え、フラグジェネレータ回路等の第１の検出回路、第２の検出回路をさらに設けた場合でも、上記したこの発明の効果に加え、記憶素子の故障の有無、冗長回路による故障救済の可否を判定する故障判定動作を容易に効率良く実行できるという効果がある。
【００８５】
この発明によれば、セレクタ回路等の選択手段を記憶回路内に組み込み、制御信号ＬＯＯＰＤＯの値に基づいて、直列接続されスキャンパス回路を形成しているスキャンフリップフロップ内に、故障情報をループさせ保持するように構成したので、半導体集積回路装置をコンピュータ等の製品に組み込んだ後においても、冗長回路による故障救済を実施できるという効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回路装置を示す回路図である。
【図２】 この発明の実施の形態２による半導体集積回路装置を示す回路図である。
【図３】 この発明の実施の形態３による半導体集積回路装置を示す回路図である。
【図４】 この発明の実施の形態４による半導体集積回路装置を示す回路図である。
【図５】 この発明の実施の形態５による半導体集積回路装置を示す回路図である。
【図６】 図５に示す半導体集積回路装置と冗長回路との接続関係を示す回路図である。
【図７】 この発明の実施の形態６による半導体集積回路装置を示す回路図である。
【図８】 この発明の実施の形態７による半導体集積回路装置を示す回路図である。
【図９】 図８に示す半導体集積回路装置と冗長回路との接続関係を示す回路図である。
【図１０】 従来の半導体集積回路装置におけるＲＡＭテスト用のスキャンフリップフロップを示す回路図である。
【図１１】 従来の半導体集積回路装置内のテスト回路付きのＲＡＭを示す回路図である。
【図１２】 図１１に示したテスト回路付きのＲＡＭに冗長回路を組み込んだ従来の半導体集積回路装置を示す回路図である。
【符号の説明】
１，４１，８０ 記憶回路、２，３１ フラグジェネレータ回路（第１の検出回路、第２の検出回路）、３２ セレクタ回路、５１ ３ポートＲＡＭ（マルチポート記憶手段）、５２，５３ スキャンパス回路、６０ 冗長回路、７２ カウンタ回路、８１ ＲＡＭ（複数の記憶手段）、８２ スキャンフリップフロップ（スキャンパス回路）、８３ セレクタ回路（選択手段）、ＦＦ−１ フリップフロップ（第１の検出回路）、ＦＦ−２ フリップフロップ（第２の検出回路）、ＳＦＦ１−１，ＳＦＦ１−２，ＳＦＦ１−３ スキャンフリップフロップ（第１のスキャンパス回路）、ＳＦＦ２−１，ＳＦＦ２−２，ＳＦＦ２−３ スキャンフリップフロップ（第２のスキャンパス回路）、ＳＦＦ−１，ＳＦＦ−２，ＳＦＦ−３ スキャンフリップフロップ（第３のスキャンパス回路）。
Claims (5)
- データを記憶する複数の記憶手段と、前記複数の記憶手段に対して設けられた冗長回路と、前記複数の記憶手段から出力される出力データと予め設定された期待値群とを比較し、比較結果情報を出力する比較回路と、前記比較結果情報を取り込みシリアルにシフトアウトする第１のスキャンパス回路とを有する記憶回路と、
前記記憶回路内の前記第１のスキャンパス回路からシリアルに出力される前記比較結果情報を入力し、前記比較結果情報内に１つ以上の不一致情報が含まれるか否かを検出し、その検出結果を１ビットデータとして保存し、出力する第１の検出回路と、
前記第１のスキャンパス回路からシリアルに出力される前記比較結果情報を入力し、前記比較結果情報内に２つ以上の不一致情報が含まれるか否かを検出し、その検出結果を１ビットデータとして保存し、出力する第２の検出回路とを備えたことを特徴とする半導体集積回路装置。 - 前記不一致情報は第１の論理の信号であり、一致情報は第２の論理の信号であり、
前記第１の検出回路は、
リセットされたことに応じて第２の論理の信号を出力し、クロック信号に応答して入力信号を保存し、出力する第１のフリップフロップと、
前記第１のスキャンパス回路の出力信号と前記第１のフリップフロップの出力信号との論理積信号を前記第１の検出回路の検出結果を示す信号として前記第１のフリップフロップに与える第１のＡＮＤ回路とを含み、
前記比較結果情報内に１つ以上の不一致情報が含まれる場合は、前記第１のフリップフロップの出力信号は第１の論理になり、
前記第２の検出回路は、
リセットされたことに応じて第２の論理の信号を出力し、前記クロック信号に応答して入力信号を保存し、出力する第２のフリップフロップと、
前記第１のスキャンパス回路の出力信号と前記第１のフリップフロップの出力信号との論理和信号を出力するＯＲ回路と、
前記第２のフリップフロップの出力信号と前記ＯＲ回路の出力信号との論理積信号を前記第２の検出回路の検出結果を示す信号として前記第２のフリップフロップに与える第２のＡＮＤ回路とを含み、
前記比較結果情報内に２つ以上の不一致情報が含まれる場合は、前記第２のフリップフロップの出力信号は第１の論理になることを特徴とする請求項１記載の半導体集積回路装置。 - 複数の前記記憶回路と、複数の前記第１の検出回路と、複数の前記第２の検出回路とを備え、
複数の前記第１の検出回路の出力を取り込み、シリアルにシフトアウトする第２のスキャンパス回路と、
複数の前記第２の検出回路の出力を取り込み、シリアルにシフトアウトする第３のスキャンパス回路とをさらに備えたことを特徴とする請求項１または請求項２に記載の半導体集積回路装置。 - 複数の前記記憶回路と、複数組の前記第１および第２の検出回路とを備え、
それぞれ複数組の前記第１および第２の検出回路に対応して設けられ、各々が、対応の前記第１および第２の検出回路の内の選択信号によって選択された検出回路の出力を取り込んで出力する複数のセレクタ回路と、
前記複数のセレクタ回路からの出力を取り込み、シリアルにシフトアウトする第２のスキャンパス回路とをさらに備えたことを特徴とする請求項１または請求項２に記載の半導体集積回路装置。 - 前記記憶回路において、前記複数の記憶手段は、独立にアクセスされるｎ個（ｎは２以上の整数である）のデータ出力ポートを有するマルチポート記憶手段を構成し、前記冗長回路は前記マルチポート記憶手段に対して設けられており、前記比較回路および前記スキャンパス回路は、前記ｎ個のデータ出力ポートの内のｋ個（ｋは２以上でｎ以下の整数である）のデータ出力ポートの各々に対して設けられており、第ｉ番目（ｉは１〜ｋの自然数である）の比較回路は第ｉ番目のデータ出力ポートの出力データと第ｉ番目の期待値群を比較して比較結果情報を出力し、第ｉ番目のスキャンパス回路は前記第ｉ番目の比較回路から出力される比較結果情報を取り込んでシリアルにシフトアウトし、
前記不一致情報は第１の論理の信号であり、一致情報は第２の論理の信号であり、
前記半導体集積回路装置は、さらに前記第１番目から第ｋ番目までのスキャンパス回路のシリアル出力を入力し、ＡＮＤ演算を行うＡＮＤ回路を備え、
前記第１の検出回路は、前記ＡＮＤ回路からの出力内に１つ以上の不一致情報が含まれるか否かを検出し、検出結果を１ビットデータとして保存し、出力し、
前記第２の検出回路は、前記ＡＮＤ回路からの出力内に２つ以上の不一致情報が含まれるか否かを検出し、その検出結果を１ビットデータとして保存し、出力することを特徴とする請求項１記載の半導体集積回路装置。
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