KR20010014921A - 가변 데이터를 가진 온 칩 데이터 비교기와 비교결과 압축방법 - Google Patents

가변 데이터를 가진 온 칩 데이터 비교기와 비교결과 압축방법 Download PDF

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KR20010014921A
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Abstract

본 발명은 테스트될 메모리 소자를 구비하는 메모리 어래이를 포함하는 반도체 메모리칩(100)에 관한 것이다. 패턴 발생기(112)가 메모리 어래이에 입력 및 저장되는 기준 데이터를 제공한다. 비교기(110)는 패턴 발생기로부터의 기준 데이터와 메모리 어래이로부터의 저장된 데이터를 비교하도록 메모리 칩상에 형성된다. 비교기는 기준 데이터와 메모리 어래이로부터 저장된 데이터를 비교하기 위한 논리회로(134)를 더 구비하여, 저장된 데이터가 기준 데이터와 정합할 경우에는 정합 상태를 그렇지 않을 경우에는 부정합 상태를 가진 비교결과를 제공한다. 다수의 래치(152)가 논리회로로부터의 비교결과를 수신하기 위해 구비되며, 래치는 정합 상태와 관련된 제 1 상태를 가지고, 제 1 상태는 논리회로로부터 부정합 상태가 수신될 경우 제 2 상태로 변화된다. 래치의 제 1 및 제 2 상태를 저장 및 출력하여 테스트 결과를 제공하는 레지스터(160) 또한 포함된다.

Description

가변 데이터를 가진 온 칩 데이터 비교기와 비교결과 압축 방법 {ON CHIP DATA COMPARATOR WITH VARIABLE DATA AND COMPARE RESULT COMPRESSION}
본 발명은 반도제 메모리 테스트 특히, 입력 및 출력 데이터 패턴 사이의 온 칩 데이터 비교를 사용하여 메모리를 테스트하기 위한 장치에 관한 것이다.
회로가 빠르게 복잡해 지고 있기 때문에 메모리 테스트가 어려워지고 고가의 비용이 든다. 고밀도 메모리의 개발은 테스트 복잡성의 영역을 확대하고 있다. 예를 들면, 고속 동기 DRAM의 필요성이 더욱 복잡하고 시간 소모적인 패턴 테스트를 포함한다. 메모리 테스트를 위한 테스트 장치의 사용은 작업 처리량의 전류 레벨을 유지하기 위해 추가의 장치를 필요로 한다. 전형적으로, 더욱 복잡한 고속 메모리 장치에 필요한 작업 처리량을 유지 위한 추가의 테스터를 추가하는 것은 고가의 비용이 든다.
고밀도 메모리의 전류 및 차세대 메모리의 테스트에 관한 다른 쟁점은 테스터의 속도 및 정확성에 대한 칩 주파수를 수반한다. 칩이 테스트되는 것을 유지할 수 있는 고속 테스트 장치를 구하는 것이 점점 더 어려워진다. 전형적으로, 장치 주파수는 테스터의 정확성보다 더 빠르게 증가한다. 동시에, 테스트 설비가 더욱 복잡해진다. 핀 카운트는 더 높아지고 이에 따라 정확성이 더 많은 핀에 대해 제공될 수 있어야 한다. 게다가, 비용을 적정 수준으로 유지하고 적정 시간내에서 테스트를 수행하는 것 또한 제조업자 및 테스터에 필요한 사항이다.
반도체 메모리 테스트시, 칩은 외부 테스트 장치에 의해 어래이내 메모리 셀에 공지된 데이터 패턴을 기록함으로써 테스팅된다. 다음으로, 데이터 패턴은 장치에 다시 판독되고 공지된 데이터 패턴에 대해 비교된다.
칩 제조 공정은 에러를 수반한다. 그러므로, 각각의 메모리 칩은 전형적으로 상술된 데이터 패턴을 사용하여 주의깊게 테스트되어야 한다. 테스트 비용이 메모리 칩의 전체적인 제조 비용의 주 원인이다. 테스트 비용은 칩을 테스트하고 및/또는 병렬로 테스트된 칩의 수를 증가시키는데 필요한 시간을 감소시킴으로써 감소된다. 병렬로 테스트될 칩의 수는 일반적으로 입력/출력(I/O) 채널에 의해 제한되고 메모리 칩이 처리될 수 있다. 병렬로 테스트될 칩의 수를 증가시키는 방법중 하나는 외부 테스터와 칩 언더 세트 사이의 접속부의 수를 감소시키는 것이다. 테스터가 1024개의 I/O 채널을 처리할 수 있고, 130개의 채널이 하나의 칩을 테스트하는데 필요하다면, 7개의 칩이 병렬로 처리될 수 있다.
도 1을 참조하면, 메모리 칩을 테스트하기 위한 통상적인 테스트 세트업이 도시된다. 메모리 칩(14)을 구비하는 칩 패키지(10) 또는 다수의 칩(14)을 구비하는 웨이퍼(12)가 외부 메모리 테스터(16)를 사용하여 테스트될 수 있다. 테스터(16)가 처리할 수 있는 I/O 채널의 수 및 단일 칩에 필요한 접속부의 수에 따라, 소정 수의 칩의 상술된 바와 같이 병렬로 테스트된다. 칩상의 메모리 어래이의 기능을 검증하기 위해, 테스터(16)는 메모리의 특정 패턴을 기록하고, 어래이로부터 데이터를 판독하며, 원래의 데이터 패턴과 메모리 칩으로부터 판독된 데이터를 비교한다. 어떠한 불일치(discrepancy)도 보고되고, (어떠한 모듈 레벨 리던던시도 사용할 수 없다면) 메모리 칩에 대한 통과/실패 기준을 결정하는데 사용되며, 웨이퍼 테스트의 경우, 1비트의 실패 맵이 발생된다. 일례로, 각각의 메모리 칩(14) 및 테스터(16) 사이의 통신에 x32 메모리 칩, 32 I/O 채널이 필요하다.
그러므로, 메모리 셀의 테스트에 있어서 테스트 비용 및 테스트 시간 모두를 감소시키는 장치가 필요하다. 각각의 칩을 테스트하는데 필요한 채널의 수를 감소시키는 장치가 추가로 필요하다.
따라서, 본 발명은 상기한 문제점을 해결하는 것을 목적으로 한다.
도 1은 종래 기술에 따른 메모리 칩 테스트 세트업을 도시하는 도면.
도 2는 본 발명에 따라 형성된 비교기를 가진 메모리 장치의 블록도.
도 3은 본 발명에 따른 비교기를 상세히 도시하는 도 2의 비교기의 개략도.
도 4는 본 발명에 따른 리던던시 호환 가능 데이터 압축을 위한 비교기의 설치에 사용되는 소자를 도시하는 메모리 어래이의 개략도.
도 5는 도 4의 상세도 5의 확대도.
*도면의 주요부분에 대한 부호의 설명*
100 : 반도체 메모리 칩 110 : 비교기
112 : 패턴 발생기 134 : 논리회로
152 : 래치 160 : 레지스터
본 발명에 따른 반도체 메모리 칩은 테스트될 메모리 소자를 구비하는 메모리 어래이를 포함한다. 패턴 발생기는 메모리 어래이에 입력되어 저장될 기준 데이터를 제공한다. 비교기는 패턴 발생기로부터의 기준 데이터와 메모리 어래이로부터 저장된 데이터를 비교하도록 메모리 칩상에 형성된다. 비교기는 기준 데이터와 메모리 어래이로부터 저장된 데이터를 비교하기 위한 논리회로를 더 구비하여, 저장된 데이터가 기준 데이터와 정합할 경우에는 정합(matched) 상태를, 그렇지 않을 경우에는 부정합 상태를 가진 비교결과를 제공한다. 다수의 래치가 논리회로로부터의 비교결과를 수신하기 위해 구비되고, 래치는 정합 상태와 관련된 제 1 상태를 가지며, 제 1 상태는 부정합 상태가 논리회로로부터 수신된 경우 제 2 상태로 변경된다. 테스트 결과를 제공하기 위해 래치의 제 1 및 제 2 상태를 저장 및 출력하는 레지스터 또한 구비된다.
다른 반도체 메모리 칩은 테스트될 메모리 소자 및 결함을 가진 메모리 소자를 대체하기 위한 리던던시를 구비하는 메모리 어래이를 포함하고, 리던던시는 각각 한 세트의 소자를 구비한다. 패턴 발생기는 메모리 어래이에 입력되고 저장된 기준 데이터를 제공하기 위해 구비되며, 비교기가 패턴 발생기로부터의 기준 데이터와 메모리 어래이로부터의 저장된 데이터를 비교하기 위해 메모리 칩상에 형성된다. 비교기는 기준 데이터 세트와 메모리 어래이로부터의 저장된 데이터를 비교하기 위한 논리회로를 더 구비하여, 저장된 데이터가 기준 데이터와 정합 경우에는 정합 상태를 그렇지 않을 경우에는 부정합 상태를 가진 비교결과를 제공한다. 멀티플렉서 상태는 비교결과를 수신하고 비교결과를 압축하여 한 세트의 소자의 어떠한 소자와도 관련된 부정합된 상태가 상기 세트의 소자와 동일한 크기의 리던던시의 대체를 허용하도록 리던던시 호환 가능 데이터 압축을 제공하도록 구비된다. 다수의 래치가 멀티플렉서 상태로부터 비교결과를 수신하고, 래치는 정합 상태와 관련된 제 1 상태를 가지며, 상기 제 1 상태는 논리회로로부터 부정합 상태가 수신될 경우 제 2 상태로 변경된다. 레지스터는 또한 테스트 결과를 제공하도록 래치의 제 1 및 제 2 상태를 저장 및 출력하기 위해 구비된다.
본 발명에 따른 DRAM 메모리 칩은 테스트될 메모리 소자를 구비하는 메모리 어래이를 가진 메모리 어래이 및 결합 메모리 소자의 대체를 위한 리던던시를 포함하고, 리던던시는 각각 한 세트의 소자를 구비한다. 패턴 발생기는 메모리 어래이에 입력되고 저장된 기준 데이터를 제공하기 위한 메모리 칩상에 구비되며, 비교기는 패턴 발생기로부터의 기준 데이터와 메모리 어래이로부터의 저장된 데이터를 비교하기 위해 메모리 칩상에 형성되며, 비교기는 메모리 어래이로부터 저장된 데이터를 수신하기 위해 메모리 어래이의 기록/판독 데이터 라인에 결합된다. 비교기는 메모리 어래이로부터의 저장된 데이터를 기준 데이터 세트와 비교하여, 저장된 데이터가 기준 데이터와 정합할 경우에는 정합 상태를 그렇지 않을 경우에는 부정합 상탤르 가진 비교결과를 제공하도록 하는 논리회로를 더 구비한다. 동기화 상태가 논리회로로부터의 출력된 비교결과를 동기화기 하기 위해 구비된다. 멀티플렉서는 각각의 메모리 소자와 관련된 비교결과를 수신하고 각각의 메모리 소자에 대한 비교결과를 압축하여 한 세트의 소자중 어떠한 소자와 관련된 어떠한 부정합 상태도 상기 세트의 소자와 동일한 크기의 리던던시와 대체될 수 있도록 리던던시 호환 가능한 데이터 압축을 제공한다. 다수의 래치가 멀티플렉서 상태로부터 비교결과를 수신하기 위해 구비된다. 래치는 정합 상태와 관련된 제 1 상태를 가지고, 제 1 상태는 논리회로로부터 부정합 상태가 수신될 때 제 2 상태로 변경된다. 시프트 레지스터가 테스트 결과를 제공하도록 래치의 제 1 및 제 2 상태를 저장 및 출력하도록 구비된다.
본 발명의 선택적인 실시예에서, 논리회로는 배타 OR 게이트 및 배타 NOR 게이트중 하나를 구비하고, 게이트는 기준 데이터와 메모리 어래이로부터의 저장 데이터를 위한 입력부를 가진다. 반도체 메모리 칩은 논리회로로부터 출력된 비교결과를 동기화 하기 위한 동기화 상태를 더 구비한다. 반도체 메모리 칩은 논리회로로부터 비교결과를 수신하고 비교결과를 압축하여 리던던시 호환 데이터 압축을 제공하기 위한 멀티플렉서를 더 구비한다. 리던던시 호환 가능 데이터 압축은 워드라인, 컬럼 선택 라인 및 메모리 뱅크중 하나를 테스트하기 위해 사용된다. 반도체 메모리 칩은 비교 싸이클 이전에 제 1 상태에 대한 래치를 리세팅하기 위한 온 칩 논리회로 또는 비교 싸이클 이전에 제 1 상태에 래치를 리세팅하기 위한 오프 칩 외부 제어장치를 구비한다. 레지스터는 바람직하게는 시프트 레지스터를 구비하고, 테스트 결과는 단일 비트에 대해 압축되거나 또는 직렬로 전송된다. 비교기는 바람직하게는 메모리 어래이로부터 저장된 데이터를 얻기 위한 판독/기록 라인에 결합된다. 논리회로는 바람직하게는 배타 OR 게이트 또는 배타 NOR 게이트중 하나를 포함하고, 게이트는 기준 데이터와 메모리 어래이로부터의 저장 데이터를 위한 입력부를 가진다.
본 발명의 이러한 및 다른 목적, 특성 및 장점이 이하에서 첨부된 도면과 관련된 상세한 설명을 통해 이해될 수 있을 것이다.
본 명세서에서는 첨부된 도면을 참조한 바람직한 실시예에 대해 설명된다.
본 발명은 반도체 메모리 테스트 특히, 온 칩 데이터 패턴 비교기를 사용하여 메모리 장치를 테스트하기 위한 장치에 관한 것이다. 비교기는 바람직하게는 메모리 칩의 일부로서 설계되고 제조된다. 비교기는 테스트될 메모리 칩의 메모리 어래이로부터 판독된 데이터를 압축하기 위해 가변 데이터 압축을 제공한다. 비교기는 테스트 결과의 압축 또한 제공한다. 본 발명에 따른 비교기는 외부 테스터와 통신하는 I/O 채널의 수를 두 개의 채널로 감소시키는 장점을 가진다.
이하의 설명에서는 DRAM 및 이들의 소자의 견지에서 본 발명을 예시적으로 설명할 것이다. 본 발명의 설명은 여기서 한정된 것이 아니고 다른 반도체 장치 또한 사용될 수 있다. 전체 도면을 통해 유사 엘리먼트에 대해 유사 참조부호가 부여된 도면에 대한 특정 설명을 참조하면, 특히 도 2를 참조하면, 반도체 메모리 장치/칩(100)이 도시된다. 반도체 메모리 장치(100)는 메모리 셀(도시안됨)을 구비하는 메모리 어래이를 포함한다. 데이터가 판독/기록 데이터라인(RWD)상의 메모리 셀로 및 셀로부터 전달된다 반도체 메모리 장치(100)는 본 발명에 따른 온 칩 데이터 비교기(110)를 구비한다. 비교기(110)는 예를 들면, 메모리 칩(100)의 판독/기록 데이터라인(RWD)에 비교기(110)를 접속시킴으로써 메모리 칩(100)의 데이터 경로에 직접 결합된다. 메모리 테스트를 위해, 패턴 발생기(112)가 RWD를 통해 메모리 어래이 및 비교기(110) 모두에 패턴 데이터 비트(기준 패턴)을 제공한다. 기준 패턴은 온-칩 패턴 발생기에 의해 발생된 이전의 기록 동작으로부터 비교기(11)의 메모리(111) 내부에 저장된다. 기준 패턴 데이터 및 어래이 데이터가 비교를 위해 비교기(110)에 입력된다. 출력 압축 입력이 비교기(110)로부터 전달된 데이터 결과를 위한 압축 모드를 설정한다. 출력 압축 입력은 메모리 칩(100)의 테스트 동작을 위한 테스트 모드를 선택함으로써 설정된다. 이러한 방식으로, 어떠한 I/O 핀도 압축 모드를 설정하는데 필요하지 않게 된다. 스트로브 입력 또한 비교기(100)를 위해 제공된다. 비교기(110)에 의한 비교를 위해 어래이와 기준 데이터 사이에 동기화를 제공한다. 직렬 계면과 같이 외부 테스터와 테스트될 핀 사이의 계면은 각각의 메모리 칩(100)에 필요한 통신 채널의 수를 두 개 즉, 스트로브와 결과로 감소시킨다. 결과 출력은 선택된 모드에 따라 통과/실패 기준 또는 추가의 정보를 나타내는 단일 비트를 구비한다.
도 3을 참조하면, 비교기(110)가 본 발명에 따라 상세히 도시된다. 비교기 스테이지(120)는 다수의 논리 비교기(122)를 구비한다. 각각의 비교기(122)는 배타 OR(XOR) 또는 배타 NOR(XNOR) 게이트를 구비한다. 각각의 비교기(122)는 기준 데이터 경로(패턴 발생기, 바람직하게는 온 칩 패턴 발생기)로부터의 입력 및 어래이 데이터 경로(예를 들면, RWD)로부터의 입력을 수신한다. 입력은 비교기 스테이지(120)에서 비교된다.
동기화 스테이지(130)는 어래이로부터의 데이터와 (패턴 발생기로부터의) 기준 데이터를 동기화한다. 동기화 스테이지(130)는 어래이 데이터와 기준 데이터가 이미 동기화되었기 때문에 선택적이다. 동기화 스테이지는 바람직하게는 게이트 신호에 의해 인에이블링된 트랜지스터를 구비하는 다수의 스위치(132)를 포함한다. 게이트 신호는 온 칩 논리회로(134) 또는 I/O 핀을 통한 외부 테스터에 의해 제공된다.
멀티플렉서 게이트(140) 또한 구비된다. 멀티플렉서 스테이지(140)는 바람직하게는 리던던시 호환 가능 데이터 압축 설계를 허용하기 위해 사용된다. 이는 이하에서 상세히 설명될 것이다.
비교기(122)의 출력은 비교결과를 가진다. 비교결과는 래치 스테이지(150)내에 포함된 래치(152)에 대한 스테이지를 한정한다. 래치(152)는 각각의 비교 싸이클이 시작되기 전에 리세트 또는 초기화된다. 비교 싸이클은 단일 테스트 또는 각각의 칩상의 하나 이상의 메모리 혹은 데이터 패턴에 대한 각각의 칩상의 모든 셀을 테스트(비교)하기 위한 한 세트의 테스트를 가진다. 단일 메모리 셀 또는 메모리 셀 그룹이 테스트될 수 있고, 압축율에 기초하여 한정된 바와 같이, 비트가 단일 메모리 셀, 메모리 셀 그룹 또는 칩상의 모든 메모리 셀을 나타내는 래치(152)에 출력되도록 테스트의 결과가 선택된 압축율에 따라 압축된다. 이는 비교결과를 제공한다. 래치는 바람직하게는 온 칩 데어 논리회로(134) 또는 비교 싸이클 이전에 I/O 핀을 통해 외부 테스터에 의해 제공되는 리세트 신호를 사용하여 리세트된다. 기준 데이터와 어래이 데이터 사이의 비교가 "좋음" 즉, 데이터 정합인 한은, 래치(152)는 동일한 초기화된 상태를 유지한다. 만일 기준 데이터와 어래이 데이터 사이의 비교가 "나쁨" 즉, 부정합일 때는 래치(152)는 비-초기화 상태로 상태를 변화시킨다. 각각의 래치(142)는 개별적으로 기능하고, 비교기(122)로부터의 비교결과에 기초하여 독립적으로 상태를 변화시킨다. 오로지 "나쁜" 결과만이 래치(152)의 상태를 변화시킨다. 본 발명의 이러한 특징은 이하에서 상세히 설명될 바와 같이 데이터 압축을 위한 융통성을 제공한다.
레지스터 스테이지(160)는 바람직하게는 시프트 레지스터(162)를 구비한다. 모든 래치(152)가 시프트 레지스터(162)에 접속된다. 시프트 레지스터(162)는 비교기(122)에 의해 제공된 비교결과의 병렬-직렬 변환을 수행한다. 일 실시예에서, 비교결과는 통과/실패 결과가 테스트될 메모리 어래이에 필요할 때에만 단일 비트로 압축된다. 스위치(164)가 테스트 결과로서 사용된 출력 또는 데이터 압축 형태를 선택하는 방법을 제공하기 위해 구비된다. 데이터 압축의 제 1 형태에서, 시프트 레지스터(162)내 데이터는 합산기(166)에 의해 합산되어 단일 비트 예를 들면 0 또는 1로서 출력된다. 시프트 레지스터(162)는 자신에게 입력된 SR-클록 신호에 의해 동기화된다. 일 실시예에서, 0인 총계는 통과 테스트 결과인 반면, 0이 아닌 총계는 실패 테스트 결과이다. 데이터 압축의 제 2 형태에서, 시프트 레지스터(162)내의 값이 더욱 상세한 테스트 정보를 제공하기 위해 직접 출력된다. 스위치(164)는 출력 압축 신호를 제공하는 사용자에 의해 선택된 모드에 의해 동작된다.
도 4와 도 5를 참조하면, 간단한 메모리 어래이(170)가 개략적으로 도시된다. 메모리 어래이(170)는 RWD를 구동하는 제 2 센스 증폭기(SSA)를 구비한다. 온 칩 데이터 비교기(110)(도 3)는 어드레싱 설계에 기초하여 매우 융통적인 데이터 압축을 바람직하게 허용한다. 예를 들면, 데이터 판독 및 기록과 같은 메모리 어래이 동작을 위해, 워드라인(WL)과 컬럼 선택 라인(CSK)이 활성화된다. CSL과 WL의 활성화는 4개의 메모리 셀(a1-a4) 즉, 세트를 액세싱한다. 그러므로, 서로에 대해 독립적이지 않은 메모리 셀이 있다. 셀(a1-a4)중 하나가 어드레싱될 때마다, 모든 4개의 셀이 액세싱된다. 이는 또한 리던던트 메모리 어래이 에리먼트에 대해서도 그러하다. 워드라인 및 컬럼 선택라인과 같은 리던던트 엘리먼트 또한 리던던트 메모리 어래이(도시 안됨)내 4개의 메모리 셀을 액세싱한다. 어떠한 셀(a1-a4)이 결함을 나타내는가와는 무관하게, 리던던트 엘리먼트가 필요하다면 모든 4개의 셀이 대체된다. 셀(a1-a4)의 비교결과를 압축하는 것은 리던던시 호환 가능 데이터 압축이다.
데이터 압축은 래치(152)에 의해 제어된다. 모든 비교결과는 외부 메모리 테스터로부터 또는 온 칩 논리회로로부터 리세트 신호가 상술된 바와 같이 래치를 재초기화할 때까지 래치(152)내에 축적된다. 본 발명은 메모리 어래이의 어떠한 엘리먼트내 결함도 식별하기 위해 래치 상태를 바람직하게 사용한다. 예를 들면 어드레싱 방법 및 데이터 패턴은 컬럼 선택 라인, 메모리 뱅크 및 어래이의 다른 어떠한 부분의 완전한 워드라인상에서 결함 체크를 제공하도록 고안된다. 리던던시 호환 가능 데이터 압축에 대해, 한 세트의 소자를 대체하는데 사용되는 리던던시의 대체 크기와 호환 가능한 한 세트의 메모리 소자는 비트를 단일 비교결과로 압축하기 위해 멀티플렉서(140)에 의해 멀티플렉싱된 비교결과를 가진다. 다시 말해, 세트중 하나가 실패할 경우, 전체 세트는 실패한 것으로 간주되고 이에 따라 테스트 결과에 대해 데이터 출력을 상당히 압축시킨다.
더욱이, 본 발명에 따라 온 칩 비교기를 결합시킴으로써, 기준 데이터와 어래이 데이터를 비교하는데 일반적으로 사용된 채널이 사용가능해 진다. 예를 들면, 칩당 대략 31개의 채널이 전형적으로 세트업된다(도 1 참조). 이는 테스터가 7개 칩 이상을 병렬로 테스트하고, 이에 따라 메모리 칩의 수용 가능성 테스트를 위한 출력을 증가시킨다는 것을 의미한다. 하나의 온 칩 패턴 발생기가 사용되어도 추가의 개선이 실현된다.
이상에서 가변 데이터와 온 칩 데이터 비교기와 비교결과 압축(이는 예시를 위한 것이지 한정을 위한 것은 아님)에 대한 바람직한 실시예가 설명되었지만, 당업자라면 본 발명의 범위내에서 변경과 변화가 가능하다는 것을 알 수 있을 것이다. 그러므로, 본 발명의 정신과 범위내에서 설명된 본 발명의 특정 실시예에 대한 변화는 첨부된 청구항에 개요된 바와 같이 이해될 수 있을 것이다. 본 발명을 특허법에 따라 상세한 설명과 특정 사항에 대해 설명하였지만, 보호받고자 하는 범위는 첨부된 청구항에 개시된다.
본 발명에 따르면, 각각의 칩을 테스트하는데 필요한 채널의 수를 감소시키는 장치가 추가로 필요로 하지 않으면서도 메모리 셀의 테스트에 있어서 테스트 비용 및 테스트 시간 모두를 감소시키는 장치가 제공된다

Claims (26)

  1. 테스트될 메모리 소자를 구비하는 메모리 어래이;
    상기 메모리 어래이에 입력 및 저장되는 기준 데이터를 제공하는 패턴 발생기; 및
    상기 패턴 발생기로부터의 기준 데이터와 상기 메모이 어래이로부터의 저장된 데이터를 비교하도록 메모리 칩상에 형성된 비교기를 포함하며,
    상기 비교기는
    상기 저장된 데이터가 상기 기준 데이터와 정합할 경우에는 정합 상태를 가지며 그렇지 않을 경우에는 부정합 상태를 가지는 비교결과를 제공하도록 상기 기준 데이터와 상기 메모리 어래이로부터의 상기 저장된 데이터를 비교하는 논리회로;
    상기 논리회로로부터의 비교결과를 수신하는 다수의 래치를 구비하는데, 상기 래치는 상기 논리회로로부터 부정합 상태가 수신될 때 제 2 상태로 변화되는 정합 상태와 관련된 제 1 상태를 가지며; 및
    상기 래치의 제 1 및 제 2 상태를 저장 및 출력 하여 테스트 결과를 제공하는 레지스터를 구비하는 것을 특징으로 하는 반도체 메모리 칩.
  2. 제 1 항에 있어서, 상기 논리회로는 배타 OR 게이트 또는 배타 NOR 게이트중 하나를 구비하며, 상기 게이트는 상기 기준 데이터를 위한 입력과 상기 메모리 어래이로부터의 데이터를 저장하는 것을 특징으로 하는 반도체 메모리 칩.
  3. 제 1 항에 있어서, 상기 반도체 메모리 칩은 상기 논리회로로부터 출력된 상기 비교결과를 동기화하기 위한 동기화 스테이지를 더 포함하는 것을 특징으로 하는 반도체 메모리 칩.
  4. 제 1 항에 있어서, 상기 반도체 메모리 칩은 리던던시 호환 가능 데이터 압축을 제공하기 위해, 상기 논리회로로부터의 상기 비교결과를 수신하고 상기 비교결과를 압축하는 멀티플렉서를 더 포함하는 것을 특징으로 하는 반도체 메모리 칩.
  5. 제 4 항에 있어서, 상기 리던던시 호환 가능 데이터 압축은 워드라인, 컬럼 선택라인 및 데이터 뱅크중 하나를 테스트하는데 사용되는 것을 특징으로 하는 반도체 메모리 칩.
  6. 제 1 항에 있어서, 상기 반도체 메모리 칩은 비교 싸이클 이전에 상기 래치를 상기 제 1 상태로 리세팅하는 온 칩 논리회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 칩.
  7. 제 1 항에 있어서, 상기 반도체 메모리 칩은 비교 싸이클 이전에 상기 래치를 상기 제 1 상태로 리세팅하는 오프 칩 외부 제어 장치를 더 포함하는 것을 특징으로 하는 반도체 메모리 칩.
  8. 제 1 항에 있어서, 상기 레지스터는 시트프 레지스터이고, 상기 테스트 결과는 단일 비트인 것을 특징으로 하는 반도체 메모리 칩.
  9. 제 1 항에 있어서, 상기 레지스터는 시프트 레지스터이고 상기 테스트 결과는 직렬로 전송되는 것을 특징으로 하는 반도체 메모리 칩.
  10. 제 1 항에 있어서, 상기 비교기는 상기 메모리 어래이로부터 상기 저장된 데이터를 얻기 위해 판독/기록 데이터 라인에 결합되는 것을 특징으로 하는 반도체 메모리 칩.
  11. 테스트될 메모리 소자 및 결함 메모리 소자를 대체하며 각각이 한 세트의 소자로 구성된 리던던시를 구비하는 메모리 어래이;
    상기 메모리 어래이에 입력 및 저장되는 기준 데이터를 제공하는 패턴 발생기; 및
    상기 패턴 발생기로부터의 기준 데이터와 상기 메모리 어래이로부터의 저장된 데이터를 비교하도록 메모리 칩상에 형성된 비교기를 포함하며,
    상기 비교기는
    상기 저장된 데이터가 상기 기준 데이터와 정합할 경우에는 정합 상태를 가지며 그렇지 않을 경우에는 부정합 상태를 가지는 비교결과를 제공하도록 상기 기준 데이터와 상기 메모리 어래이로부터의 상기 저장된 데이터를 비교하는 논리회로;
    한 세트의 소자의 어떠한 소자와도 관련된 부정합 상태가 상기 세트의 소자와 동일한 크기를 가진 린던던시로 대체되도록 비교결과를 수신하고 상기 비교결과를 압축하여 리던던시 호환 가능 데이터 압축을 제공하는 멀티플렉서 스테이지;
    상기 논리회로로부터의 비교결과를 수신하는 다수의 래치를 구비하는데, 상기 래치는 상기 논리회로로부터 부정합 상태가 수신될 때 제 2 상태로 변화되는 정합 상태와 관련된 제 1 상태를 가지며; 및
    상기 래치의 제 1 및 제 2 상태를 저장 및 출력 하여 테스트 결과를 제공하는 레지스터를 구비하는 것을 특징으로 하는 반도체 메모리 칩.
  12. 제 11 항에 있어서, 상기 논리회로는 배타 OR 게이트 또는 배타 NOR 게이트중 하나를 구비하며, 상기 게이트는 상기 기준 데이터를 위한 입력과 상기 메모리 어래이로부터의 데이터를 저장하는 것을 특징으로 하는 반도체 메모리 칩.
  13. 제 11 항에 있어서, 상기 반도체 메모리 칩은 상기 논리회로로부터 출력된 상기 비교결과를 동기화하기 위한 동기화 스테이지를 더 포함하는 것을 특징으로 하는 반도체 메모리 칩.
  14. 제 11 항에 있어서, 상기 리던던시 호환 가능 데이터 압축은 워드라인, 컬럼 선택라인 및 데이터 뱅크중 하나를 테스트하는데 사용되는 것을 특징으로 하는 반도체 메모리 칩.
  15. 제 11 항에 있어서, 상기 반도체 메모리 칩은 비교 싸이클 이전에 상기 래치를 상기 제 1 상태로 리세팅하는 온 칩 논리회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 칩.
  16. 제 11 항에 있어서, 상기 반도체 메모리 칩은 비교 싸이클 이전에 상기 래치를 상기 제 1 상태로 리세팅하는 오프 칩 외부 제어 장치를 더 포함하는 것을 특징으로 하는 반도체 메모리 칩.
  17. 제 11 항에 있어서, 상기 레지스터는 시트프 레지스터이고, 상기 테스트 결과는 단일 비트인 것을 특징으로 하는 반도체 메모리 칩.
  18. 제 11 항에 있어서, 상기 레지스터는 시프트 레지스터이고 상기 테스트 결과는 직렬로 전송되는 것을 특징으로 하는 반도체 메모리 칩.
  19. 제 11 항에 있어서, 상기 비교기는 상기 메모리 어래이로부터 상기 저장된 데이터를 얻기 위해 판독/기록 데이터 라인에 결합되는 것을 특징으로 하는 반도체 메모리 칩.
  20. 테스트될 메모리 소자 및 결함 메모리 소자를 대체하며 각각이 한 세트의 소자로 구성된 리던던시를 구비하는 메모리 어래이;
    상기 메모리 어래이에 입력 및 저장되는 기준 데이터를 제공하도록 메모리 칩상에 형성된 패턴 발생기; 및
    상기 패턴 발생기로부터의 기준 데이터 세트와 상기 메모리 어래이로부터의 저장된 데이터를 비교하도록 메모리 칩상에 형성된 비교기를 포함하며, 상기 비교기는 상기 메모리 어래이로부터의 저장된 데이터를 검색하기 위해 메모리 어래이의 판독/기록 데이터 라인에 결합되며;
    상기 비교기는
    상기 저장된 데이터가 상기 기준 데이터와 정합할 경우에는 정합 상태를 가지며 그렇지 않을 경우에는 부정합 상태를 가지는 비교결과를 제공하도록 상기 기준 데이터와 상기 메모리 어래이로부터의 상기 저장된 데이터를 비교하는 논리회로;
    상기 논리회로로부터 출력된 비교결과를 동기화하는 동기화 스테이지;
    한 세트의 소자의 어떠한 소자와도 관련된 부정합 상태가 상기 세트의 소자와 동일한 크기를 가진 린던던시로 대체되도록, 상기 각각의 메모리 소자와 관련된 비교결과를 수신하고 상기 각각의 메모리 소자에 대해 상기 비교결과를 압축하여 리던던시 호환 가능 데이터 압축을 제공하는 멀티플렉서 스테이지;
    상기 논리회로로부터의 비교결과를 수신하는 다수의 래치를 구비하는데, 상기 래치는 상기 논리회로로부터 부정합 상태가 수신될 때 제 2 상태로 변화되는 정합 상태와 관련된 제 1 상태를 가지며; 및
    상기 래치의 제 1 및 제 2 상태를 저장 및 출력 하여 테스트 결과를 제공하는 레지스터를 구비하는 것을 특징으로 하는 반도체 메모리 칩.
  21. 제 20 항에 있어서, 상기 논리회로는 배타 OR 게이트 또는 배타 NOR 게이트중 하나를 구비하며, 상기 게이트는 상기 기준 데이터를 위한 입력과 상기 메모리 어래이로부터의 데이터를 저장하는 것을 특징으로 하는 반도체 메모리 칩.
  22. 제 20 항에 있어서, 상기 리던던시 호환 가능 데이터 압축은 워드라인, 컬럼 선택라인 및 데이터 뱅크중 하나를 테스트하는데 사용되는 것을 특징으로 하는 반도체 메모리 칩.
  23. 제 20 항에 있어서, 상기 반도체 메모리 칩은 비교 싸이클 이전에 상기 래치를 상기 제 1 상태로 리세팅하는 온 칩 논리회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 칩.
  24. 제 16 항에 있어서, 상기 반도체 메모리 칩은 비교 싸이클 이전에 상기 래치를 상기 제 1 상태로 리세팅하는 오프 칩 외부 제어 장치를 더 포함하는 것을 특징으로 하는 반도체 메모리 칩.
  25. 제 20 항에 있어서, 상기 테스트 결과는 단일 비트인 것을 특징으로 하는 반도체 메모리 칩.
  26. 제 20 항에 있어서, 상기 테스트 결과는 직렬로전송되는 것을 특징으로 하는 반도체 메모리 칩.
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