KR102077073B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로서, 반도체 장치의 테스트 시간을 줄일 수 있도록 하는 기술이다. 이러한 본 발명은 복수의 코어 어레이부의 데이터를 그룹 단위로 비교 및 압축하는 압축부, 압축부의 출력을 조합하여 압축 데이터를 출력하는 조합부, 및 제 1제어신호에 따라 압축 데이터를 래치하여 래치 데이터를 출력하고, 제 2제어신호에 따라 래치 데이터와 압축 데이터를 구동하여 제 1데이터 라인과 제 2데이터 라인에 출력하는 제어부를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 반도체 장치의 테스트 시간을 줄일 수 있도록 하는 기술이다.
반도체 관련 기술이 발달하면서 반도체 메모리 장치의 동작 속도가 계속 빨라지고 있다. 이 중 SDRAM(Synchronous Dynamic Random Access Memory)은 외부 클록(Clock)에 동기되어 동작한다. 최근에는 클록의 라이징 엣지(Rising Edge) 뿐만 아니라 폴링 엣지(Falling Edge)에서도 클록에 동기된 데이터를 입출력하도록 하여 데이터 전송율을 높인 DDR(Double Data Rate) 방식의 SDRAM이 사용되고 있다.
DDR SDRAM은 DDR1 방식에 이어 DDR2, DDR3 방식이 개발되어 사용되고 있다. DDR1의 경우 2비트 프리패치(Pre-fetch)를 수행하여 입출력 데이터의 버스트 길이(Burst Length, 이하 BL)가 2이고, DDR2는 4비트 프리패치를 수행하여 버스트 길이가 4이며, DDR3는 8비트 프리패치를 수행하여 버스트 길이가 8이다. 여기에서 버스트 길이가 8이라는 것은 하나의 데이터 입출력 패드를 통해 클록에 동기된 8 비트의 데이터가 연속으로 입출력됨을 의미한다.
메모리 장치가 리드(Read) 명령을 인가받아 저장되어 있는 데이터를 출력하는 리드 동작을 수행하는 경우, 메모리 셀 영역에 저장된 데이터가 내부 회로를 거쳐 메모리 장치 외부로 출력되기까지 일정 시간이 필요하다. 따라서, 외부에서 인가되는 리드 명령은 최소한의 시간 간격(CAS to CAS Delay time, tCCD)을 유지해야 한다. 예를 들어, DDR3 SDRAM이 버스트 길이 8로 리드 동작을 수행할 경우, 연속으로 인가되는 리드 명령 간의 시간 간격은 최소 4tCK 이상이어야 한다.
한편, 반도체 메모리 장치는 하나의 글로벌 버스 대신에 리드 글로벌 버스 및 라이트 글로벌 버스를 구비하여 글로벌 입/출력 신호의 기울기(Slope)를 개선 시키고 있다. 라이트 글로벌 버스는 데이터 기록 시에 데이터 패드들로부터의 데이터를 셀 어레이 쪽으로 전달한다. 그리고, 리드 글로벌 버스는 데이터 판독 시에 셀 어레이로부터의 데이터를 데이터 패드들 쪽으로 전달한다.
또한, 공정기술의 발전과 더불어 반도체 메모리 장치가 고집적화되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트 장비로 장시간에 걸쳐 테스트를 하게 된다. 이와 같은 메모리 장치의 테스트를 위하여 설계 단계에서 미리 칩 내부에 셀프 테스트(self test) 회로를 내장하여 테스트에 소요되는 시간과 비용을 줄이기 위해 노력하고 있다.
반도체 칩의 제품 특성 및 기능을 검증하기 위한 테스트 장비의 사용시 비용을 줄이기 위해서 한 번의 테스트로 가능한 한 많은 수의 반도체 칩을 테스트해야만 한다. 그리고, 각 장비에 할당된 채널을 통해 많은 수의 반도체 칩을 테스트하기 위해서는 가능한 적은 수의 입/출력 라인으로 전체 메모리 칩을 테스트해야 한다.
병렬 테스트 장치에서는 테스트 시간을 줄이기 위해서 데이터 압축 테스트(DQ Compress Test)라는 셀프 테스트(Self Test) 모드를 사용하고 있다. 이러한 셀프 테스트의 일종인 데이터 압축(DQ compress) 테스트는 복수의 메모리 셀에 동일한 데이터를 저장한 후 이들 데이터를 다시 동시에 출력한 다음, 동시에 출력된 데이터들을 압축시켜 그 결과를 비교하여 메모리의 에러 유무를 테스트하는 방법이다.
데이터 압축 테스트를 수행하는 경우 압축된 데이터가 출력되기 때문에, 데이터 출력 채널(즉, 데이터 패드)의 사용 수량을 최소화할 수 있다. 따라서, 데이터 압축 테스트는 동시에 여러 다이(Die)의 테스트를 가능하게 한다.
예를 들어, 반도체 칩은 제품의 특성 및 기능을 검증하기 위해 다양한 테스트를 거친다. 반도체 칩을 테스트하기 위한 장비의 사용시 비용을 줄이기 위해서 한 번의 테스트로 가능한 한 많은 수의 반도체 칩을 테스트하는 것이 필요하다.
많은 수의 반도체 칩을 테스트하기 위해서는 적은 수의 입출력(GIO) 라인으로 전체 칩을 테스트할 수 있어야 한다. 이와 같은 방법 중의 하나로 멀티 비트 병렬 테스트 방식이 널리 알려져 있다.
이러한 멀티 비트 병렬 테스트 방식은 한 번에 복수의 셀에 데이터를 쓰고 이들의 출력 값을 비교하여 패스 또는 패일을 판단하는 테스트 방식으로 테스트 시간을 크게 줄일 수 있는 장점이 있다. 또한, 테스트 장비당 할당된 채널에 가능한 한 많은 칩을 테스트하기 위해, 테스트시 사용되는 반도체 메모리 입출력 라인을 줄이고 있다.
웨이퍼의 멀티 비트 병렬 테스트 이후에 패키지 단계에서 1개의 칩 불량 시 여러 개의 칩으로 쌓아 만든 MCP(multi chip package), DDP(Double Die Package), QDP(Quad Die Package) 제품이 패일로 이어지는 경우 경제적, 시간적 손실이 커질 수밖에 없다.
본 발명은 반도체 장치의 병렬 테스트시 테스트 시간을 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 코어 어레이부의 데이터를 그룹 단위로 비교 및 압축하는 압축부; 압축부의 출력을 조합하여 압축 데이터를 출력하는 조합부; 및 제 1제어신호에 따라 압축 데이터를 래치하여 래치 데이터를 출력하고, 제 2제어신호에 따라 래치 데이터와 압축 데이터를 구동하여 제 1데이터라인과 제 2데이터 라인에 출력하는 제어부를 포함하는 것을 특징으로 한다.
본 발명은 반도체 장치의 병렬 테스트시 하프(Half) tCCD(CAS to CAS Delay time)로 리드 또는 라이트 동작을 수행하여 테스트 시간을 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 테스트 제어부에 관한 상세 구성도.
도 3은 도 2의 라이트 명령 제어부에 관한 상세 구성도.
도 4는 도 3의 라이트 명령 제어부에 관한 동작 타이밍도.
도 5는 도 2의 리드 명령 제어부에 관한 상세 구성도.
도 6은 도 5의 리드 명령 제어부에 관한 동작 타이밍도.
도 7은 도 2의 컬럼 어드레스 제어부에 관한 상세 구성도.
도 8 및 도 9는 도 7의 컬럼 어드레스 제어부에 관한 동작 타이밍도.
도 10은 도 2의 제어신호 생성부에 관한 상세 구성도.
도 11은 도 1의 제어부에 관한 상세 구성도.
도 12는 도 11의 제어부에 관한 동작 타이밍도.
도 13은 본 발명의 실시예에 따른 반도체 장치의 라이트 동작 타이밍도.
도 14는 본 발명의 실시예에 따른 반도체 장치의 리드 동작 타이밍도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 복수의 코어 어레이부(100_1~100_4), 복수의 컬럼 디코더(110_1~110_4), 복수의 라이트 구동부(120_1~120_4), 복수의 입출력 센스앰프(IOSA, 130_1~130_4), 복수의 구동부(140_1~140_4), 압축부(200), 조합부(300), 제어부(400) 및 테스트 제어부(500)를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 코어 어레이부(100_1~100_4)가 헥사(Hexa) 0~7, 헥사(Hexa) 8~15 단위로 동작하고, 2개의 프리패치 그룹 단위로 나누어 입출력 데이터를 비교하게 된다. 즉, 코어 어레이부(100_1, 100_2)와 코어 어레이부(100_3, 100_4)의 두 그룹으로 나누어 압축 테스트를 수행한다. 따라서, 모든 뱅크의 데이터를 압축하여 테스트하기 위해서 버스트 길이(BL) "16"으로 동작하여 tCCD가 8 클록 단위로 라이트 또는 리드 동작을 수행한다.
그리고, 복수의 코어 어레이부(100_1~100_4)는 복수의 컬럼 디코더(110_1~110_4)와 연결된다. 복수의 컬럼 디코더(110_1~110_4) 각각은 컬럼 어드레스 YADD를 디코딩하여 해당 셀을 선택한다.
복수의 입출력 센스앰프(130_1~130_4)는 센싱 인에이블신호 IOSAENP에 따라 코어 어레이부(100_1~100_4)로부터 인가되는 리드 데이터를 센싱 및 증폭하여 글로벌 입출력라인에 출력한다. 그리고, 복수의 라이트 구동부(120_1~120_4)는 라이트 인에이블신호 WTENP에 따라 글로벌 입출력라인으로부터 인가되는 라이트 데이터를 구동하여 복수의 코어 어레이부(100_1~100_4)에 출력한다.
본 발명의 실시예에서는 복수의 입출력 센스앰프(130_1~130_4)와 복수의 라이트 구동부(120_1~120_4)가 4개 구비되는 것을 그 일 예로 설명하였지만, 입출력 센스앰프와 라이트 구동부의 개수는 이에 한정되지 않고 코어 어레이부(100_1~100_4) 또는 기타 구성요소의 크기에 대응하여 충분히 변경이 가능하다.
또한, 복수의 구동부(140_1~140_4)는 복수의 입출력 센스앰프(130_1~130_4)로부터 인가되는 데이터를 구동하여 압축부(200)에 출력한다. 여기서, 복수의 구동부(140_1~140_4)는 압축 테스트를 수행하기 위한 테스트 글로벌 입출력라인(TGIO)의 데이터를 구동하여 압축부(200)에 출력한다.
압축부(200)는 복수의 구동부(140_1~140_4)와 연결되고, 프로브 테스트(Probe test)시 입출력 데이터의 압축 테스트를 수행한 후 압축 데이터 T_SUM_H07, T_SUM_H8F를 조합부(300)에 출력한다. 이러한 압축부(200)는 배타적 노아게이트 XNOR1, XNOR2를 포함한다. 여기서, 배타적 노아게이트 XNOR1는 구동부(140_1, 140_2)의 출력을 배타적 노아 연산하여 압축 데이터 T_SUM_H07를 출력한다. 그리고, 배타적 노아게이트 XNOR2는 구동부(140_3, 140_4)의 출력을 배타적 노아 연산하여 압축 데이터 T_SUM_H8F를 출력한다.
배타적 노아게이트 XOR1, XOR2는 모든 입력 데이터가 같은 값인 경우 로직 "1"을 출력한다. 이에 따라, 압축부(200)는 코어 어레이부(100_1~100_4)의 메모리 셀에 저장된 데이터가 동일한 경우에만 압축 데이터 T_SUM_H07, T_SUM_H8F를 로직 "1"로 출력한다. 그리고, 압축부(200)는 하나 이상의 데이터 패일이 발생한 경우 압축 데이터 T_SUM_H07, T_SUM_H8F가 로직 "0"으로 출력되고 이를 패일 데이터로 판정하게 된다.
또한, 조합부(300)는 압축 데이터 T_SUM_H07, T_SUM_H8F를 조합하여 하나의 압축 데이터 TGIO_SUM를 제어부(400)에 출력한다. 압축 데이터 TGIO_SUM는 제어부(400)를 거쳐 패드에 출력된다. 이에 따라, 패드에서 리드된 데이터를 코딩하여 데이터의 불량을 판별하게 된다.
여기서, 조합부(300)는 앤드게이트 AND로 이루어질 수 있다. 조합부(300)는 2개의 압축 데이터 T_SUM_H07, T_SUM_H8F가 모두 로직 "하이" 레벨이 되는 경우 압축 데이터 TGIO_SUM를 하이 레벨로 활성화시켜 출력한다.
또한, 제어부(400)는 래치부(410), 구동부(420, 430)를 포함한다. 여기서, 래치부(410)는 제어신호 TGIOENP1에 따라 압축 데이터 TGIO_SUM를 래치하여 래치 데이터 TGIO_LAT를 출력한다. 구동부(420)는 제어신호 TGIOENP2에 따라 압축 데이터 TGIO_SUM를 구동하여 제 1데이터 라인 TGIO_B에 출력한다. 또한, 구동부(430)는 제어신호 TGIOENP2에 따라 래치 데이터 TGIO_LAT를 구동하여 제 2데이터 라인TGIO_A에 출력한다.
테스트 제어부(500)는 컬럼 어드레스 CA<n:0>, 클록 CLK 및 센싱 인에이블신호 IOSAENP에 따라 제어신호 TGIOENP1, TGIOENP2를 생성하여 제어부(400)에 출력한다.
도 2는 도 1의 테스트 제어부(500)에 관한 상세 구성도이다.
테스트 제어부(500)는 라이트 명령 제어부(510), 리드 명령 제어부(520), 컬럼 어드레스 제어부(530) 및 제어신호 생성부(540)를 포함한다.
여기서, 라이트 명령 제어부(510)는 컬럼 어드레스 CA<n:0>, 클록 CLK에 따라 라이트 명령신호 WT_CMD를 출력한다. 리드 명령 제어부(520)는 컬럼 어드레스 CA<n:0>, 클록 CLK에 따라 리드 명령신호 RD_CMD를 출력한다.
그리고, 컬럼 어드레스 제어부(530)는 컬럼 어드레스 CA<n:0>, 클록 CLK, 라이트 명령신호 WT_CMD 및 리드 명령신호 RD_CMD에 따라 컬럼 어드레스 YADD를 출력한다. 제어신호 생성부(540)는 센싱 인에이블신호 IOSAENP와 컬럼 어드레스 YADD에 따라 제어신호 TGIOENP1, TGIOENP2를 생성한다.
도 3은 도 2의 라이트 명령 제어부(510)에 관한 상세 구성도이다.
라이트 명령 제어부(510)는 라이트 명령 디코더(511), 복수의 쉬프트 레지스터(512~515) 및 논리 조합부(516)를 포함한다.
여기서, 라이트 명령 디코더(511)는 클록 CLK에 따라 컬럼 어드레스 CA<n:0>를 디코딩하여 라이트 신호 WTE를 출력한다. 그리고, 복수의 쉬프트 레지스터(512~515)는 클록 CLK에 따라 라이트 신호 WTE를 순차적으로 쉬프트하여 라이트 제어신호 WT_4CLK를 출력한다. 본 발명의 실시예에서는 쉬프트 레지스터(512~515)가 라이트 신호 WTE 보다 4 클록 지연된 라이트 제어신호 WT_4CLK를 출력한다.
그리고, 논리 조합부(516)는 라이트 신호 WTE와 라이트 제어신호 WT_4CLK를 논리 조합하여 라이트 명령신호 WT_CMD를 출력한다. 여기서, 논리 조합부(516)는 노아게이트 NOR1와 인버터 IV1를 포함한다. 노아게이트 NOR1는 라이트 신호 WTE와 라이트 제어신호 WT_4CLK를 노아 연산하여 출력한다. 그리고, 인버터 IV1는 노아게이트 NOR1의 출력을 반전 구동하여 라이트 명령신호 WT_CMD를 출력한다.
이러한 구성을 갖는 논리 조합부(516)는 라이트 신호 WTE와 라이트 제어신호 WT_4CLK 중 적어도 어느 하나의 신호가 하이 레벨로 인에이블 되는 경우 라이트 명령신호 WT_CMD를 로직 "하이" 레벨로 출력한다.
도 4는 도 3의 라이트 명령 제어부(510)에 관한 동작 타이밍도이다.
본 발명의 실시예에 따른 LPDDR4 스펙에서는 메모리 인터페이스가 16 비트 프리패치(Pre-fetch) 방식으로 동작하므로 tCCD(CAS to CAS Delay time)가 8 클록 기반으로 라이트 또는 리드 동작을 수행한다.
버스트 길이(BL)가 "16"인 프리패치 동작은 tCCD가 8 클록에 해당하는데, 테스트 시간을 줄이기 위한 하프(Half) tCCD 동작을 수행하기 위해서는 버스트 길이(BL)가 "8"인 모드가 지원이 되어야 한다. 그러나, LPDDR4 스펙에서는 버스트 길이(BL)가 "8"인 모드는 지원되지 않는다. 또한, 병렬 테스트 동작을 위해서만 버스트 길이(BL)가 "8"인 모드가 사용되는 경우 데이터 경로(Path) 및 상태 경로(State Path)에서 회로적인 부담이 클 수밖에 없다.
따라서, 기존의 버스트 길이(BL)가 "16"인 동작 모드에서 최소한의 회로 변경을 통해 하프(Half) tCCD 동작이 가능하도록 해야 한다. 본 발명의 실시예는 컬럼 방향의 최상위 어드레스 9를 하프(Half) tCCD 시간 단위로 내부적으로 토글링 시킴으로써 서로 다른 그룹의 컬럼 어드레스를 순차적으로 2번 발생시키도록 한다.
먼저, 라이트 명령 제어부(510)는 첫 번째 외부 라이트 명령신호 WT0가 활성화되면 논리 조합부(516)에 의해 라이트 명령신호 WT_CMD이 인에이블된다. 그리고, 첫 번째 외부 라이트 명령신호 WT0가 활성화되면 4 클록의 지연시간 이후에 라이트 제어신호 WT_4CLK가 인에이블 된다.
여기서, 첫 번째 외부 라이트 명령신호 WT0가 활성화된 이후에 라이트 제어신호 WT_4CLK가 활성화되기 이전까지의 시간은 1/2 tCCD(4 CLK)이 된다. 라이트 제어신호 WT_4CLK가 하이 레벨이 됨에 따라 라이트 명령신호 WT_CMD가 한번 더 인에이블 상태가 된다.
또한, 라이트 명령 제어부(510)는 두 번째 외부 라이트 명령신호 WT1가 활성화되면 논리 조합부(516)에 의해 라이트 명령신호 WT_CMD이 인에이블된다. 그리고, 두 번째 외부 라이트 명령신호 WT1가 활성화되면 4 클록의 지연시간 이후에 라이트 제어신호 WT_4CLK가 인에이블 된다.
여기서, 두 번째 외부 라이트 명령신호 WT1가 활성화된 이후에 라이트 제어신호 WT_4CLK가 활성화되기 이전까지의 시간은 1/2 tCCD(4 CLK)이 된다. 라이트 제어신호 WT_4CLK가 하이 레벨이 됨에 따라 라이트 명령신호 WT_CMD가 한번 더 인에이블 상태가 된다.
즉, tCCD가 8 클록 기반으로 동작하는 LPDDR4 스펙에서 라이트 명령신호 WT_CMD가 4 클록 기반으로 인에이블 된다. 이에 따라, 본 발명의 실시예는 병렬 테스트 동작시 하프(Half) tCCD 시간 단위로 라이트 또는 리드 동작을 수행하여 테스트 시간을 줄일 수 있도록 한다.
도 5는 도 2의 리드 명령 제어부(520)에 관한 상세 구성도이다.
리드 명령 제어부(520)는 리드 명령 디코더(521), 복수의 쉬프트 레지스터(522~525) 및 논리 조합부(526)를 포함한다.
여기서, 리드 명령 디코더(521)는 클록 CLK에 따라 컬럼 어드레스 CA<n:0>를 디코딩하여 리드 신호 READ를 출력한다. 그리고, 복수의 쉬프트 레지스터(522~525)는 클록 CLK에 따라 리드 신호 READ를 순차적으로 쉬프트하여 리드 제어신호 RD_4CLK를 출력한다. 본 발명의 실시예에서는 쉬프트 레지스터(522~525)가 리드 신호 READ 보다 4 클록 지연된 리드 제어신호 RD_4CLK를 출력한다.
그리고, 논리 조합부(526)는 리드 신호 READ와 리드 제어신호 RD_4CLK를 논리 조합하여 리드 명령신호 RD_CMD를 출력한다. 여기서, 논리 조합부(526)는 노아게이트 NOR2와 인버터 IV2를 포함한다. 노아게이트 NOR2는 리드 신호 READ와 리드 제어신호 RD_4CLK를 노아 연산하여 출력한다. 그리고, 인버터 IV1는 노아게이트 NOR1의 출력을 반전 구동하여 리드 명령신호 RD_CMD를 출력한다.
이러한 구성을 갖는 논리 조합부(526)는 리드 신호 READ와 리드 제어신호 RD_4CLK 중 적어도 어느 하나의 신호가 하이 레벨로 인에이블 되는 경우 리드 명령신호 RD_CMD를 로직 "하이" 레벨로 출력한다.
도 6은 도 5의 리드 명령 제어부(520)에 관한 동작 타이밍도이다.
본 발명의 실시예에 따른 LPDDR4 스펙에서는 tCCD(CAS to CAS Delay time)가 8 클록 기반으로 동작하게 된다.
리드 명령 제어부(520)는 첫 번째 외부 리드 명령신호 RD0가 활성화되면 논리 조합부(526)에 의해 리드 명령신호 RD_CMD가 인에이블된다. 그리고, 첫 번째 외부 리드 명령신호 RD0가 활성화되면 4 클록의 지연시간 이후에 리드 제어신호 RD_4CLK가 인에이블 된다.
여기서, 첫 번째 외부 리드 명령신호 RD0가 활성화된 이후에 리드 제어신호 RD_4CLK가 활성화되기 이전까지의 시간은 1/2 tCCD(4 CLK)이 된다. 리드 제어신호 RD_4CLK가 하이 레벨이 됨에 따라 리드 명령신호 RD_CMD가 한번 더 인에이블 상태가 된다.
또한, 리드 명령 제어부(520)는 두 번째 외부 리드 명령신호 RD1가 활성화되면 논리 조합부(526)에 의해 리드 명령신호 RD_CMD가 인에이블된다. 그리고, 두 번째 외부 리드 명령신호 RD1가 활성화되면 4 클록의 지연시간 이후에 리드 제어신호 RD_4CLK가 인에이블 된다.
여기서, 두 번째 외부 리드 명령신호 RD1가 활성화된 이후에 리드 제어신호 RD_4CLK가 활성화되기 이전까지의 시간은 1/2 tCCD(4 CLK)이 된다. 리드 제어신호 RD_4CLK가 하이 레벨이 됨에 따라 리드 명령신호 RD_CMD가 한번 더 인에이블 상태가 된다.
즉, tCCD가 8 클록 기반으로 동작하는 LPDDR4 스펙에서 리드 명령신호 RD_CMD가 4 클록 기반으로 인에이블 된다. 이에 따라, 본 발명의 실시예는 병렬 테스트시 하프(Half) tCCD 시간 단위로 라이트 또는 리드 동작을 수행하여 테스트 시간을 줄일 수 있도록 한다.
도 7은 도 2의 컬럼 어드레스 제어부(530)에 관한 상세 구성도이다.
컬럼 어드레스 제어부(530)는 어드레스 래치부(531), 카운터(532), 출력 구동부(533) 및 클록 생성부(534)를 포함한다.
여기서, 어드레스 래치부(531)는 클록 CLK에 따라 컬럼 어드레스 CA<n:0>를 래치하여 출력한다. 그리고, 카운터(532)는 클록 CLK에 동기하여 어드레스 래치부(531)로부터 인가되는 컬럼 어드레스를 카운팅한다.
또한, 출력 구동부(533)는 플립플롭 FF과 인버터 IV3를 포함한다. 이러한 출력 구동부(533)는 카운터(532)로부터 인가되는 명령 클록 CMD_CLK에 따라 카운터(532)의 출력 어드레스를 플립플롭시켜 컬럼 어드레스 YADD를 출력한다. 여기서, 컬럼 어드레스 YADD는 최상위 어드레스 YADD<9>에 해당할 수 있다.
여기서, 플립플롭 FF은 명령 클록 CMD_CLK에 동기하여 인버터 IV3의 출력과 카운터(532)의 출력 어드레스를 플립플롭시킨다. 본 발명의 실시예에서 플립플롭 FF은 D 플립플롭으로 이루어질 수 있다.
클록 생성부(534)는 라이트 명령신호 WR_CMD, 리드 명령신호 RD_CMD에 따라 명령 클록 CMD_CLK을 생성한다. 클록 생성부(534)는 노아게이트 NOR3와 인버터 IV4를 포함한다. 여기서, 노아게이트 NOR3는 라이트 명령신호 WR_CMD, 리드 명령신호 RD_CMD을 노아연산하여 출력한다. 그리고, 인버터 IV3는 노아게이트 NOR3의 출력을 반전 구동하여 명령 클록 CMD_CLK을 생성한다. 이러한 클록 생성부(534)는 라이트 명령신호 WR_CMD과 리드 명령신호 RD_CMD 중 적어도 어느 하나가 활성화된 경우 명령 클록 CMD_CLK을 활성화시켜 출력한다.
도 8 및 도 9는 도 7의 컬럼 어드레스 제어부(530)에 관한 동작 타이밍도이다. 먼저, 도 8은 라이트 동작시 컬럼 어드레스 제어부(530)에 관한 동작 타이밍도이다.
라이트 동작시 첫 번째 외부 라이트 명령신호 WT0에 따라 라이트 명령신호 WT_CMD가 활성화된다. 그러면, 클록 생성부(534)는 명령 클록 CMD_CLK을 활성화시켜 출력한다.
어드레스 래치부(531)은 클록 CLK에 동기하여 컬럼 어드레스 CA<n:0>를 래치한다. 카운터(532)는 클록 CLK에 동기하여 어드레스 래치부(531)의 출력 어드레스를 카운팅하여 출력한다. 그리고, 플립플롭 FF은 명령 클록 CMD_CLK에 동기하여 카운터(532)의 출력 어드레스를 플립플롭시킨 후에 컬럼 어드레스 YADD를 출력한다.
이때, 첫 번째 외부 라이트 명령신호 WT0가 활성화되면 4 클록의 지연시간 이후에 컬럼 어드레스 YADD가 인에이블 된다. 여기서, 첫 번째 외부 라이트 명령신호 WT0가 활성화된 이후에 컬럼 어드레스 YADD가 하이 레벨로 활성화되기 이전까지의 시간은 1/2 tCCD(4 CLK)이 된다.
그리고, 라이트 동작시 두 번째 외부 라이트 명령신호 WT1에 따라 라이트 명령신호 WT_CMD가 활성화된다. 그러면, 클록 생성부(534)는 명령 클록 CMD_CLK을 활성화시켜 출력한다.
어드레스 래치부(531)은 클록 CLK에 동기하여 컬럼 어드레스 CA<n:0>를 래치한다. 카운터(532)는 클록 CLK에 동기하여 어드레스 래치부(531)의 출력 어드레스를 카운팅하여 출력한다. 그리고, 플립플롭 FF은 명령 클록 CMD_CLK에 동기하여 카운터(532)의 출력 어드레스를 플립플롭시킨 후에 컬럼 어드레스 YADD를 출력한다.
이때, 두 번째 외부 라이트 명령신호 WT1가 활성화되면 4 클록의 지연시간 이후에 컬럼 어드레스 YADD가 인에이블 된다. 여기서, 두 번째 외부 라이트 명령신호 WT1가 활성화된 이후에 컬럼 어드레스 YADD가 하이 레벨로 활성화되기 이전까지의 시간은 1/2 tCCD(4 CLK)이 된다.
즉, tCCD가 8 클록 기반으로 동작하는 LPDDR4 스펙에서 라이트 명령신호 WT_CMD가 4 클록 기반으로 인에이블 된다. 이에 따라, 라이트 동작시 최상위 컬럼 어드레스 YADD<9>도 4 클록 기반으로 토글링된다.
도 9는 리드 동작시 컬럼 어드레스 제어부(530)에 관한 동작 타이밍도이다.
리드 동작시 첫 번째 외부 리드 명령신호 RD0에 따라 리드 명령신호 RD_CMD가 활성화된다. 그러면, 클록 생성부(534)는 명령 클록 CMD_CLK을 활성화시켜 출력한다.
어드레스 래치부(531)은 클록 CLK에 동기하여 컬럼 어드레스 CA<n:0>를 래치한다. 카운터(532)는 클록 CLK에 동기하여 어드레스 래치부(531)의 출력 어드레스를 카운팅하여 출력한다. 그리고, 플립플롭 FF은 명령 클록 CMD_CLK에 동기하여 카운터(532)의 출력 어드레스를 플립플롭시킨 후에 컬럼 어드레스 YADD를 출력한다.
이때, 첫 번째 외부 리드 명령신호 RD0가 활성화되면 4 클록의 지연시간 이후에 컬럼 어드레스 YADD가 인에이블 된다. 여기서, 첫 번째 외부 리드 명령신호 RD0가 활성화된 이후에 컬럼 어드레스 YADD가 하이 레벨로 활성화되기 이전까지의 시간은 1/2 tCCD(4 CLK)이 된다.
그리고, 리드 동작시 두 번째 외부 리드 명령신호 RD1에 따라 리드 명령신호 RD_CMD가 활성화된다. 그러면, 클록 생성부(534)는 명령 클록 CMD_CLK을 활성화시켜 출력한다.
어드레스 래치부(531)은 클록 CLK에 동기하여 컬럼 어드레스 CA<n:0>를 래치한다. 카운터(532)는 클록 CLK에 동기하여 어드레스 래치부(531)의 출력 어드레스를 카운팅하여 출력한다. 그리고, 플립플롭 FF은 명령 클록 CMD_CLK에 동기하여 카운터(532)의 출력 어드레스를 플립플롭시킨 후에 컬럼 어드레스 YADD를 출력한다.
이때, 두 번째 외부 리드 명령신호 RD1가 활성화되면 4 클록의 지연시간 이후에 컬럼 어드레스 YADD가 인에이블 된다. 여기서, 두 번째 외부 리드 명령신호 RD1가 활성화된 이후에 컬럼 어드레스 YADD가 하이 레벨로 활성화되기 이전까지의 시간은 1/2 tCCD(4 CLK)이 된다. 즉, tCCD가 8 클록 기반으로 동작하는 LPDDR4 스펙에서 리드 명령신호 RD_CMD가 4 클록 기반으로 인에이블 되고, 리드 동작시 컬럼 어드레스 YADD도 4 클록 기반으로 인에이블 상태가 된다.
도 10은 도 2의 제어신호 생성부(540)에 관한 상세 구성도이다.
제어신호 생성부(540)는 지연부(541), 제어신호 출력부(542)를 포함한다.
여기서, 지연부(541)는 센싱 인에이블신호 IOSAENP를 일정시간 지연하여 인에이블 신호 TENP를 출력한다.
그리고, 제어신호 출력부(542)는 낸드게이트 ND1, ND2와, 복수의 인버터 IV5~IV7를 포함한다. 여기서, 낸드게이트 ND1는 인에이블 신호 TENP와 인버터 IV5에 의해 반전된 컬럼 어드레스 YADD를 낸드연산한다. 그리고, 낸드게이트 ND2는 인에이블 신호 TENP와 컬럼 어드레스 YADD를 낸드연산한다. 또한, 인버터 IV6는 낸드게이트 ND1의 출력을 반전 구동하여 제어신호 TGIOENP1를 출력한다. 그리고, 인버터 IV7는 낸드게이트 ND2의 출력을 반전 구동하여 제어신호 TGIOENP2를 출력한다.
도 11은 도 1의 제어부(400)에 관한 상세 구성도이다.
제어부(400)는 래치부(410), 구동부(420, 430)를 포함한다.
여기서, 래치부(410)는 제어신호 TGIOENP1에 따라 압축 데이터 TGIO_SUM를 래치하여 래치 데이터 TGIO_LAT를 출력한다.
그리고, 구동부(420)는 제어신호 TGIOENP2에 따라 압축 데이터 TGIO_SUM를 구동하여 제 1데이터 라인 TGIO_B에 출력한다. 이러한 구동부(420)는 낸드게이트 ND3, 노아게이트 NOR4, 복수의 인버터 IV8~IV10, PMOS 트랜지스터 P1 및 NMOS 트랜지스터 N1를 포함한다.
여기서, 낸드게이트 ND3는 압축 데이터 TGIO_SUM와 인버터 IV8에 의해 반전된 제어신호 TGIOENP2를 낸드연산한다. 그리고, 노아게이트 NOR4는 압축 데이터 TGIO_SUM와 제어신호 TGIOENP2를 노아연산한다. PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1는 전원전압단과 접지전압단 사이에 직렬 연결된다. 그리고, PMOS 트랜지스터 P1는 게이트 단자를 통해 낸드게이트 ND3의 출력이 인가된다. NMOS 트랜지스터 N1는 게이트 단자를 통해 노아게이트 NOR4의 출력이 인가된다. 또한, 인버터 IV9, IV10는 PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1의 공통 드레인 단자를 통해 인가되는 신호를 지연하여 제 1데이터 라인 TGIO_B에 출력한다.
또한, 구동부(430)는 제어신호 TGIOENP2에 따라 래치 데이터 TGIO_LAT를 구동하여 제 2데이터 라인 TGIO_A에 출력한다. 이러한 구동부(430)는 낸드게이트 ND4, 노아게이트 NOR5, 복수의 인버터 IV11~IV13, PMOS 트랜지스터 P2 및 NMOS 트랜지스터 N2를 포함한다.
여기서, 낸드게이트 ND4는 래치 데이터 TGIO_LAT와 인버터 IV11에 의해 반전된 제어신호 TGIOENP2를 낸드연산한다. 그리고, 노아게이트 NOR5는 래치 데이터 TGIO_LAT와 제어신호 TGIOENP2를 노아연산한다. PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2는 전원전압단과 접지전압단 사이에 직렬 연결된다. 그리고, PMOS 트랜지스터 P2는 게이트 단자를 통해 낸드게이트 ND4의 출력이 인가된다. NMOS 트랜지스터 N2는 게이트 단자를 통해 노아게이트 NOR5의 출력이 인가된다. 또한, 인버터 IV12, IV13는 PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2의 공통 드레인 단자를 통해 인가되는 신호를 지연하여 제 2데이터 라인 TGIO_A에 출력한다.
도 12는 도 11의 제어부(400)에 관한 동작 타이밍도이다.
먼저, 리드 동작시 첫 번째 외부 리드 명령신호 RD0에 따라 센싱 인에이블신호 IOSAENP가 인에이블된다. 그리고, 지연부(541)는 센싱 인에이블신호 IOSAENP를 일정시간 지연하여 인에이블 신호 TENP를 활성화시킨다.
이때, 인에이블 신호 TENP가 하이 레벨이고 컬럼 어드레스 YADD가 로우 레벨인 경우 제어신호 출력부(542)에서 출력되는 제어신호 TGIOENP1는 하이 레벨이 된다. 그리고, 래치부(410)는 제어신호 TGIOENP1에 따라 압축 데이터 TGIO_SUM를 래치하여 래치 데이터 TGIO_LAT를 활성화시켜 출력한다.
첫 번째 외부 리드 명령신호 RD0가 활성화되고 4 클록의 지연시간 이후에 센싱 인에이블신호 IOSAENP가 다시 활성화된다. 그러면, 지연부(541)는 센싱 인에이블신호 IOSAENP를 일정시간 지연하여 인에이블 신호 TENP를 활성화시킨다.
이때, 인에이블 신호 TENP가 하이 레벨이고 컬럼 어드레스 YADD가 하이 레벨로 천이하는 경우 제어신호 출력부(542)에서 출력되는 제어신호 TGIOENP2가 하이 레벨이 된다. 즉, 제어부(400)는 인에이블 신호 TENP가 활성화되는 시점에서 컬럼 어드레스 YADD의 상태에 따라 제어신호 TGIOENP와 제어신호 TGIOENP2를 교번적으로 활성화시킨다.
그러면, 구동부(420)는 제어신호 TGIOENP2에 따라 압축 데이터 TGIO_SUM를 구동하여 제 1데이터 라인 TGIO_B에 출력한다. 이때, 제어신호 TGIOENP2가 하이 레벨로 인에이블 되는 경우, 구동부(430)는 래치 데이터 TGIO_LAT와 제어신호 TGIOENP2를 논리 조합하여 제 2데이터 라인 TGIO_A에 출력한다.
도 13은 본 발명의 실시예에 따른 반도체 장치의 라이트 동작 타이밍도이다.
라이트 동작시 입력 패드를 통해 라이트 데이터 DQ가 입력된다. 라이트 동작시에 외부 라이트 명령신호 WT는 8 클록 단위로 인가된다. 첫 번째 외부 라이트 명령신호 WT0가 인가되면 4 클록 주기로 라이트 명령신호 WT_CMD가 활성화된다. 즉, 내부적으로 생성된 라이트 명령신호 WT_CMD는 하프 tCCD 단위로 펄스가 발생한다.
이후에, 라이트 명령신호 WT_CMD에 따라 라이트 인에이블신호 WTENP가 활성화된다. 그러면, 라이트 구동부(120_1~120_4)를 통해 라이트 데이터 DQ가 구동되어 컬럼 데이터 Y0~Y63가 선택적으로 활성화 상태가 된다.
즉, 복수의 컬럼 디코더(110_1~110_4) 각각은 컬럼 어드레스 YADD를 디코딩하여 컬럼 데이터 Y0~Y63를 선택적으로 활성화시킴으로써 해당 셀을 선택한다. 예를 들어, 라이트 인에이블신호 WTENP가 활성화되는 클록에 동기하여 컬럼 데이터 Y0~Y63가 선택적으로 활성화 상태가 된다.
여기서, 복수의 컬럼 디코더(110_1~110_4) 각각은 컬럼 디코더 A와 컬럼 디코더 B로 구분될 수 있다. 예를 들어, 컬럼 디코더 A는 제 1그룹의 컬럼 데이터 Y0~Y31를 선택적으로 활성화시키고, 컬럼 디코더 B는 제 2그룹의 컬럼 데이터 Y32~Y63를 선택적으로 활성화시킨다.
즉, 본 발명의 실시예에 따른 LPDDR4 스펙에서는 반도체 장치가 칩당 2채널, 채널 당 8 뱅크의 구조를 가질 수 있다. 그러면, 본 발명의 실시예에 따른 반도체 장치는 ×4 병렬 테스트시 버스트 길이(BL) "16"을 기준으로 동작하게 된다. 이에 따라, 하나의 뱅크 내에서 2개 그룹의 프리패치 단위로 입출력 압축 동작을 수행하게 된다.
만약, 컬럼 어드레스 YADD의 최상위 비트(MSB; Most Significant Bit)가 로직 "로우" 레벨인 경우 제 1그룹의 컬럼 데이터 Y0~Y31 중 하나를 선택하게 된다. 그리고, 컬럼 어드레스 YADD의 최상위 비트(MSB; Most Significant Bit)가 로직 "하이" 레벨인 경우 제 2그룹의 컬럼 데이터 Y32~Y63 중 하나를 선택하게 된다.
즉, 최상위 컬럼 어드레스인 YADD<9>의 로직 레벨에 따라 서로 다른 그룹의 컬럼 어드레스가 순차적으로 활성화된다. 라이트 인에이블신호 WTENP의 인에이블 시점에 동기하여 4 클록의 단위로 컬럼 데이터가 Y0, Y32, Y1, Y33... 의 순서대로 활성화된다.
예를 들어, 첫 번째 외부 라이트 명령신호 WT0가 인가되면 컬럼 디코더 A의 컬럼 데이터 Y0, 컬럼 디코더 B의 컬럼 데이터 Y32가 순차적으로 활성화된다. 이후에, 두 번째 외부 라이트 명령신호 WT1가 인가되면 컬럼 디코더 A의 컬럼 데이터Y1, 컬럼 디코더 B의 컬럼 데이터 Y33가 순서대로 활성화되어 코어 어레이부(100_1~100_4)에 데이터가 라이트 된다.
이에 따라, 본 발명의 실시예는 실제적인 라이트 동작시 필요한 어드레스는 최상위 어드레스를 기준으로 하여 절반만 필요하게 되어 병렬 테스트시 테스트 시간을 줄일 수 있게 된다.
도 14는 본 발명의 실시예에 따른 반도체 장치의 리드 동작 타이밍도이다.
리드 동작시 첫 번째 외부 리드 명령신호 RD0가 인가되면 4 클록 주기로 리드 명령신호 RD_CMD가 활성화된다. 그러면, 리드 명령신호 RD_CMD에 따라 4 클록의 단위로 컬럼 데이터가 Y0, Y32, Y1, Y33... 의 순서대로 활성화된다. 즉, 최상위 컬럼 어드레스인 YADD<9>의 로직 레벨에 따라 서로 다른 그룹의 컬럼 어드레스가 순차적으로 활성화된다.
예를 들어, 첫 번째 외부 리드 명령신호 RD0가 인가되면 컬럼 디코더 A의 컬럼 데이터 Y0, 컬럼 디코더 B의 컬럼 데이터 Y32가 순차적으로 활성화된다. 이후에, 두 번째 외부 리드 명령신호 RD1가 인가되면 컬럼 디코더 A의 컬럼 데이터 Y1, 컬럼 디코더 B의 컬럼 데이터 Y33가 순서대로 활성화되어 코어 어레이부(100_1~100_4)의 데이터가 리드 된다.
이후에, 컬럼 데이터 Y0, Y32, Y1, Y33의 활성화에 따라 코어 어레이부(100_1~100_4)의 데이터가 복수의 입출력 센스앰프(130_1~130_4)에 전달된다. 이어서, 센싱 인에이블신호 IOSAENP가 활성화되면 복수의 입출력 센스앰프(130_1~130_4)가 데이터를 센싱 및 증폭하여 압축부(200)에 출력한다. 압축부(200)는 복수의 입출력 센스앰프(130_1~130_4)로부터 인가되는 데이터를 압축하여 압축 데이터 T_SUM_H07, T_SUM_H8F를 조합부(300)에 출력한다.
다음에, 조합부(300)는 압축 데이터 T_SUM_H07, T_SUM_H8F를 조합하여 하나의 압축 데이터 TGIO_SUM를 제어부(400)에 출력한다. 이때, 조합부(300)는 센싱 인에이블신호 IOSAENP의 활성화 시점에 동기하여 컬럼 데이터 Y0, Y32, Y1, Y33를 순차적으로 압축 데이터 TGIO_SUM로 출력한다.
이어서, 제어부(400)는 외부 리드 명령신호 RD0, RD1이 인가되는 시점에서 먼저 인에이블 된 제어신호 TGIOENP1에 따라 컬럼 데이터 Y0, Y1, Y2...Y31를 래치 데이터 TGIO_LAT로 래치한다. 즉, 최상위 컬럼 어드레스 YADD<9>가 "로우" 레벨인 구간에 해당하는 컬럼 데이터 Y0, Y1, Y2...Y31를 래치한다.
그리고, 제어부(400)는 일정시간 이후에 제어신호 TGIOENP2가 활성화 상태가 되면, 컬럼 데이터 Y32, Y33, Y34...Y53를 구동하여 출력한다. 이와 동시에, 제어부(400)는 래치되어 있던 컬럼 데이터 Y0, Y1, Y2...Y31도 동시에 출력한다.
즉, 제어부(400)는 제어신호 TGIOENP2가 활성화 상태가 되면 구동부(420, 430)의 동작에 따라 제 1데이터 라인 TGIO_B와 제 2데이터 라인 TGIO_A에 데이터를 출력한다. 이때, 최상위 컬럼 어드레스 YADD<9>가 로직 "로우" 레벨인 경우 발생한 제 1그룹의 컬럼 데이터 Y0, Y1, Y2...Y31를 제 2데이터 라인 TGIO_A으로 출력한다. 그리고, 최상위 컬럼 어드레스 YADD<9>가 로직 "하이" 레벨인 경우 발생한 제 2그룹의 컬럼 데이터 Y32, Y33, Y34...Y63를 제 1데이터 라인 TGIO_B으로 출력한다. 이에 따라, 입력 패드를 통해 리드 데이터 DQ가 출력된다.

Claims (20)

  1. 복수의 코어 어레이부의 데이터를 그룹 단위로 비교 및 압축하는 압축부;
    상기 압축부의 출력을 조합하여 압축 데이터를 출력하는 조합부; 및
    제 1제어신호에 따라 상기 압축 데이터를 래치하여 래치 데이터를 출력하고, 제 2제어신호에 따라 상기 래치 데이터와 상기 압축 데이터를 구동하여 제 1데이터라인과 제 2데이터 라인에 출력하는 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1제어신호와 상기 제 2제어신호는 최상위 컬럼 어드레스의 레벨에 의해 로직 상태가 제어되는 것을 특징으로 하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 최상위 컬럼 어드레스는 하프(Half) tCCD 시간 단위로 토글링 되는 것을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 최상위 컬럼 어드레스의 레벨에 의해 서로 다른 그룹의 컬럼 데이터가 순차적으로 활성화되어 상기 압축 데이터로 전달되는 것을 특징으로 하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제어부는
    상기 제 1제어신호에 따라 상기 압축 데이터를 래치하여 상기 래치 데이터를 출력하는 래치부;
    상기 제 2제어신호에 따라 상기 압축 데이터를 구동하여 상기 제 1데이터 라인에 출력하는 제 1구동부; 및
    상기 제 2제어신호에 따라 상기 래치 데이터를 구동하여 상기 제 2데이터 라인에 출력하는 제 2구동부를 포함하는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 제 1제어신호와 상기 제 2제어신호는 인에이블 시점이 서로 상이하며, 상기 제 2제어신호의 인에이블시 상기 압축 데이터와 상기 래치 데이터가 동시에 출력되는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 컬럼 어드레스, 클록 및 센싱 인에이블신호에 따라 상기 제 1제어신호와 상기 제 2제어신호를 생성하는 테스트 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 테스트 제어부는
    상기 컬럼 어드레스와 상기 클록에 따라 라이트 명령신호를 생성하는 라이트 명령 제어부;
    상기 컬럼 어드레스와 상기 클록에 따라 리드 명령신호를 생성하는 리드 명령 제어부;
    상기 컬럼 어드레스, 상기 클록, 상기 라이트 명령신호 및 상기 리드 명령신호에 따라 컬럼 어드레스를 제어하는 컬럼 어드레스 제어부; 및
    상기 센싱 인에이블신호와 상기 컬럼 어드레스에 따라 상기 제 1제어신호와 상기 제 2제어신호를 제어하는 제어신호 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 라이트 명령 제어부는
    상기 클록에 동기하여 상기 컬럼 어드레스를 디코딩하여 라이트 신호를 출력하는 라이트 명령 디코더;
    상기 클록에 동기하여 상기 라이트 신호를 순차적으로 쉬프트하여 라이트 제어신호를 출력하는 복수의 쉬프트 레지스터; 및
    상기 라이트 신호와 상기 라이트 제어신호를 논리 조합하여 상기 라이트 명령신호를 출력하는 논리 조합부를 포함하는 것을 특징으로 하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 논리 조합부는 상기 라이트 신호와 상기 라이트 제어신호 중 적어도 어느 하나의 신호가 활성화된 경우 상기 라이트 명령신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 리드 명령 제어부는
    상기 클록에 동기하여 상기 컬럼 어드레스를 디코딩하여 리드 신호를 출력하는 리드 명령 디코더;
    상기 클록에 동기하여 상기 리드 신호를 순차적으로 쉬프트하여 리드 제어신호를 출력하는 복수의 쉬프트 레지스터; 및
    상기 리드 신호와 상기 리드 제어신호를 논리 조합하여 상기 리드 명령신호를 출력하는 논리 조합부를 포함하는 것을 특징으로 하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 논리 조합부는 상기 리드 신호와 상기 리드 제어신호 중 적어도 어느 하나의 신호가 활성화된 경우 상기 리드 명령신호를 활성화시키는 것을 특징으로 하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 컬럼 어드레스 제어부는
    상기 클록에 동기하여 상기 컬럼 어드레스를 래치하는 어드레스 래치부;
    상기 클록에 동기하여 상기 어드레스 래치부의 출력 어드레스를 카운팅하는 카운터;
    명령 클록에 동기하여 상기 카운터의 출력을 토글링시켜 상기 컬럼 어드레스를 생성하는 출력 구동부; 및
    상기 라이트 명령신호와 상기 리드 명령신호를 조합하여 상기 명령 클록을 생성하는 클록 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 출력 구동부는 D-플립플롭을 포함하는 것을 특징으로 하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 클록 생성부는 상기 라이트 명령신호와 상기 리드 명령신호 중 적어도 어느 하나가 활성화되는 경우 상기 명령 클록을 활성화시키는 것을 특징으로 하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 제어신호 생성부는
    상기 센싱 인에이블신호를 일정시간 지연하여 인에이블 신호를 출력하는 지연부; 및
    상기 인에이블 신호와 상기 컬럼 어드레스를 논리 조합하여 상기 제 1제어신호와 상기 제 2제어신호를 출력하는 제어신호 출력부를 포함하는 것을 특징으로 하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서, 상기 제어신호 출력부는
    상기 인에이블 신호가 활성화되는 시점에서 상기 컬럼 어드레스의 레벨에 따라 상기 제 1제어신호와 상기 제 2제어신호를 교번적으로 활성화시키는 것을 특징으로 하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 압축부는 상기 복수의 코어 어레이부의 데이터를 2개의 프리패치 그룹 단위로 나누어 비교 및 압축하는 것을 특징으로 하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    컬럼 어드레스를 디코딩하여 상기 복수의 코어 어레이부의 해당 셀을 선택하는 복수의 컬럼 디코더;
    센싱 인에이블신호에 따라 상기 복수의 코어 어레이부로부터 인가되는 리드 데이터를 센싱 및 증폭하는 복수의 입출력 센스앰프; 및
    라이트 인에이블신호에 따라 글로벌 입출력라인으로부터 인가되는 라이트 데이터를 구동하여 상기 복수의 코어 어레이부에 출력하는 복수의 라이트 구동부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서, 상기 복수의 입출력 센스앰프로부터 인가되는 데이터를 구동하여 상기 압축부에 출력하는 복수의 구동부를 더 포함하는 것을 특징으로 하는 반도체 장치.
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