KR20100030510A - 멀티 비트 테스트 장치 및 멀티 비트 테스트 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 테스트 시간을 개선하는 멀티 비트 테스트 장치 및 그의 방법에 관하여 개시한다. 개시된 본 발명의 멀티 비트 테스트 장치는 멀티 비트 테스트 동작 상태에서 동일 어드레스에 대하여 연속하여 2회 이상 입력되는 리드 명령에 상응하여, 상기 어드레스에 해당하여 출력되는 각 뱅크 그룹의 데이터를 각각 구동하는 구동부; 상기 리드 명령에 의해 상태가 변경되는 컬럼 제어 신호에 의해 상기 구동부에서 출력되는 상기 각 뱅크 그룹의 데이터를 순차적으로 선택하여 출력하는 멀티플렉서; 및 상기 멀티플렉서의 출력을 구동하여 패드로 출력하는 출력부;를 포함하여, 동시에 테스트할 수 있는 칩의 수를 증가시키면서 테스트 시간을 개선하는 효과가 있다.

Description

멀티 비트 테스트 장치 및 멀티 비트 테스트 방법{A device for multibit test and a method for multibit testing}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 테스트 시간을 개선하는 멀티 비트 테스트 장치 및 그의 방법에 관한 것이다.
반도체 메모리 장치는 제품의 개발 및 양산에 있어서 스팩에서 요구되는 제품의 특성 및 기능을 검증하고, 실장에서 요구되는 기능의 수행을 확인하며 스팩에서 요구되는 마진을 확보하여 궁극적으로 제품의 상품 가치를 높이기 위해 다양한 테스트를 수행한다.
그 중에서 멀티 비트 테스트(multibit test) 또는 병렬 테스트(Parallel test)는 테스트 시간을 개선하기 위해 한꺼번에 복수 개의 셀에 데이터를 쓰고 이들의 출력 값을 비교하여 셀의 불량 여부를 판정하는 테스트 방식이다.
즉, 멀티 비트 테스트는 라이트 동작시 동시에 복수 개의 셀에 동일한 데이터를 저장시키고, 리드 동작시 2개 이상의 셀에서 출력되는 데이터를 비교하여 미리 정해진 방식, 예를 들면, 데이터들이 모두 같은 경우에 하이 신호를 출력하고 하나라도 다른 경우에는 로우 신호를 출력하는 방식 또는 데이터들이 모두 같은 경 우에 그 데이터를 출력하고 하나라도 다른 경우에는 그 데이터를 출력하지 않는 방식을 통해 테스트 셀의 불량 여부를 판정한다.
반도체 메모리 장치는 복수의 뱅크로 구성되며 종래의 멀티 비트 테스트는 리드 동작시 뱅크당 하나의 패드를 할당하여 데이터를 출력시켜 테스트 셀의 불량 여부를 판정하였다.
도 1을 참조하여, 종래 기술에서 반도체 메모리 장치의 각 패드 당 하나의 패드가 할당되어 멀티 비트 테스트를 수행하는 동작을 살펴보면 다음과 같다.
리드 명령 RD과 어드레스 A0이 클럭 CLK에 동기되어 입력되면, 각 뱅크 B<0:7>의 어드레스 A0에 대응되는 셀의 데이터가 독출되어 각각의 글로벌 입출력 라인 GIO<0:7>로 전달된다. 이후, 글로벌 입출력 라인 GIO<0:7>로 전달된 데이터는 컬럼 제어 신호 YSELB에 의해 각각의 패드 DQ<0:7>로 출력된다. 여기서, 컬럼 제어 신호 YSELB는 리드 명령 RD에 의해 생성된다.
카스 레이턴시(CAS Latency : CL)가 2이고 버스트 랭스(Burst Length : BL)가 4인 경우인 경우, 리드 명령 RD이 입력되고 2CLK 이후에 각 패드 DQ<0:7>로 4개의 데이터가 연속하여 출력된다. 즉, 각 뱅크 B<0:7>는 4개의 쿼터 Q<0:3>로 구성되며, 각 쿼터 Q<0:3>의 어드레스 A0에 대응되는 셀의 데이터를 순차적으로 패드 DQ<0:7>로 출력한다. 도시된 BOQ0는 뱅크 B<0>의 쿼터<0>의 어드레스 A0에 대응되는 셀의 데이터를 의미한다.
한편, 최근 반도체 메모리 장치가 고집적화되면서 테스트 시간이 크게 증가하는 추세이다. 이를 보완하기 위한 일환으로 각 칩당 할당되는 패드의 수를 감소 시켜 동시에 테스트할 수 있는 칩의 수를 늘림으로써 테스트 시간을 감소시키는 연구가 진행되고 있다.
각 칩당 할당되는 패드의 수가 감소하는 경우, 예를 들면, 뱅크 B<0:7>에 패드 DQ<0:3>이 할당되는 경우, 뱅크 B<0:7>을 이븐 뱅크 그룹 B<0,2,4,6>와 오더 뱅크 그룹 B<1,3,5,7>으로 나누고 각 그룹에 순차적으로 패드 DQ<0:3>에 할당하여 멀티 비트 테스트를 수행한다. 즉, 첫번째 리드 명령에 의해 이븐 뱅크 B<0,2,4,6>의 데이터를 독출하여 패드 DQ<0:3>로 출력하고 두번째 리드 명령에 의해 오더 뱅크 B<1,3,5,7>의 데이터를 독출하여 패드 DQ<0:3>로 출력한다.
이와 같이, 2회의 리드 동작을 수행하여 멀티 비트 테스트를 수행하는 경우, 액티브, 이븐 뱅크 리드, 프리차지, 액티브, 오더 뱅크 리드, 프리차지 순으로 동작이 수행되므로, 각 리드 동작을 수행하는데 소요되는 시간 이외에 액티브 이후 리드 동작이 수행되기 전까지의 시간 tRCD와 리드 동작이 수행되고 다음 액티브를 위한 시간 tRP가 더 요구된다.
그 결과, 멀티 비트 테스트를 수행에 소요되는 시간이 심하게는 각 뱅크당 패드를 할당하여 멀티 비트 테스트를 수행하는 경우와 동일하게 되어 실질적으로 테스트 시간을 개선하지 못하는 문제점이 있다.
본 발명은 동시에 테스트하는 칩의 수를 증가시키면서 테스트 시간을 개선하는 멀티 비트 테스트 장치를 제공한다.
또한, 본 발명은 테스트 시간을 개선하는 멀티 비트 테스트 방법을 제공한다.
본 발명의 멀티 비트 테스트 장치는 멀티 비트 테스트 동작 상태에서 동일 어드레스에 대하여 연속하여 2회 이상 입력되는 리드 명령에 상응하여, 상기 어드레스에 해당하여 출력되는 각 뱅크 그룹의 데이터를 각각 구동하는 구동부; 상기 리드 명령에 의해 상태가 변경되는 컬럼 제어 신호에 의해 상기 구동부에서 출력되는 상기 각 뱅크 그룹의 데이터를 순차적으로 선택하여 출력하는 멀티플렉서; 및 상기 멀티플렉서의 출력을 구동하여 패드로 출력하는 출력부;를 포함한다.
상기 구동부는 상기 멀티 비트 테스트 동작을 제어하기 위한 멀티 비트 테스트 동작 신호에 의하여 상기 각 뱅크 그룹의 데이터를 구동하여 래치하는 복수의 구동 래치부를 포함한다.
상기 각 구동 래치부는 상기 멀티 비트 테스트 동작 신호에 의해 상기 뱅크 그룹의 데이터의 전달을 제어하는 전달 제어부; 상기 전달 제어부에서 출력되는 데이터를 구동하는 드라이버; 및 상기 드라이버의 출력을 래치하는 래치;를 포함한다.
상기 멀티플렉서는, 상기 컬럼 제어 신호에 동기되면서 서로 상반된 위상을 갖는 제어 펄스들을 출력하는 제어 펄스 발생부; 및 상기 제어 펄스들에 의하여 상기 구동부에서 출력되는 상기 각 뱅크 그룹의 데이터 중 어느 하나를 선택하여 출력하는 선택부;를 포함한다.
상기 제어 펄스 발생부는 상기 컬럼 제어 신호에 의해 토글되는 제 1 제어 펄스를 출력하는 플립 플롭과 상기 제 1 제어 펄스를 반전 구동하여 상기 제 1 제어 펄스와 상반된 위상을 갖는 제 2 제어 펄스를 출력하는 인버터를 포함하여 구성될 수 있다.
바람직하게는, 상기 플립 플롭은 D 플립 플롭을 포함한다.
바람직하게는, 상기 각 뱅크 그룹은 할당된 상기 패드의 수와 동일한 수의 뱅크를 포함한다.
본 발명의 멀티 비트 테스트 방법은 멀티 비트 테스트 동작 상태에서 동일 어드레스에 대하여 연속하여 2회 이상 입력되는 리드 명령에 상응하여, 상기 어드레스에 해당하는 셀로부터 출력되는 각 뱅크 그룹의 데이터를 각각 구동하고, 상기 리드 명령에 의해 상태가 변경되는 컬럼 제어 신호에 의해 구동된 상기 각 뱅크 그룹의 데이터를 순차적으로 선택하며, 선택된 상기 뱅크 그룹의 데이터를 구동하여 패드로 출력하여 상기 어드레스에 해당하는 셀의 불량 여부를 판단함을 특징으로 한다.
상기 각 뱅크 그룹의 데이터는 상기 컬럼 제어 신호에 동기되면서 서로 상반된 위상을 갖고 순차적으로 활성화되는 제어 펄스들에 의해 순차적으로 선택됨이 바람직하다.
본 발명은 각 리드 동작에서 전체 뱅크의 데이터를 독출하고, 패드에 대응되도록 그룹으로 나눠진 뱅크 그룹의 데이터를 리드 동작에 응답하여 순차적으로 패 드를 통해 출력하는 멀티 비트 테스트 장치를 제공함으로써 칩당 할당되는 패드 수를 감소시켜 동시에 테스트할 수 있는 칩의 수를 증가시키는 효과가 있다.
또한, 본 발명은 각 리드 동작에서 전체 뱅크의 데이터를 독출하고, 패드에 대응되도록 그룹으로 나눠진 뱅크 그룹의 데이터를 리드 동작에 응답하여 순차적으로 패드로 출력하는 멀티 비트 테스트 방법을 제공함으로써 테스트 시간을 개선하는 효과가 있다.
본 발명은 칩당 할당되는 패드 수를 줄여 동시에 테스트할 수 있는 칩의 수를 증가시키면서 테스트 시간을 개선하는 멀티 비트 테스트 장치 및 멀티 비트 테스트 방법을 제시한다.
도 2를 참조하면, 본 발명의 실시 예에 따른 멀티 비트 테스트 장치는 구동부(10), 멀티플렉서(20) 및 출력부(30)를 포함한다.
구동부(10)는 멀티 비트 테스트 동작 상태에서 동일 어드레스에 대하여 연속하여 2회 이상 입력되는 리드 명령에 상응하여, 어드레스에 해당하여 출력되는 각 뱅크 그룹의 데이터를 각각 구동하여 출력한다.
멀티플렉서(20)는 리드 명령에 의해 상태가 변경되는 컬럼 제어 신호에 의해 상기 구동부에서 출력되는 상기 각 뱅크 그룹의 데이터를 순차적으로 선택하여 출력한다.
출력부(30)는 멀티플렉서(20)의 출력을 구동하여 패드로 출력한다.
여기서, 뱅크 그룹이란 멀티 비트 테스트를 위해 칩에 할당된 패드 수로써 칩 전체의 뱅크를 분할한 것이며, 이하에서는 8개의 뱅크 B<0:7>에 4개의 패드가 할당되어 8개의 뱅크 B<0:7>를 이븐 뱅크 그룹 B<0,2,4,6>과 오더 뱅크 그룹 B<1,3,5,7>으로 분할된 것으로 가정한다. 이에 따라, 멀티 비트 테스트 장치는 각 패드에 대응하여 도 2의 구성을 갖는다.
좀더 구체적으로 살펴보면, 구동부(10)는 멀티 비트 테스트 동작을 제어하기 위한 멀티 비트 테스트 동작 신호 MULTI_TEST에 의하여 이븐 뱅크 그룹 및 오더 뱅크 그룹의 데이터 TGOSUM_EV, TGOSUM_OD를 각각 구동하여 래치하는 복수의 구동 래치부(12, 14)를 포함한다.
여기서, 이븐 뱅크 그룹의 데이터 TGOSUM_EV는 이븐 뱅크 B<0,2,4,6> 중 어느 한 뱅크의 어드레스에 해당하는 셀들의 데이터를 독출하여 비교한 데이터이고, 오더 뱅크 그룹의 데이터 TGOSUM_OD는 오더 뱅크 B<1,3,5,7> 중 어느 한 뱅크의 어드레스에 해당하는 셀들의 데이터를 독출하여 비교한 데이터이며, 각 셀의 데이터가 정상인 경우 이븐 뱅크 그룹의 데이터 TGOSUM_EV와 오더 뱅크 그룹의 데이터 TGOSUM_OD 각각은 로직 하이로 출력된다.
구동 래치부(12)는 멀티 비트 테스트 동작 신호 MULTI_TEST에 의해 이븐 뱅크 그룹의 데이터 TGOSUM_EV의 전달을 제어하는 전달 제어부(12_2)와 전달 제어부(12_2)의 출력을 구동하는 드라이버(12_4) 및 드라이버(12_4)의 출력을 래치하는 래치(12_6)를 포함한다.
전달 제어부(12_2)는 낸드게이트(ND1), 노아게이트(NOR1) 및 인버터(IV1, IV2)를 포함하며, 멀티 비트 테스트 동작 신호 MULTI_TEST가 활성화될 때 이븐 뱅 크 그룹의 데이터 TGOSUM_EV를 전달한다.
구체적으로, 낸드게이트(ND1)는 이븐 뱅크 그룹의 데이터 TGOSUM_EV와 멀티 비트 테스트 동작 신호 MULTI_TEST를 입력받아 이들이 모두 활성화될 때 풀업 구동 신호를 활성화시켜 출력한다. 여기서, 낸드게이트(ND1)으로 입력되는 멀티 비트 테스트 동작 신호 MULTI_TEST는 인버터(IV1, IV2)에 의해 버퍼링된 신호이다.
노아게이트(NOR1)는 이븐 뱅크 그룹의 데이터 TGOSUM_EV와 인버터(IV1)에 의해 반전된 멀티 비트 테스트 동작 신호 MULTI_TEST를 입력받아 멀티 비트 테스트 동작 신호 MULTI_TEST가 활성화되고 이븐 비교 신호 TGOSUM_EV가 비활성화될 때 풀다운 구동 신호를 활성화시켜 출력한다.
드라이버(12_4)는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)을 포함하며, 전달 제어부(12_2)에서 인가되는 풀업 구동 신호 및 풀다운 구동 신호에 의해 이븐 뱅크 그룹의 데이터 TGOSUM_EV를 구동한다.
구체적으로, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 전원 전압단과 접지 전압단 사이에 직렬로 연결되며 PMOS 트랜지스터(P1)는 게이트로 전달 제어부(12_2)에서 출력되는 풀업 구동 신호를 인가받고, NMOS 트랜지스터(N1)는 게이트로 전달 제어부(12_2)에서 출력되는 풀다운 구동 신호를 인가받아 풀업 또는 풀다운 구동하며, PMOS 트랜지스터(P1)과 NMOS 트랜지스터(N1)의 공통 드레인단으로 이븐 뱅크 그룹의 데이터 TGOSUM_EV를 출력한다.
래치(12_6)는 인버터(IV3, IV4)를 포함하며, 드라이버(12_4)의 출력을 래치한다. 여기서, 인버터(IV3)는 드라이버(12_4)의 출력을 반전하고, 인버터(IV4)는 인버터(IV3)의 출력을 입력으로 하고 출력을 인버터(IV3)의 입력으로 피드백시킴으로써 이븐 뱅크 그룹의 데이터 TGOSUM_EV를 래치한다.
구동 래치부(14)는 멀티 비트 테스트 동작 신호 MULTI_TEST에 의해 오더 뱅크 그룹의 데이터 TGOSUM_OD의 전달을 제어하는 전달 제어부(14_2)와 전달 제어부(14_2)의 출력을 구동하는 드라이버(14_4) 및 드라이버(14_4)의 출력을 래치하는 래치(14_6)를 포함하며, 이들은 구동 래치부(12)의 전달 제어부(12_2), 드라이버(12_4) 및 래치(12_6)에 각각 대응되며 구성 및 동작이 동일하므로 추가적인 설명은 생략하기로 한다.
멀티플렉서(20)는, 컬럼 제어 신호 YSELB에 동기되면서 순차적으로 활성화되는 제어 펄스들 TPEV, TPOD을 출력하는 제어 펄스 발생부(22) 및 제어 펄스들 TPEV, TPOD에 의하여 구동부(10)에서 출력되는 래치된 각 뱅크 그룹의 데이터 GIO_EV, GIO_OD 중 어느 하나를 선택하여 출력하는 선택부(24)를 포함한다.
여기서, 컬럼 제어 신호 YSELB는 컬럼 선택 신호의 동작과 유사하게 각 리드 명령에 응답하여 로우 펄스로 활성화되는 신호이다.
제어 펄스 발생부(22)는 컬럼 제어 신호 YSELB에 의해 토글되는 제어 펄스 TPEV를 출력하는 플립 플롭(22_2)과 제어 펄스 TPEV를 반전 구동하여 제어 펄스 TPEV와 상반된 위상을 갖는 제어 펄스 TPOD를 출력하는 인버터(IV5)를 포함한다.
여기서, 플립 플롭(22_2)은 컬럼 제어 신호 YSELB를 클럭으로 인가받아 구동하는 D 플립 플롭으로 구성될 수 있다. 그리고, 제어 펄스 TPEV는 이븐 뱅크 그룹의 데이터 TGOSUM_EV를 선택하기 위한 신호이고, 제어 펄스 TPOD는 오더 뱅크 그룹 의 데이터 TGOSUM_OD를 선택하기 위한 신호이다. 여기서, 제어 펄스의 수는 다수의 뱅크 그룹이 순차적으로 선택되도록 조절됨이 바람직하다.
선택부(24)는 낸드게이트(ND2 내지 ND4)를 포함하고, 제어 펄스 TPEV, TPOD에 의해 각 뱅크 그룹의 데이터 GIO_EV, GIO_OD 중 어느 하나를 선택하여 출력한다.
구체적으로, 낸드게이트(ND2)는 제어 펄스 TPEV가 활성화될 때 구동 래치부(12)에서 출력되는 이븐 뱅크 그룹의 데이터 GIO_EV를 반전시켜 출력하고, 낸드게이트(ND3)는 제어 펄스 TPOD가 활성화될 때 구동 래치부(14)에서 출력되는 오더 뱅크 그룹의 데이터 GIO_OD를 반전시켜 출력하며, 낸드게이트(ND4)는 낸드게이트(ND2, ND3)의 출력을 낸드결합하여 출력한다.
출력부(30)는 멀티플렉서(20)의 출력을 구동하여 패드 DQ로 출력하며 이러한 출력부의 구성은 당업계에 널리 알려진 구성이므로 추가적인 설명은 생략한다.
도 3을 참조하여 본 발명의 멀티 비트 테스트 동작을 살펴본다.
8개의 뱅크 B<0:7>를 갖는 반도체 메모리 장치에 4개의 패드 DQ<0:3>가 할당되어 멀티 비트 테스트를 수행하는 경우, 뱅크 B<0:7>를 패드 DQ<0:3> 수로 분할하여 이븐 뱅크 그룹 B<0,2,4,6>과 오더 뱅크 그룹 B<1,3,5,7>로 나누어 각 뱅크 그룹의 뱅크와 패드가 일대일로 대응될 수 있게 한다.
멀티 비트 테스트 동작 상태에서 동일 어드레스 A0에 대하여 연속하여 2회 이상 입력되는 리드 명령 RD1, RD2에 상응하여 이븐 뱅크 그룹 B<0,2,4,6>과 오더 뱅크 그룹 B<1,3,5,7> 각각은 어드레스 A0에 해당되는 셀의 데이터를 비교하여 출 력되는 이븐 뱅크 그룹의 데이터 TGOSUM_EV<0,2,4,6>와 오더 뱅크 그룹의 데이터 TGOSUM_OD<1,3,5,7>를 멀티 비트 동작 신호 MULTI_TEST에 의해 구동하여 각각 래치한다.
각각의 리드 명령 RD1, RD2에 응답하여 상태가 변경되는 컬럼 제어 신호 YSELB에 의해 순차적으로 활성화되며 토글되는 제어 신호들 TPEV, TPOD에 의해 래치된 이븐 뱅크 그룹의 데이터 GIO_EV<0,2,4,6>과 래치된 오더 뱅크 그룹의 데이터 GIO_OD<1,3,5,7>가 순차적으로 선택되어 패드 DQ<0:3>으로 출력된다.
다시 말해, 리드 명령 RD1, RD2에 각각 응답하여 컬럼 제어 신호 YSELB가 토글하고, 컬럼 제어 신호 YSELB에 의해 제어 펄스 TPEV, TPOD가 순차적으로 활성화되며, 활성화된 제어 펄스 TPEV에 의해 래치된 이븐 뱅크 그룹의 데이터 GIO_EV<0,2,4,6>가 선택되어 패드 DQ<0:3>로 출력되고, 이어서 활성화된 제어 펄스 TPOD에 의해 래치된 오더 뱅크 그룹의 데이터 GIO_OD<1,3,5,7>가 선택되어 패드 DQ<0:3>로 출력된다.
즉, 멀티 비트 테스트는 패드 DQ<0:3>를 통해 순차적으로 출력되는 이븐 뱅크 그룹의 데이터 GIO_EV<0,2,4,6>와 오더 뱅크 그룹의 데이터 GIO_OD<1,3,5,7>에 의해 셀의 불량 여부를 판단한다.
카스 레이턴시(CAS Latency : CL)가 2이고 버스트 랭스(Burst Length : BL)가 4인 경우인 경우, 리드 명령 RD1, RD2가 입력되고 2CLK 이후에 각 패드 DQ<0:3>로 4개의 데이터가 연속하여 출력된다. 즉, 각 뱅크 B<0:7>는 4개의 쿼터 Q<0:3>로 구성되며, 각 쿼터 Q<0:3>의 어드레스 A0에 대응되는 셀의 데이터를 순차적으로 패 드 DQ<0:3>로 출력한다. 도시된 BOQ0는 뱅크 B<0>의 쿼터<0>의 어드레스 A0에 대응되는 셀의 데이터를 의미한다.
본 발명의 멀티 비트 테스트 장치는 종래 기술과 달리 동일 어드레스에 대하여 연속하여 2회 이상 입력되는 리드 명령에 상응하여, 전체 뱅크가 각각의 리드 명령에서 어드레스에 해당하는 셀의 데이터를 출력하여 래치하고, 패드 단위로 그룹된 뱅크 그룹에 순차적으로 패드를 할당하여 해당하는 뱅크 그룹의 데이터를 패드로 출력시킴으로써 멀티 비트 테스트를 수행한다.
즉, 본원 발명의 멀티 비트 테스트는 액티브, 전체 뱅크 리드, 전체 뱅크 리드, 프리차지 순으로 동작이 수행되므로 액티브 이후 리드 동작이 수행되기 전까지의 시간 tRCD와 리드 동작이 수행되고 다음 액티브를 위한 시간 tRP을 감소시킬 수 있다. 그 결과, 멀티 비트 테스트를 수행하는데 소요되는 테스트 시간이 감소한다.
또한, 복수의 뱅크에 하나의 패드를 할당함으로써 칩에 할당되는 패드 수를 감소시켜 동시에 테스트할 수 있는 칩의 수를 증가시킬 수 있다.
도 1은 종래 기술에 따른 멀티 비트 테스트의 동작 파형도.
도 2는 본 발명의 실시 예에 따른 멀티 비트 테스트 장치의 회로도.
도 3은 본 발명의 실시 예에 따른 멀티 비트 테스트의 동작 파형도.

Claims (9)

  1. 멀티 비트 테스트 동작 상태에서 동일 어드레스에 대하여 연속하여 2회 이상 입력되는 리드 명령에 상응하여, 상기 어드레스에 해당하여 출력되는 각 뱅크 그룹의 데이터를 각각 구동하는 구동부;
    상기 리드 명령에 의해 상태가 변경되는 컬럼 제어 신호에 의해 상기 구동부에서 출력되는 상기 각 뱅크 그룹의 데이터를 순차적으로 선택하여 출력하는 멀티플렉서; 및
    상기 멀티플렉서의 출력을 구동하여 패드로 출력하는 출력부;
    를 포함하는 멀티 비트 테스트 장치.
  2. 제 1 항에 있어서,
    상기 구동부는 상기 멀티 비트 테스트 동작을 제어하기 위한 멀티 비트 테스트 동작 신호에 의하여 상기 각 뱅크 그룹의 데이터를 구동하여 래치하는 복수의 구동 래치부를 포함하는 멀티 비트 테스트 장치.
  3. 제 2 항에 있어서,
    상기 각 구동 래치부는
    상기 멀티 비트 테스트 동작 신호에 의해 상기 뱅크 그룹의 데이터의 전달을 제어하는 전달 제어부;
    상기 전달 제어부에서 출력되는 데이터를 구동하는 드라이버; 및
    상기 드라이버의 출력을 래치하는 래치;
    를 포함하는 멀티 비트 테스트 장치.
  4. 제 1 항에 있어서,
    상기 멀티플렉서는,
    상기 컬럼 제어 신호에 동기되면서 순차적으로 활성화되는 제어 펄스들을 출력하는 제어 펄스 발생부; 및
    상기 제어 펄스들에 의하여 상기 구동부에서 출력되는 상기 각 뱅크 그룹의 데이터 중 어느 하나를 선택하여 출력하는 선택부;
    를 포함하는 멀티 비트 테스트 장치.
  5. 제 4 항에 있어서,
    상기 제어 펄스 발생부는 상기 컬럼 제어 신호에 의해 토글되는 제 1 제어 펄스를 출력하는 플립 플롭과 상기 제 1 제어 펄스를 반전 구동하여 상기 제 1 제어 펄스와 상반된 위상을 갖는 제 2 제어 펄스를 출력하는 인버터를 포함하는 멀티 비트 테스트 장치.
  6. 제 5 항에 있어서,
    상기 플립 플롭은 D 플립 플롭을 포함하는 멀티 비트 테스트 장치.
  7. 제 1 항에 있어서,
    상기 각 뱅크 그룹은 할당된 상기 패드의 수와 동일한 수의 뱅크를 포함하는 멀티 비트 테스트 장치.
  8. 멀티 비트 테스트 동작 상태에서 동일 어드레스에 대하여 연속하여 2회 이상 입력되는 리드 명령에 상응하여, 상기 어드레스에 해당하는 셀로부터 출력되는 각 뱅크 그룹의 데이터를 각각 구동하고,
    상기 리드 명령에 의해 상태가 변경되는 컬럼 제어 신호에 의해 구동된 상기 각 뱅크 그룹의 데이터를 순차적으로 선택하며,
    선택된 상기 뱅크 그룹의 데이터를 구동하여 패드로 출력하여 상기 어드레스에 해당하는 셀의 불량 여부를 판단하여 멀티 비트 테스트 방법.
  9. 제 8 항에 있어서,
    상기 각 뱅크 그룹의 데이터는 상기 컬럼 제어 신호에 동기되면서 서로 상반된 위상을 갖고 순차적으로 활성화되는 제어 펄스들에 의해 순차적으로 선택됨을 특징으로 하는 멀티 비트 테스트 방법.
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