JP4381750B2 - 半導体集積回路 - Google Patents

Description

本発明は、ＢＩＳＴ（ビルト・イン・セルフ・テスト）技術に関し、例えばメモリをテストするテスト回路をオンチップさせた半導体集積回路に適用して有効な技術に関する。

ＢＩＳＴ回路を有するメモリとして特許文献１には、コマンドシーケンサ及び内部クロック生成回路により時短が可能なＢＩＳＴ回路を有する半導体集積回路について記載される。また、特許文献２には、テストクロック発生器、アドレスカウンタ及びシーケンサで構成されるＢＩＳＴ回路を内蔵する半導体記憶装置について記載が有る。

特開平１１−３２９０００号公報

特開平１０−１６２６００号公報

特許文献１はシーケンサ方式によるＢＩＳＴ技術を開示するが、テストシーケンスが基本シーケンス限定され、多様なテストシーケンスには対応していない。また特許文献２ではテストクロック発生器にＰＬＬ回路を採用しているため回路規模が大きくなる。ＰＬＬ回路では電圧制御電流源等を要する電圧制御発振器やＤ／Ａコンバータなどを必要とするからである。

本発明者は、ＤＲＡＭ等の半導体記憶装置におけるデータリテンションテストに要する時間が長いから、これに高速テスタを用いると、データリテンションテストにおける待ち時間が無駄になってテストコストを上昇させることになる、ということを見出した。そこで本発明者は、低速テスタを用い、機能的に足りない点をオンチップのＢＩＳＴ回路で補うことについて検討した。

本発明の目的は、ＢＩＳＴ回路のようなセルフテスト部を採用することによるテスト機能の充実とセルフテスト部追加することによる回路規模若の増大を軽減することの双方を実現した半導体集積回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

《アドレシングモードの多様化》本発明に係る半導体集積回路は、複数のメモリバンクを有し、バンクアドレス、Ｘアドレス及びＹアドレスを指定してアクセスされるメモリ部（５）と、コマンドによる指示に応答して前記メモリ部をテストするセルフテスト部（３）を有する。前記セルフテスト部は、前記メモリ部をテストするときのアクセスアドレスを生成する態様を複数有し、前記複数のアクセスアドレス生成態様は、Ｘアドレス、Ｙアドレス及びバンクアドレスを更新する態様が相互に異なる。表現を変えれば、前記セルフテスト部は、Ｘアドレス、Ｙアドレス及びバンクアドレスの更新の仕方の異なる複数のアドレシングに対応したアドレスカウンタ（３５）を有する。上記より、テストのためのアドレシングモードの多様化によりＢＩＳＴによるテストの高機能に資する。前記メモリバンクは例えばマトリクス配置された複数のダイナミック型メモリセルを有し、半導体集積回路は例えばシンクロナスＤＲＡＭとして構成される。

前記アクセスアドレス生成態様は、例えば、Ｘアドレスを一巡するのを待ってバンクアドレスを更新するシングルバンクＸスキャン、Ｙアドレスを一巡するのを待ってバンクアドレスを更新するシングルバンクＹスキャン、バンクアドレスを一巡するのを待ってＸアドレスを更新するマルチバンクＸスキャンの中から選ばれた複数態様である。

《タイミング発生用シーケンサ》前記セルフテスト部は、複数のテストモードに対応する複数のテストシーケンサ（３１）を有する。前記複数のテストシーケンサは前記コマンドのデコード結果に従って選択される。各テストタイミングに対応するシーケンサを複数備えることにより、プログラム格納用のメモリを必要とするプログラム方式による汎用シーケンサよりも小面積化を実現することが容易である。要するに、テストタイミングの必要性に応じて個別のシーケンサの追加・削減が容易であり、半導体集積回路の製品、品種毎にカスタマイズが可能となり、エリアオーバーヘッドを低減することができる。

《ライトデータ生成回路》帰還路を持つシフトレジスタを用いて複数態様でテスト用ライトデータを生成するライトデータ生成回路（３６）を有する。前記ライトデータ生成回路は、例えば複数ビットのシフトレジスタ（ＱＷ０〜ＱＷ３）と、前記シフトレジスタの出力側先頭記憶段（ＱＷ０）の出力を出力側後尾記憶段（ＱＷ３）の入力に帰還する第１帰還路（６１）と、前記シフトレジスタの出力側先頭記憶段の出力を当該意先頭記憶段の入力に選択的に帰還させる第１セレクタ（６２）と、前記シフトレジスタの出力側先頭記憶段の出力と入力とを選択する第２セレクタ（６４）とを有する。ライトデータ生成回路は帰還路を持つシフトレジスタを用いるから、ＡＬＰＧ（アルゴリズミックパターンジェネレータ）に代表されるようにＲＯＭに格納された制御データのロードを受けて任意のパターンを選択的に生成するように構成された汎用性に優れたパターン生成回路に比べて比較的小さな論理規模で多様なパターンのライトデータを容易に発生させることができる。

《クロック生成回路》メモリ部に供給するテスト用クロック信号（ＣＫＩＮ）を発生するクロック生成回路（３２）を採用する。前記クロック生成回路は、発振ループのゲート段数可変のリングオシレータ（７０）、リングオシレータの出力を分周する可変分周器（７１〜７３）、及び可変分周器の所定出力と外部クロック信号の比較結果に基づいて前記発振ループのゲート段数を調整する発振周波数制御回路から成る。外部クロック信号（ＣＫＥＸ）は低速テスタがサポートする動作周波数に応ずるような比較的周波数の低いクロック信号であってよい。比較器に入力される分周比に比べてテストクロック信号として用いるクロック信号の分周比が小さければ、テストクロック信号の周波数はテスタの低速クロック信号よりも高くすることができ、テストの高速化に有効となる。このとき、発振ループのゲート段数可変のリングオシレータを用いて所望の周波数を生成するからＰＬＬ回路に比べて周波数同期精度はある程度犠牲になるものの回路規模を格段に小さくすることができ、小さなチップ占有面積に資することができる。

具体的な形態として、前記リングオシレータは、相互にゲート段数の異なる複数の発振ループを選択可能に有する。また、発振周波数制御回路は、可変分周器の所定出力と外部クロック信号の周波数を比較する周波数比較器（７４）と、前記周波数比較器による比較結果に応じてアップカウント又はダウンカウントを行なうカウンタ（７５）とを有し、前記カウンタの計数値は、可変分周器の所定出力を外部クロック信号周波数に一致させるように前記リングオシレータの発振ループを選択する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、シンクロナスＤＲＡＭ等の半導体集積回路にＢＩＳＴ回路のようなテスト部を採用することによるテスト機能の充実とセルフテスト部追加による回路規模の増大を軽減することの双方を実現することができる。

《ＢＩＳＴ回路内蔵シンクロナスＤＲＡＭ》
図２には本発明の一例に係るシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の概略が示される。ＳＤＲＡＭ１は単結晶シリコンのような１個の半導体基板に公知の半導体集積回路製造技術により形成される。シンクロナスＤＲＡＭ１は、チップインタフェース回路２、セルフテスト部としてのＢＩＳＴ回路３、セレクタ４及びメモリ部としてのメモリコア５を有する。チップインタフェース回路２はアドレス信号やメモリアクセス制御信号が供給される。供給されたメモリアクセス制御信号によりテストイネーブル信号ＥＮがイネーブルレベルになると、ＢＩＳＴ回路３によるテスト動作が可能にされ、セレクタ４はＢＩＳＴ回路３で生成されるテストアドレスやテスト用制御信号を選択してメモリコア５に供給する。テストアドレスやテスト用制御信号によるメモリコア５のテスト動作の結果にエラーがあればフェイル信号ＦＡＩＬが立ち上がる。テストイネーブル信号ＥＮがディスエーブルレベルのときはセレクタ４はチップインタフェース回路２に供給されるアドレス信号やメモリアクセス制御信号をメモリコア５に供給し、これによってメモリコア５は通常動作を行なう。

図３には前記メモリコア５の一例が示される。メモリコア５は例えば４個のメモリバンクＢＮＫ０〜ＢＮＫ３を有する。各メモリバンクＢＮＫ０〜ＢＮＫ３はマトリクス配置されたダイナミック型のメモリセルを有し、メモリセルの選択端子はワード線に、データ入出力端子はビット線に接続される。ビット線にはセンスアンプ列（ＳＡ）１０とカラム選択スイッチ列（ＣＳＷ）１１が接続される。センスアンプ列１０はビット線に読み出された記憶情報をセンスして増幅する。メモリセルの選択に用いる外部アドレス信号として、バンクを選択するバンクアドレス信号ＢＡと、バンク内のＸアドレス（ロウウアドレス）及びカラムアドレス（Ｙアドレス）を指定するＸ，Ｙアドレス信号Ａｉとが供給される。ロウアドレス信号はロウアドレスバッファ（ＲＡＢ）１２に供給され、前記ワード線を選択するローデコーダ（ＲＤＥＣ）１３に供給される。カラムアドレス信号はカラムアドレスバッファ（ＣＡＢ）１４に供給され、カラム選択スイッチ列１１の選択動作を行なうカラムデコーダ（ＣＤＥＣ）１５に供給される。カラムデコーダ１５で選択されたビット線はデータ制御回路（ＤＣＮＴ）１７を介してラッチ回路（ＤＬＡＴ））１８に導通される。メモリバンクからリードされてラッチ回路１８にラッチされたデータはデータ入出力バッファ（ＤＩＯ）１９からＤＱとして出力さ、データ入出力バッファ１９に供給された書き込みデータＤＩはラッチ回路１８にラッチされてメモリバンクに供給される。

メモリコア５の動作を制御するためにコマンドデコーダ（ＣＤＥＣ）２０、コマンドロジック（ＣＬＯＧ）２１、及びモードレジスタ（ＭＲＥＧ）２２が用意されている。コマンドデコーダ２０にはアクセス制御信号として、ＤＲＡＭにおいて一般的な／ＲＡＳ、／ＣＡＳ、／ＷＥの各信号が供給される。更にＸ、Ｙアドレス信号Ａｉの一部がアクセスコマンドとしてコマンドデコーダ２０に供給される。コマンドデコーダ２０は／ＲＡＳ、／ＣＡＳ、／ＷＥの信号のレベルの組み合わせとアクセスコマンドに応じたコマンドデコード信号をコマンドロジック２１に与え、コマンドロジック２１はロウアドレスデコーダ及びセンスアンプ列などの内部回路に対する動作タイミングを制御する。タイミング制御に用いる内部クロック信号はクロックジェネレータ（ＣＰＧ）２４がクロック信号／ＣＫＩＮを入力して生成する。データ出力タイミングはクロック信号／ＣＫＩＮに同期するディレイ・ロックド・ループ回路（ＤＬＬ）２５に同期される。尚、リフレッシュ回路はロウアドレスバッファ１２の機能ブロックに含まれる。

《ＢＩＳＴ回路》
図１にはＢＩＳＴ回路３の詳細な一例が示される。図１では図２のセレクタ４の図示を省略している。前記ＢＩＳＴ回路３は、ＢＩＳＴ制御回路３０、複数のテストシーケンサ３１、クロック生成回路３２、及びパターン発生回路３３を有する。パターン発生回路３３はアドレスカウンタ３５、ライトデータ生成回路３６、スクランブラ３７、マルチプレクサ（ＭＵＸ）３８及びコマンドエンコーダ３９を有する。

前記チップインタフェース回路２は、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥの各制御信号、バンクアドレス信号ＢＡ、Ｘ，Ｙアドレス信号Ａｉ、クロックイネーブル信号／ＣＫＥ、外部クロック信号ＣＫＥＸを入力する。外部クロック信号ＣＫＥＸはクロックサイクルが６００ナノ秒（ｎｓ）のような低速とされる。／ＣＳはＳＤＲＡＭ１の動作を選択するチップセレクト信号、／ＲＡＳがロウアドレスストローブ信号、／ＣＡＳはカラムアドレスストローブ信号、／ＷＥはライトイネーブル信号である。チップインタフェース回路２はクロックイネーブル信号／ＣＫＥがイネーブルにされているとき外部クロック信号ＣＫＥＸを有効とし、外部クロック信号ＣＫＥＸに同期して、その他の信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥとアドレス信号ＢＡ、Ａｉを取り込む。取り込んだ信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥが規定のレベルの組合わせのとき、チップインタフェース回路２はイネーブル信号ＥＮをイネーブルレベルとして、ＢＩＳＴ回路３にＢＩＳＴモードを指示する。

前記ＢＩＳＴ制御回路３０は信号ＥＮがイネーブルレベルのとき、チップインタフェース回路２から出力される／ＲＡＳ、／ＣＡＳ、／ＷＥの各制御信号、バンクアドレス信号ＢＡ、Ｘ，Ｙアドレス信号Ａｉ、外部クロック信号ＣＫＥＸを取り込む。前記ＢＩＳＴ制御回路３０は、信号ＥＮによってＢＩＳＴモードを認識すると、アドレス信号Ａｉの入力経路から順次、テストのスタートアドレス、ライトデータの初期値、シーケンスコマンド及びその他の制御情報を取り込む。前記ＢＩＳＴ制御回路３０は、クロック生成回路３２にクロック生成のための制御情報を与えてテスト用のクロック信号ＣＫＩＮ、／ＣＫＩＮの周波数を決定し、テストシーケンサ３１にシーケンスコマンドを与え、パターン発生回路３３に制御情報を与える。

テストシーケンサ３１は複数のテストモードに対応して複数設けられ、与えられたシーケンスコマンドに応ずる一つのテストシーケンサ３１がそのテスト動作手順にしたがってテスト制御コードＡＣＴ、ＷＲＩＴ、ＲＥＡＤ、ＰＲＥ、ＲＥＦを生成してコマンドエンコーダ３９に与える。コマンドエンコーダ３９はテスト制御コードに応じて／ＲＡＳ、／ＣＡＳ、／ＷＥの各制御信号を生成してメモリコア５に与える。これに並行してテストシーケンサ３１はアドレスカウンタ３５に対してシーケンスコマンドに応ずるアドレスパターンの発生を制御し、Ｘアドレス信号ＰＸ、Ｙアドレス信号ＰＹ及びバンクアドレス信号ＢＡを生成する。Ｘアドレス信号ＰＸ及びＹアドレス信号ＰＹはスクランブラ３７でスクランブルされ、マルチプレクサ３８によりアドレスマルチプレクス方式でメモリコア５に与えられ、バンクアドレス信号ＢＡがメモリコア５に与えられる。テスト動作に必要なライトデータの初期値はＢＩＳＴ制御回路３０からライトデータ生成回路３６にロードされ、テストシーケンサ３１によるテスト手順に従ってライトデータ生成回路３６で生成されるライトデータがスクランブラ３７を介して書き込みデータＤＩとしてメモリコア５に供給される。尚、前記テスト制御コードＡＣＴはワード線選択動作、ＷＲＩＴはデータ書き込み動作、ＲＥＡＤはデータリード動作、ＰＲＥはプリチャージ動作、ＲＥＦはリフレッシュ動作を意味する。

メモリコア５はＢＩＳＴ回路３の制御にしたがってメモリテスト動作を行ない、例えば書き込みデータと読み出しデータの不一致を内部で検出し、検出結果をパラレルテスト結果ＰＴＥとして出力する。この例に従えば、パラレルテスト結果ＰＴＥは不一致検出でハイレベル（論理値“１”）にされる。パラレルテスト結果ＰＴＥによる不一致検出又はＢＩＳＴ回路３の状態異常検出結果ＥＲＲによる異常検出が行なわれると、その結果はラッチ４０に保持され、フェイル信号ＦＡＩＬとして外部に出力される。ここでは、そのフェイル信号ＦＡＩＬがＢＩＳＴ回路３によるテスト結果とされる。

《アドレシングモードの多様化》
図４にはアドレスカウンタ３５の一例が示される。アドレスカウンタ３５は、ＸアドレスＰＸ用のカウンタ（ＸＣＵＮＴ）４０、バンクアドレスＢＡ用のカウンタ（ＢＣＵＮＴ）４１、Ｙアドレス用のカウンタ（ＹＣＵＮＴ）４２、及び前記カウンタ４０〜４２のキャリー出力ＣＯとキャリー入力ＣＩを選択的に接続分離する選択ゲート（ＳＧＴ）４３〜４５を有する。ＳＧＴ４３は高出力インピーダンスを選択可能にされ、ＳＧＴ４４，４５は２入力の一方に対する出力選択又は高出力インピーダンスを選択可能にされる。ＳＧＴ４３〜４５によりカウンタ４０〜４２間でのキャリーの伝達パスを切り換えることによって、多様なアドレシングモードを実現するようになっている。スタートアドレスはＢＩＳＴ制御回路３０からカウンタ４０〜４２にプリセットされる。カウンタ４０〜４２はクロック信号ＣＫＩＮに同期してカウント動作を行なう。カウンタ４０〜４２と選択ゲート４３〜４５の動作はテストシーケンサ３１の出力によって制御される。

図５には前記アドレスカウンタ３５によるアドレシングモードが例示される。同図には、Ｘアドレスを一巡するのを待ってバンクアドレスを更新するシングルバンクＸスキャン（ＳＢ−ＸＳＣＡＮ）、Ｙアドレスを一巡するのを待ってバンクアドレスを更新するシングルバンクＹスキャン（ＳＢ−ＹＳＣＡＮ）、バンクアドレスを一巡するのを待ってＸアドレスを更新するマルチバンクＸスキャン（ＭＢ−ＸＳＣＡＮ）が例示される。各アドレシングモードにおけるアドレシングの形態とキャリー伝達パスの接続状態は同図に示される通りである。

図６にはＳＢ−ＸＳＣＡＮにおけるアドレスカウンタ３５の動作タイミング、ＳＢ−ＹＳＣＡＮの動作タイミング、及びＭＢ−ＸＳＣＡＮの動作タイミングが例示される。ＣＯ（ＰＸ）はＸＣＵＮＴ４０のキャリー出力、ＣＯ（ＢＡ）はＢＣＵＮＴ４１のキャリー出力、ＣＯ（ＰＹ）はＹＣＵＮＴ４２のキャリー出力である。ＭＢ−ＳＣＡＮ（最終タイミング）の欄にはワード線選択動作（ＡＣＴ）に対しデータ書き込み動作（ＷＲＩＴ）用のバンクアドレスＢＡ（ＷＲＩＴ）とＹアドレスＰＹ（ＷＲＩＴ）の位相をずらして出力する様子が示される。逐次バンクアドレスを更新することによるアクセスの不都合が生じないようにするためである。

上記アドレスカウンタ３５によれば、ＳＢ−ＸＳＣＡＮ、ＳＢ−ＹＳＣＡＮ、ＭＢ−ＸＳＣＡＮのアドレシングモードをカバーし、バンクアドレス、Ｘアドレス、Ｙアドレスの各カウンタ４０〜４２の間でキャリーのパスを切り換えて、各アドレシングモードに対応することができる。ＭＢ−ＸＳＣＡＮモードに対応するから、大容量メモリが採用するマルチバンクメモリにも適用可能である。メモリテスト用に多様なアドレシングモードをカバーするので、ＢＩＳＴ回路３はバーンイン、プローブ検査だけでなく、選別にも利用することが可能である。

《タイミング発生用シーケンサ》
図７にはテストシーケンサ３１の構成が例示される。テストタイミング発生用のテストシーケンサ３１はスタータシーケンサ５０−ｉ（ｉ＝０〜ｎ）と子シーケンサ５１−ｉの１セットで単一の制御論理を構成し、ＢＩＳＴ回路３には複数セット設けられている。

スタータシーケンサ５０−ｉはＢＩＳＴ制御回路３０から出力される選択信号ＳＥＮｉをトリガとして動作を開始する。シーケンスイネーブル信号ＳＥＮｉはＢＩＳＴ制御回路３０から与えられるシーケンスコマンドに対応する信号と見なすことができる。スタータシーケンサ５０−ｉは状態遷移制御を行なうステートマシンとされ、その状態を遷移させる信号は前記信号ＳＥＮｉと対応する子シーケンサ５１−ｉからの信号ＩＤＬＥｉとされる。スタータシーケンサ５０−ｉはその状態に応じて信号ＳＲＵＮｉ、ＳＩＤＬＥｉ、ＳＥＮＤｉを出力する。子シーケンサ５１−ｉも状態遷移制御を行なうステートマシンとされ、その状態を遷移させる信号は前記ＳＲＵＮｉ、ＳＩＤＬＥｉとされ、その状態に応じて１６ビットの制御信号を出力する。１６ビットの制御信号はトライステートバッファ５２−ｉを介して１６ビットバス５３から後段に供給される。トライステートバッファ５２−ｉは信号ＳＥＮＤｉがハイレベルにされることによって高出力インピーダンス状態にされる。信号ＳＥＮＤｉはスタータシーケンサ５０−ｉのアイドル状態又は待ち状態、即ちパターン発生回路３３に対する制御の実質的な停止状態でハイレベルにされる。従って、動作が選択されたテストシーケンサ３１の出力だけがバス５３に供給される。テストシーケンサ３１毎に制御配線を引き回すことを要しない。全てテストシーケンサ３１の動作停止状態においてバス５３のフローティング状態を抑止するために、全ての信号ＳＥＮＤ０〜ＳＥＮＤｎの論理積信号ＡＮＤＳＥＮＤによってバス５３をローレベルに強制するトライステートバッファ５４が採用されている。

図８にはスタータシーケンサ５０−ｉの状態とトライステートバッファ５２−ｉの状態が例示される。トライステートバッファ５２−ｉはスタータシーケンサ５０−ｉのアイドル状態又は待ち状態、即ちパターン発生回路３３に対する制御の実質的な停止状態で高出力インピーダンス状態にされる。

図９にはスタータシーケンサ５０−ｉの状態遷移図が例示される。状態はＩＤＬＥ、ＳＲＵＮ、ＳＢＵＳＹ、ＳＷＡＩＴとされる。状態遷移のトリガ信号としてＳＥＮ（／ＳＥＮ）、ＩＤＬＥが図示されている。図９ではサフィックスｉを省略している。

図１０にはスタータシーケンサ５０−ｉのステートマシン部５５の論理構成が例示される。これはＱＳ０，ＱＳ１の２ビットのジョンソンカウンタによって構成される。

図１１にはステートマシン部５５の２ビットＱＳ０，ＱＳ１に対するデコード部５６が例示される。デコード部５６の出力は前記信号ＳＩＤＬＥ、ＳＲＵＮ、ＳＥＮＤとされる。図９の各状態中に示される２ビットの値（００，１０，１１，０１）はその状態におけるＱＳ０，ＱＳ１（ＱＳ＜０：１＞）の値を意味する。

前記スタータシーケンサ５０−ｉの論理構成はどれも同じである。子シーケンサ５１−ｉの論理構成はテスト動作の態様によって個別化される。ここでは子シーケンサ５１−ｉの論理構成の一つとして、シングルバンク−リード／ライト（ＳＢ−Ｗｒｉｔｅ／Ｒｅａｄ）について詳細に説明する。

図１２にはＳＢ−Ｗｒｉｔｅ／Ｒｅａｄのタイミングシーケンスが例示される。書き込み動作では、ＡＣＴ、ＷＲＩＴ、ＮＯＰ、ＮＯＰ、ＮＯＰ、ＰＲＥとされる。読み出し動作では、ＡＣＴ、ＲＥＡＤ、ＮＯＰ、ＮＯＰ、ＮＯＰ、ＰＲＥとされる。前記ＰＲＥではＸアドレスカウンタのインクリメントが強制される。次のアドレスに対してライト又はリードを行なうためである。

図１３にはＳＢ−Ｗｒｉｔｅ／Ｒｅａｄに対応される子シーケンサの主たる状態遷移図（タイミング用状態遷移図）が示される。図１２のタイミングシーケンスを実現する。Ｗ／ＲはＷＲＩＴ又はＲＥＡＤを意味する。ＣＯ（Ｙ）はＹカウンタＹＣＵＮＴ４２のキャリー出力を意味する。このキャリー出力によってプリチャージ（ＰＲＥ）からアイドル状態（ＩＤＬＥ）にされるのは、シングルバンク動作ではＸアドレスが一巡してバンクアドレスが更新され、バンクアドレスが一巡してＹアドレスが更新され、Ｙアドレスが一巡してテストが終了するためである。

図１４には子シーケンサが持つ汎用タイマの状態遷移図が示される。ＮＯＰの連続数の大小に拘わらずにシーケンサの論理規模が大きくならないようにするために汎用タイマを採用している。汎用タイマの状態はタイマ呼び出し信号ＴＩＭＥＲにより最大で状態をＣ０からＣ７まで遷移させることが可能にされる。各Ｃ１〜Ｃ７の各状態は夫々ＮＯＰの１回に相当する。

図１５には汎用タイマ５７の論理構成が例示される。汎用タイマ５７は３ビットのバイナリカウンタで構成される。バイナリカウンタの３ビットＱＴ０〜ＱＴ２はデコードされて８ビットの信号Ｃ＜７：０＞とされる。タイマ呼び出し信号ＴＩＭＥＲがローレベルにされることによってカウント動作が停止され、ハイレベルにされることによってカウント動作が開始される。

図１６には子シーケンサのステートマシン部５８の論理構成が例示される。これはＱＣ０，ＱＣ１、ＱＣ２の３ビットのジョンソンカウンタによって構成される。

図１７にはステートマシン部５８の３ビットＱＣ０，ＱＣ１，ＱＣ２に対するデコード部５９が例示される。デコード部５９の出力は前記信号ＩＤＬＥ、ＡＣＴ、ＷＲＩＴ、ＲＥＡＤ、ＴＩＭＥＲ、ＰＲＥとされる。ＩＤＬＥ、ＡＣＴ、ＷＲＩＴ、ＲＥＡＤ、ＰＲＥはコマンドエンコーダ３９に供給される。ＴＩＭＥＲは汎用タイマ５７に供給される。ＭＷＲＴはＢＩＳＴ制御回路３０がテストコマンドを解読して与えられるライトモード信号である。図１３の各状態中に示される３ビットの値（０００，１００，１１０，１１１，０１１，００１）はその状態におけるＱＣ０，ＱＣ１，ＱＣ２（ＱＣ＜０：２＞）の値を意味する。

図１８にはその他複数のテストシーケンサ３１が実現するタイミングシーケンスが例示される。ＭＢ（Ｍｕｌｔｉ Ｂａｎｋ）−Ｗｒｉｔｅ／Ｒｅａｄシーケンスが示される。このシーケンスではライト又はリードを複数回繰り返す。サフィックス０〜３はメモリバンク名を意味する。ＷＲＩＴ３，ＷＲＩＴ０，ＷＲＩＴ１，ＷＲＩＴ２，ＲＥＡＤ３，ＲＥＡＤ０，ＲＥＡＤ１，ＲＥＡＤ２ではバンクアドレスカウンタ４１のインクリメントが強制される。交互にメモリバンクを切り換えるためである。

ＳＢ（Ｓｉｎｇｌｅ Ｂａｎｋ）−Ｒ／Ｗシーケンスが示される。このシーケンスではリードとライトが行なわれる。ＰＲＥではＸアドレスカウンタ４０のインクリメントが強制される。これはＸアドレスを順次切り換えて処理を行なうためである。

ＰＲ（Ｐｓｅｕｄｏ Ｒａｎｄｏｍ）−ＭＢ（Ｍｕｌｔｉ Ｂａｎｋ）シーケンスが示される。サフィックスａ，ｂ，ｃ，ｄはそれぞれ０〜３の任意のメモリバンク名を意味する。

ＳＢ−ＲＯＲ（ＲＡＳ Ｏｎｌｙ Ｒｅｆｒｅｓｈ）シーケンスが示される。ＮＯＰではバンクアドレスカウンタ４１のインクリメントが強制される。メモリバンクを切り換えてＲＡＳオンリリフレッシュを行なうためである。図２２にはＭＢ−ＲＯＲ（ＲＡＳ Ｏｎｌｙ Ｒｅｆｒｅｓｈ）２シーケンスが示される。サフィックス０〜３はメモリバンク名を意味する。

ＲＥＦ２シーケンスが示される。ＮＯＰが１５回繰返される。繰返し回数は前述のように汎用タイマ５７を用いて管理される。

ＰＡＧＥ−Ｗｒｉｅ／Ｒｅａｄシーケンスが示される。これはＷＲＩＴの繰返しによるワード線単位のページ書き込み、又はＲＥＡＤの繰返しによるワード線単位のページ読み出しを行なうシーケンスである。それ故にＷＲＩＴ、ＲＥＡＤではＹアドレスカウンタ４２のインクリメントが強制される。ＮＯＰではＸアドレスカウンタ４０がインクリメントされる。次のページに処理を進めるためである。

図１９にはテストシーケンサ３１によるタイミング生成動作が例示される。ここでは子シーケンサ５１ｉとして図１２のＳＢ−Ｗｒｉｔｅ／Ｒｅａｄのタイミングシーケンスを行なうものを一例とする。

以上のようにＢＩＳＴ回路３は複数のテストシーケンサ３１を採用してテストタイミングを発生する。夫々異なるテストシーケンサ３１を複数設けることにより、多様なテストタイミングに対応することができる。このとき、プログラム格納用のメモリを必要とするＡＬＰＧよりも論理規模が小さくなり、チップ占有面積を小さくすることが可能になる。個別のテストシーケンサ３１を搭載するから、搭載すべきテストシーケンサを製品や品種毎にカスタマイズすることが容易になり、エリアオーバーヘッドをさらに低減することが可能になる。各テストシーケンサ３１のタイミング出力、即ち子シーケンサ５１ｉの出力はトライステートバッファ５２ｉで選択してバス５３に供給するから、シーケンサ出力の配線数をＡＮＤ−ＯＲマルチプレクサ方式よりも大幅に低減することができる。

《ライトデータ生成回路》
図２０には前記ライトデータ生成回路３６の一例が示される。ライトデータ生成回路３６はテストパターンデータの周期性に着目し、帰還路を持つシフトレジスタを用いて複数態様でテスト用ライトデータＰＤを発生するように構成される。シフトレジスタは複数ビットの記憶段として直列４段（４ビット）のラッチＱＳＷ３〜ＱＷ０から成る。出力側先頭のラッチＱＷ０の出力を出力側後尾のラッチＱＷ３の入力に帰還する第１帰還路６１が設けられ、ラッチＱＷ１とＱＷ０の間にはラッチＱＷ１の出力とラッチＱＷ０の出力を選択するセレクタ（第１セレクタ）６２が設けられ、ラッチＱＷ３のとＱＷ２の間にはラッチＱＷ３の出力とラッチＱＷ０の出力を選択するセレクタ６３が設けられ、更に、ラッチＱＷ０の出力と入力を選択するセレクタ（第２セレクタ）６４が設けられる。ＳＤ、ＴＲＣ、ＰＣＢはセレクタ６２、６３、６４の選択信号であり、ＢＩＳＴ制御回路３０から出力される。ここでは選択信号の論理値によって選択される入力は図に記載される通りであり、例えばＳＤ＝１のときはＱＷ０の出力を選択し、ＳＤ＝０のときはＱＷ１の出力を選択する。前記ラッチＱＳＷ３〜ＱＷ０のクロック端子にはＸアドレスの変化に同期するＸアドレス遷移クロックＴＸ又はＹアドレスの変化に同期するＹアドレス遷移クロックＴＹ信号が供給される。どちらの遷移クロック信号ＴＸ，ＴＹを用いるかはアドレシングモードにしたがってテストシーケンサ３１で動的に制御される。

図２１にはライトデータ生成回路３６の動作態様が等価回路によって例示される。全ビット０又は１のテスト用ライトデータＰＤを発生させる場合には（ａ）のように、ラッチＱＷ０の出力を入力に帰還させればよい。これは１周１サイクルのシフトレジスタ動作となる。４ビット周期でテスト用ライトデータＰＤを発生させる場合には（ｂ）のように、ラッチＱＷ０の出力をラッチＱＷ３の入力に帰還させればよい。これは１周４サイクルのシフトレジスタ動作となる。３ビット周期でテスト用ライトデータＰＤを発生させる場合には（ｃ）のように、ラッチＱＷ０の出力をラッチＱＷ２の入力に帰還させればよい。これは１周３サイクルのシフトレジスタ動作となる。所謂チェッカーボードでテスト用ライトデータＰＤを発生させる場合には（ｄ）のように、ラッチＱＷ０の出力をラッチＱＷ３の入力に帰還させ、ラッチＱＷ０の出力を偶数Ｙアドレスにおけるデータ、ラッチＱＷ１の出力を奇数Ｙアドレスにおけるデータとすればよい。

図２２にはライトデータ生成回路３６によるライトデータを生成する具体的な幾つかの動作例が示される。図において記号＊は不定であることを意味する。（ａ）にはライトデータ生成回路３６による全ビット１又は０のライトデータを生成する動作例が示される。メモリセルアレイに書き込まれた状態は０データの書き込み状態を示している。

図２２の（ｂ）にはライトデータ生成回路３６によるシングル・ロウ／カラム・ストライプのライトデータを生成する動作例が示される。生成動作は４ビット周期の動作とされる。メモリセルアレイに書き込まれた状態はＱＷ＜３：０＞＝１０１０のデータをシングル・ロウ・ストライプので書き込んだ状態を示している。遷移クロックにはＴＸを用いる。シングル・カラム・ストライプで書き込みを行なう場合には遷移クロックＴＹを用いる。

図２２の（ｃ）にはライトデータ生成回路３６によるダブル・ロウ／カラム・ストライプのライトデータを生成する動作例が示される。生成動作は４ビット周期の動作とされる。メモリセルアレイに書き込まれた状態はＱＷ＜３：０＞＝１１００のデータをダブル・ロウ・ストライプので書き込んだ状態を示している。遷移クロックにはＴＸを用いる。ダブル・カラム・ストライプで書き込みを行なう場合には遷移クロックＴＹを用いる。

図２２の（ｄ）にはライトデータ生成回路３６によるチェッカーボードのライトデータを生成する動作例が示される。生成動作は４ビット周期の動作とされる。メモリセルアレイに書き込まれた状態はＱＷ＜３：０＞＝１０１０のチェッカーボードで書き込んだ状態を示している。遷移クロックにはＴＸを用いる。

図２２の（ｅ）にはライトデータ生成回路３６による３ビット周期のライトデータを生成する動作例が示される。メモリセルアレイに書き込まれた状態はＱＷ＜３：０＞＝＊０１０で書き込んだ状態を示している。遷移クロックにはＴＸを用いる。

上記シフトレジスタ構成のライトデータ生成回路３６を採用することにより、ＡＬＰＧに代表されるようにＲＯＭに格納された制御データのロードを受けて任意のパターンを選択的に生成するように構成された汎用性に優れたパターン生成回路に比べて比較的小さな論理規模で多様なパターンのライトデータを容易に発生させることができる。

《クロック生成回路》
図２３にはクロック生成回路３２の一例が示される。前記クロック生成回路３２は、発振ループのゲート段数可変のリングオシレータ７０、前記リングオシレータ７０の出力を分周する可変分周器７１〜７３、可変分周器７２の所定出力と外部クロック信号ＣＫＥＸの周波数を比較する周波数比較器７４、及び前記周波数比較器７４による比較結果に応じてアップカウント又はダウンカウントを行な段数調整用カウンタ（カウンタ）７５とを有する。前記カウンタ７５の計数値ＫＣＮＴは、可変分周器７２の所定出力を外部クロック信号ＣＫＥＸの周波数に一致させるように前記リングオシレータ７０の発振ループを選択する。前記周波数比較器７４及びカウンタ７５は、前記可変分周器７２の所定出力と外部クロック信号ＣＫＥＸの比較結果に基づいて前記発振ループのゲート段数を調整する発振周波数制御回路を構成する。

前記分周器７１はリングオシレータ７０の発振出力ＣＫＲＯを２^０〜２^−７の分周比で分周して８種類のクロック信号ＣＫＤ＜７：０＞を出力する。分周器７２は８種類のクロック信号ＣＫＤ＜７：０＞の中からセレクタ７６で選択された一つのクロック信号を入力し、これを５^０〜５^−３の分周比で分周して４種類のクロック信号ＣＫＤ＜１１：８＞を出力する。４種類のクロック信号ＣＫＤ＜１１：８＞はセレクタ７７で一つ選択され、クロック信号ＣＫＣとして周波数比較器７４に供給される。分周器７３は１２種類のクロック信号ＣＫＤ＜１２：０＞の中からセレクタ７８で選択された一つのクロック信号を入力し、これを３^０〜３^−１の分周比で分周して２種類のクロック信号ＣＫＤＤ＜１：０＞を出力する。２種類のクロック信号ＣＫＤＤ＜１：０＞はセレクタ７９で一方が選択されて前記内部クロック信号ＣＫＩＮとされる。尚、ＫＲＣ＜２：０＞、ＫＲＣ＜４：３＞はセレクタ７６，７７の選択制御信号である。ＫＲＩＮ＜３：０＞、ＫＲＩＮ＜４＞はセレクタ７８，７９の選択制御信号である。それら選択制御信号ＫＲＣ＜４：０＞、ＫＲＩＮ＜４：０はＢＩＳＴ制御回路３０から供給される。

図２４にはリングオシレータ７０の一例が示される。同図に示されるリングオシレータ７０は例えば発振ループのゲート段数を１６段階で可変に調整する構成とされる。リングオシレータ７０は１６個の遅延ゲートユニット８０を有する。遅延ゲートユニット８０は３入力ナンドゲートＮＡＮＤ８１と直列２段のインバータ８２、８３を有し、ナンドゲートＮＡＮＤ８１にはＰＤＵ＜ｉ＞、ＰＤＬ＜ｊ＞、インバータ８３の出力が入力とされ、前段遅延ゲートユニット８０のインバータ８３の出力が次段遅延ゲートユニット８０のインバータ８２の入力に接続して、１６段の遅延ゲートユニット８０による発振ループを構成する。最初の４段の遅延ゲートユニット８０のナンドゲートＮＡＮＤ８１の出力は４入力ナンドゲートＮＡＮＤ８４に入力され、次の４段の遅延ゲートユニット８０のナンドゲートＮＡＮＤ８１の出力は４入力ナンドゲートＮＡＮＤ８５に入力され、その次の４段の遅延ゲートユニット８０のナンドゲートＮＡＮＤ８１の出力は４入力ナンドゲートＮＡＮＤ８６に入力され、最後の４段の遅延ゲートユニット８０のナンドゲートＮＡＮＤ８１の出力は４入力ナンドゲートＮＡＮＤ８７に入力され、各ナンドゲートＮＡＮＤ８４〜ＮＡＮＤ８７の出力はインバータ８８，８９，９０，９１を介して４入力ナンドゲートＮＡＮＤ９２に入力され、ナンドゲートＮＡＮＤ９２の出力が２入力ナンドゲートＮＡＮＤ９３を介して初段遅延ゲートユニット８０に帰還される。ナンドゲートＮＡＮＤ９２の出力がインバータ９４で反転され、これがクロック信号ＣＫＲＯとして分周器７１に供給される。

前記計数値ＫＣＮＴは４ビット（ＫＣＮＴ＜３：０＞）とされ、プリデコーダ９５，９６でデコーダされて制御信号ＰＤＵ＜３：０＞とＰＤＬ＜３：０＞が生成され、これが所定のデコード論理に従って各ナンドゲートＮＡＮＤ８１にＰＤＵ＜ｉ＞、ＰＤＬ＜ｊ＞として供給される。８本の制御信号ＰＤＵ＜３：０＞とＰＤＬ＜３：０＞はその内の一つのＰＤＵ＜ｉ＞と一つのＰＤＬ＜ｊ＞がハイレベルにされる。共にハイレベルのＰＤＵ＜ｉ＞とＰＤＬ＜ｊ＞が供給される一つのナンドゲート８１がインバータ８２の出力に応じた論理出力を形成することができる。論理出力を形成することができるナンドゲート８１の位置に応じて発振ループのゲート段数が相異されることになり、これによってリングオシレータ７０の発振周波数が可変とされる。

図２５には周波数比較器７４の一例が示される。周波数比較器７４は、リファレンス信号としてのクロック信号ＣＫＣの立ち上がりエッジが現われる毎に単発のパルス信号を出力するパルス発生回路１００、フィードバック信号としてのクロック信号ＣＫＣの立ち上がりエッジが現われる毎に単発のパルス信号を出力するパルス発生回路１０１、セットリセット型のフリップフロップ１０２、エッジトリガ型のフリップフロップ１０３，１０４によって構成される。この回路は、リファレンス信号ＣＫＥＸが立ち下がると、パルス発生回路１００から単発のパルス信号が出力され、この単発のパルス信号はフリップフロップ１０３のクロック信号となり、この単発パルス信号発生時のフリップフロップ１０２の出力１０５を取り込むと共に、その少し後に、この単発パルス信号によりフリップフロップ１０２の出力１０５をローレベルにする。また、フィードバック信号ＣＫＣが立ち下がると、パルス発生回路１０１から単発のパルス信号が出力され、この単発のパルス信号はフリップフロップ１０４のクロック信号となり、この単発パルス信号発生時のフリップフロップ１０２の出力をフリップフロップ１０４に取り込むと共に、その少し後に、この単発パルス信号によりフリップフロップ１０２の出力１０６をローレベルにする。そして、リファレンス信号ＣＫＥＸの立ち下がりとフィードバック信号ＣＫＣの立ち下がりが同時に現われない限り、１０５と１０６のいずれか一方がローレベルになると他方はハイレベルになる。また、もし仮に同時に現われたとしても、先に単発パルスが消えた側がハイレベル、他方がローレベルになる。従って、リファレンス信号ＣＫＥＸとフィードバック信号ＣＫＣの位相と周波数がほぼ一致した後は、リファレンス信号ＣＫＥＸの立ち下がりとフィードバック信号ＣＫＣの立ち下がりはほぼ半周期毎に必ず交互に現われるためフリップフロップ１０３および１０４には必ずハイレベルが取り込まれるが、いずれかの周波数が高い状態が続くと、位相差が１周期ずれる毎に周波数の高い側に２回連続して単発パルスが現われ、その側のフリップフロップ１０３または１０４にローレベルが取り込まれる。これが、周波数に差があることを示す信号ＵＰ、ＤＯＷＮとして出力される。

図２６には周波数比較器７４の動作波形が例示される。動作波形の１１０の部分に例示されるように、ノード信号１００Ａと１０１Ａの波形の一方のローレベル期間が他方のローレベル期間に包含される状態になると、当該一方に対応する出力がハイレベルになる。ノード信号１００Ａと１０１Ａの波形のデューティー比が小さい方が感度が高くなるので、図２５のようにパルス発生回路１００、１０１を設けた方が望ましい。見方を変えれば、クロック信号ＣＫＥＸ、ＣＫＣのデューティーが小さければ、パルス発生回路１００、１０１は必須ではなく、省略可能である。

図２７にはクロック生成回路３２によるクロック生成動作タイミングが全体的に示される。クロック信号ＣＫＣはＣＫＤ＜２＞、ＣＫＤ＜８＞、ＣＫＤ＜９＞を介して生成される例が示される。ここでは、時刻ｔ１、ｔ２、ｔ３で順次ＫＣＮＴはダウンカウントされ、ＣＫＩＮは徐々に周波数が高くなるように制御されている。

クロック生成回路３２を採用すれば、外部クロック信号ＣＫＥＸは低速テスタがサポートする動作周波数に応ずるような比較的周波数の低いクロック信号であってよい。比較器７４に入力されるクロック信号ＣＫＣの分周比に比べてテストクロック信号として用いるクロック信号ＣＫＩＮの分周比が小さければ、テストクロック信号ＣＫＩＮの周波数はテスタの低速クロック信号ＣＫＥＸよりも高くすることができ、テストの高速化に有効となる。例えば、 外部クロック信号ＣＫＥＸの数百倍の高周波化が可能になる。このとき、発振ループのゲート段数可変のリングオシレータ７０を用いて所望の周波数を生成するからＰＬＬ回路に比べて周波数同期精度はある程度犠牲になるものの回路規模を格段に小さくすることができ、小さなチップ占有面積に資することができる。

図２８にはＳＤＲＡＭのテストフローが例示される。ウェーハ検査、プローブ検査、パッケージング、高速テスタによる第１選別、バーンイン、低速テスタによる第２選別、第３選別を経て良品ＳＤＲＡＭが得られる。第２選別では低温および高温での低速ファンクションテストを行なう。第３選別では、１／３程度がデータリテンションテストとされる。従って低速テスタを用いるのがテストコスト低減に望ましい。その他のテストではＢＩＳＴ回路を用いるので、低速テスタを用いてもテスト時間が極端に増大することはない。また、前記高速選別１では簡易ファンクションテストおよび簡易データリテンションテストを行なうが、これを低速テスタとオンチップのＢＩＳＴ回路を用いて実現することも可能である。

ここで、高速テスタを用いたテストを、低速テスタとオンチップＢＩＳＴ回路３を用いたテストに変えたときのコスト低減効果について考察する。例えばＤＤＲ−ＳＤＲＡＭにＢＩＳＴ回路を追加することによる回路素子の増加を例えばナンドゲート（ＮＡＮＤ）５５９０素子分と見積り、配線領域として２０本分の増加と見積ると、１．３μｍ（ミクロンメータ）プロセスで、前者による面積増加が０．５６ｍｍ^２、後者による面積増加が０．４０ｍｍ^２で、これによる製造コストの増加を約１５円と見積る。ＢＩＳＴ回路３を内蔵したことによるテスト時間短縮は約２０００秒程度と見積る。テストコストを０．０５円／秒と考えると、ＢＩＳＴ回路３をオンチップさせることにより、１チップ当り約８５円のコストダウンを実現することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、メモリバンクの数は４に限定されず適宜変更可能である。アドレシングモードは図５に限定されず、ライトデータ発生パターンは図２１に限定されない。メモリはＳＤＲＡＭに限定されない。ＳＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、フラッシュメモリ、その他のＲＯＭなどであってもよい。シングルポートメモリに限定されずマルチポートメモリであってもい。更に連想メモリにも適用可能である。また、本発明はメモリＬＳＩだけでなく、メモリを搭載した液晶駆動回路、グラフィックコントロールデバイス、マイクロコンピュータなどの半導体集積回路にも適用することができる。

ＢＩＳＴ回路の詳細な一例を示すブロック図である。 本発明の一例に係るシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の概略を示すブロック図である。 ＳＤＲＡＭに含まれるメモリコアの一例を示すブロック図である。 アドレスカウンタの一例を示すブロック図である。 アドレスカウンタによるアドレシングモードを例示する説明図である。 ＳＢ−ＸＳＣＡＮにおけるアドレスカウンタの動作タイミング、ＳＢ−ＹＳＣＡＮの動作タイミング、及びＭＢ−ＸＳＣＡＮの動作タイミングを例示するタイミングチャートである。 テストシーケンサの構成を例示するブロック図である。 スタータシーケンサの状態とトライステートバッファの状態を例示するタイミングチャートである。 スタータシーケンサの状態遷移図である。 スタータシーケンサのステートマシン部の論理構成を例示する論理回路図である。 ステートマシン部の２ビットＱＳ０，ＱＳ１に対するデコード部を例示する論理回路図である。 ＳＢ−Ｗｒｉｔｅ／Ｒｅａｄのタイミングシーケンスを例示する説明図である。 ＳＢ−Ｗｒｉｔｅ／Ｒｅａｄに対応される子シーケンサの主たる状態遷移図である。 子シーケンサが持つ汎用タイマの状態遷移図である。 汎用タイマの論理構成を例示する論理回路図である。 子シーケンサのステートマシン部の論理構成を例示する論理回路図である。 ステートマシン部の３ビットＱＣ０，ＱＣ１，ＱＣ２に対するデコード部の説明図である。 その他複数のテストシーケンサが実現するタイミングシーケンスを例示する説明図である。 テストシーケンサによるタイミング生成動作がを例示するタイミングチャートである。 ライトデータ生成回路の一例を示す論理回路図である。 ライトデータ生成回路の動作態様を等価回路によって例示する説明図である。 ライトデータ生成回路によるライトデータを生成する具体的な幾つかの動作例を示す説明図である。 クロック生成回路の一例を示すブロック図である。 リングオシレータの一例を示す論理回路図である。 周波数比較器の一例を示す論理回路図である。 周波数比較器の動作波形を例示するタイミングチャートである。 クロック生成回路によるクロック生成動作タイミングを全体的に示すタイミングチャートである。 ＳＤＲＡＭのテストフローである。

符号の説明

１ ＳＤＲＡＭ
３ ＢＩＳＴ回路
４ セレクタ
ＢＮＫ０〜ＢＮＫ３ メモリバンク
５ メモリコア
３０ ＢＩＳＴ制御回路
３１ テストシーケンサ
３２ クロック生成回路
３３ パターン発生回路
３５ アドレスカウンタ
３６ ライトデータ生成回路
３９ コマンドエンコーダ
ＢＡ バンクアドレス信号
Ａｉ Ｘ，Ｙアドレス信号
ＰＸ Ｘアドレス信号
ＰＹ Ｙアドレス信号
ＰＤ 書き込みデータ
ＣＫＥＸ 外部クロック信号
ＣＫＩＮ テスト用クロック信号
ＤＩ 入力データ
ＤＱ 出力データ
４０〜４２ カウンタ
ＱＷ０〜ＱＷ３ シフトレジスタ構成用ラッチ
６１ 第１帰還路
６２ 第１セレクタ
６４ 第２セレクタ
７０ リングオシレータ
７１〜７３ 分周器
７４ 周波数比較器
７５ カウンタ
８０ 遅延ゲートユニット

Claims (11)

1. 複数のメモリバンクを有し、バンクアドレス、Ｘアドレス及びＹアドレスを指定してアクセスされるメモリ部と、コマンドによる指示に応答して前記メモリ部をテストするセルフテスト部を有し、
   前記セルフテスト部は、前記メモリ部をテストするときのアクセスアドレスを生成する態様を複数有し、前記複数のアクセスアドレス生成態様は、Ｘアドレス、Ｙアドレス及びバンクアドレスを更新する態様が相互に異なり、複数のテストモードに対応する複数のテストシーケンサを有することを特徴とする半導体集積回路。
2. 前記アクセスアドレス生成態様は、Ｘアドレスを一巡するのを待ってバンクアドレスを更新するシングルバンクＸスキャン、Ｙアドレスを一巡するのを待ってバンクアドレスを更新するシングルバンクＹスキャン、バンクアドレスを一巡するのを待ってＸアドレスを更新するマルチバンクＸスキャンの中から選ばれた複数態様であることを特徴とする請求項１記載の半導体集積回路。
3. 複数のメモリバンクを有し、バンクアドレス、Ｘアドレス及びＹアドレスを指定してアクセスされるメモリ部と、コマンドによる指示に応答して前記メモリ部をテストするセルフテスト部を有し、
   前記セルフテスト部は、Ｘアドレス、Ｙアドレス及びバンクアドレスの更新の仕方の異なる複数のアドレシングに対応したアドレスカウンタを有し、複数のテストモードに対応する複数のテストシーケンサを有することを特徴とする半導体集積回路。
4. 前記複数のアドレシングは、Ｘアドレスを一巡するのを待ってバンクアドレスを更新するシングルバンクＸスキャン、Ｙアドレスを一巡するのを待ってバンクアドレスを更新するシングルバンクＹスキャン、バンクアドレスを一巡するのを待ってＸアドレスを更新するマルチバンクＸスキャンの中から選ばれた複数態様であることを特徴とする請求項１又は３記載の半導体集積回路。
5. 前記複数のテストシーケンサは前記コマンドのデコード結果に従って選択されることを特徴とする請求項１又は３記載の半導体集積回路。
6. 帰還路を持つシフトレジスタを用いて複数態様でテスト用ライトデータを生成するライトデータ生成回路を有することを特徴とする請求項５項記載の半導体集積回路。
7. 前記ライトデータ生成回路は、複数ビットのシフトレジスタと、前記シフトレジスタの出力側先頭記憶段の出力を出力側後尾記憶段の入力に帰還する第１帰還路と、前記シフトレジスタの出力側先頭記憶段の出力を当該意先頭記憶段の入力に選択的に帰還させる第１セレクタと、前記シフトレジスタの出力側先頭記憶段の出力と入力とを選択する第２セレクタとを有することを特徴とする請求項６記載の半導体集積回路。
8. メモリ部に供給するテスト用クロック信号を発生するクロック生成回路を有し、
   前記クロック生成回路は、発振ループのゲート段数可変のリングオシレータ、リングオシレータの出力を分周する可変分周器、及び可変分周器の所定出力と外部クロック信号の比較結果に基づいて前記発振ループのゲート段数を調整する発振周波数制御回路から成ることを特徴とする請求項１又は３記載の半導体集積回路。
9. 前記リングオシレータは、相互にゲート段数の異なる複数の発振ループを選択可能にすることを特徴とする請求項８記載の半導体集積回路。
10. 発振周波数制御回路は、可変分周器の所定出力と外部クロック信号の周波数を比較する周波数比較器と、前記周波数比較器による比較結果に応じてアップカウント又はダウンカウントを行なうカウンタとを有し、前記カウンタの計数値は、可変分周器の所定出力を外部クロック信号周波数に一致させるように前記リングオシレータの発振ループを選択することを特徴とする請求項９記載の半導体集積回路。
11. 前記メモリバンクはマトリクス配置された複数のダイナミック型メモリセルを有し、シンクロナスＤＲＡＭとして構成されることを特徴とする請求項１乃至１０の何れか１項記載の半導体集積回路。

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