CN110853696B - 用于静态存储器功能检测的晶圆允收测试模块和方法 - Google Patents

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Abstract

本发明公开了一种用于静态存储器功能检测的晶圆允收测试模块，包括形成于晶圆上的精简指令内建自我测试电路，用于对静态存储器进行功能检测。精简指令内建自我测试电路包括：环形振荡器，分频器，计数器，数据锁存器和比较器。环形振荡器和分频器用于形成内部时钟信号。计数器用于计数，计数同时作为地址解码器和数据输入端口的输入信号；计数器的最高有效位作为读写控制信号。数据锁存器和比较器连接地址解码器的输出端和灵敏放大器的输出端并对两个输出信号进行比较从而得到测试结果。本发明还公开了一种用于静态存储器功能检测的晶圆允收测试方法。本发明不需依赖存储器的专用测试机台进行静态存储器功能检测，能简化测试程序。

Description

用于静态存储器功能检测的晶圆允收测试模块和方法
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种用于静态存储器功能检测的晶圆允收测试(Wafer Accept Test，WAT)模块。本发明还涉及一种用于静态存储器功能检测的晶圆允收测试方法。
背景技术
现有技术中，WAT测试设备无法执行AC测试，只能针对器件的直流特性做量测。所以存储器如静态存储器(SRAM)的功能测试必须在客制化设计的芯片上执行，并且需要等待工艺开发到一定阶段后才能开始。原因如下：
缺乏合适的工艺设计工具包(Process Development Kit，PDK)可供芯片SRAM设计。
面积小的SRAM面积是由衬垫(pad)数决定，即使能克服上述的问题，我们只想做简易的验证，却需要相对大的面积。
需要投入额外的芯片设计、硬件、测试的成本和资源。
现有静态存储器功能检测通常需要采用自动化测试设备(Automatic TestEquipment，ATE)。如图1所示，是现有静态存储器功能检测的设备连接图；现有静态存储器功能检测中需要单独采用ATE设备102，而静态存储器则设置在晶圆101上。
所述静态存储器包括存储单元阵列103，地址解码器(Address Aecoder)104，数据输入端口(Data In)105，灵敏放大器(SA)和输出输出端口(IO)105。
现有方法中，需要采用ATE设备102中的信号发生器(Signal Generator)107分别形成地址信号和数据信号并分别输入到地址解码器104和数据输入端口105。
再完成写入之后，进行读取，每读取一个数据即将从信号发生器107输出的数据信号和通过灵敏放大器和输出输出端口105从所述存储单元阵列103读取的数据信号进行比较，比较是通过如标记108所示的比较两个数据是否匹配(Data match？)，如果不匹配则输出信号Fail，表示测试不通过；如果匹配则输出信号Pass，表示测试通过即测试成功。
由上可知，现有方法需要采用ATE设备102来实现对静态存储器的功能检测，设备成本高，测试程序复杂。
发明内容
本发明所要解决的技术问题是提供一种用于静态存储器功能检测的晶圆允收测试模块，不需依赖存储器的专用测试机台进行静态存储器功能检测，能简化静态存储器功能检测的测试程序，还能实现简单稳健的测试以及能降低测试设备成本，能提高测试效率。本发明还提供一种用于静态存储器功能检测的晶圆允收测试方法。
为解决上述技术问题，本发明提供的用于静态存储器功能检测的晶圆允收测试模块包括形成于晶圆上的由测试图形组成的精简指令内建自我测试电路，所述精简指令内建自我测试电路用于对形成于所述晶圆上的静态存储器进行功能检测。
所述静态存储器包括存储单元阵列，地址解码器，数据输入端口，灵敏放大器。
所述精简指令内建自我测试电路包括：环形振荡器，分频器，计数器，数据锁存器和比较器。
所述精简指令内建自我测试电路在晶圆允收测试设备提供的直流电压下工作。
所述环形振荡器和所述分频器用于形成内部时钟信号。
所述计数器用于对所述内部时钟信号进行计数，所述计数同时作为所述地址解码器和所述数据输入端口的输入信号；所述计数器的最高有效位作为读写控制信号。
所述数据锁存器和比较器连接所述地址解码器的输出端和所述灵敏放大器的输出端，所述数据锁存器和比较器用于对所述地址解码器的输出信号和所述灵敏放大器的输出信号进行比较并根据比较结果判断测试结果是成功还是失败。
进一步的改进是，所述环形振荡器由奇数个反相器首尾相连形成。
进一步的改进是，所述计数器由n+1位触发器连接形成，由第1至n位的所述触发器的输出信号形成n位所述计数，由第n+1位所述触发器的输出信号形成所述读写控制信号。
进一步的改进是，所述触发器采用D触发器。
进一步的改进是，当所述数据锁存器和比较器的输出表示所述地址解码器的输出信号和所述灵敏放大器的输出信号相同时，所述测试结果为成功；当所述数据锁存器和比较器的输出表示所述地址解码器的输出信号和所述灵敏放大器的输出信号不相同时，所述测试结果为失败。
进一步的改进是，第n+1位所述触发器的输出信号为0时，所述读写控制信号为写信号，在所述写信号的控制下对所述存储单元阵列进行写操作，所述写操作中，所述计数从0开始逐渐增加并依次在和所述计数相同的地址中写入和所述计数相同的数据。
进一步的改进是，第n+1位所述触发器的输出信号为1时，所述读写控制信号为读信号，在所述读信号的控制下对所述存储单元阵列进行读操作，所述读操作中，所述计数从0开始逐渐增加并通过所述灵敏放大器依次读取和所述计数相同的地址中的数据。
进一步的改进是，所述存储单元阵列的存储单元的数量小于等于2n。
为解决上述技术问题，本发明提供的用于静态存储器功能检测的晶圆允收测试方法包括：在晶圆的制造过程中，在所述晶圆上形成晶体存储器的同时，还包括在所述晶圆上形成晶圆允收测试模块的步骤，所述晶圆允收测试模块包括形成于晶圆上的由测试图形组成的精简指令内建自我测试电路，所述精简指令内建自我测试电路用于对所述静态存储器进行功能检测。
所述静态存储器包括存储单元阵列，地址解码器，数据输入端口，灵敏放大器。
所述精简指令内建自我测试电路包括：环形振荡器，分频器，计数器，数据锁存器和比较器。
所述精简指令内建自我测试电路在晶圆允收测试设备提供的直流电压下工作。
所述环形振荡器和所述分频器用于形成内部时钟信号。
所述计数器用于对所述内部时钟信号进行计数，所述计数同时作为所述地址解码器和所述数据输入端口的输入信号；所述计数器的最高有效位作为读写控制信号。
所述数据锁存器和比较器连接所述地址解码器的输出端和所述灵敏放大器的输出端，所述数据锁存器和比较器用于对所述地址解码器的输出信号和所述灵敏放大器的输出信号进行比较并根据比较结果判断测试结果是成功还是失败。
进一步的改进是，所述环形振荡器由奇数个反相器首尾相连形成。
进一步的改进是，所述计数器由n+1位触发器连接形成，由第1至n位的所述触发器的输出信号形成n位所述计数，由第n+1位所述触发器的输出信号形成所述读写控制信号。
进一步的改进是，所述触发器采用D触发器。
进一步的改进是，当所述数据锁存器和比较器的输出表示所述地址解码器的输出信号和所述灵敏放大器的输出信号相同时，所述测试结果为成功；当所述数据锁存器和比较器的输出表示所述地址解码器的输出信号和所述灵敏放大器的输出信号不相同时，所述测试结果为失败。
进一步的改进是，第n+1位所述触发器的输出信号为0时，所述读写控制信号为写信号，在所述写信号的控制下对所述存储单元阵列进行写操作，所述写操作中，所述计数从0开始逐渐增加并依次在和所述计数相同的地址中写入和所述计数相同的数据。
进一步的改进是，第n+1位所述触发器的输出信号为1时，所述读写控制信号为读信号，在所述读信号的控制下对所述存储单元阵列进行读操作，所述读操作中，所述计数从0开始逐渐增加并通过所述灵敏放大器依次读取和所述计数相同的地址中的数据。
本发明通过在晶圆上设置由测试图形组成的精简指令内建自我测试电路，能形成用于静态存储器功能检测的晶圆允收测试模块，从而能直接采用仅能提供直流电压的晶圆允收测试设备对静态存储器进行功能检测，从而不需依赖存储器的专用测试机台进行静态存储器功能检测，能简化静态存储器功能检测的测试程序，还能实现简单稳健的测试以及能降低测试设备成本，且电路简单且能稳健运行，还能提高测试效率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有静态存储器功能检测的设备连接图；
图2是本发明实施例用于静态存储器功能检测的晶圆允收测试模块的结构图；
图3是本发明较佳实施例用于静态存储器功能检测的晶圆允收测试模块的结构图；
图4是本发明较佳实施例用于静态存储器功能检测的晶圆允收测试模块读写控制示意图。
具体实施方式
如图2所示，是本发明实施例用于静态存储器功能检测的晶圆允收测试模块的结构图；本发明实施例用于静态存储器功能检测的晶圆允收测试模块包括形成于晶圆1上的由测试图形组成的精简指令内建自我测试电路，所述精简指令内建自我测试电路用于对形成于所述晶圆1上的静态存储器进行功能检测。
所述静态存储器包括存储单元阵列2，地址解码器3，数据输入端口4，灵敏放大器5。
所述精简指令内建自我测试电路包括：环形振荡器8，分频器9，计数器10，数据锁存器和比较器7。其中环形振荡器8、分频器9和计数器10组成的电路结构单独用标记6表示。
所述精简指令内建自我测试电路在晶圆允收测试设备提供的直流电压下工作。
所述环形振荡器8和所述分频器9用于形成内部时钟信号CLK。
所述计数器10用于对所述内部时钟信号CLK进行计数，所述计数同时作为所述地址解码器3和所述数据输入端口4的输入信号；所述计数器10的最高有效位作为读写控制信号R/W Control。
所述数据锁存器和比较器7连接所述地址解码器3的输出端和所述灵敏放大器5的输出端，所述数据锁存器和比较器7用于对所述地址解码器3的输出信号和所述灵敏放大器5的输出信号进行比较并根据比较结果判断测试结果是成功还是失败。
本发明实施例通过在晶圆1上设置由测试图形组成的精简指令内建自我测试电路，能形成用于静态存储器功能检测的晶圆允收测试模块，从而能直接采用仅能提供直流电压的晶圆允收测试设备对静态存储器进行功能检测，从而不需依赖存储器的专用测试机台进行静态存储器功能检测，能简化静态存储器功能检测的测试程序，还能实现简单稳健的测试以及能降低测试设备成本，且电路简单且能稳健运行。
如图4所示，是本发明较佳实施例用于静态存储器功能检测的晶圆允收测试模块的结构图；本发明较佳实施例是在图3所示的本发明实施例的基础上做进一步的改进形成的，本发明较佳实施例还具有如下特征：
所述环形振荡器8由奇数个反相器11首尾相连形成。
所述计数器10由n+1位触发器12连接形成，由第1至n位的所述触发器12的输出信号形成n位所述计数，由第n+1位所述触发器12的输出信号形成所述读写控制信号R/WControl。
所述触发器12采用D触发器。
图4中，n为所述触发器12的输出信号分别形成n位所述地址即信号A1、A2至An到所述地址解码器3以及n为数据即信号D1、D2至Dn到所述数据输入端口4。
图4中，标记11所示的信号图中显示了前4个所述触发器12所输出的数据的时许图，D1为第一位所述触发器12的Q端的输出信号，D2为第二位所述触发器12的Q端的输出信号，D3为第三位所述触发器12的Q端的输出信号，D4为第四位所述触发器12的Q端的输出信号，可以看出，信号D1至D4的周期依次翻倍，以信号D1为最低位，信号D4位最高位，则，信号D1至D4能表示0至31共32个所述计数，之后从32开始又变为0计数。
当所述数据锁存器和比较器7的输出表示所述地址解码器3的输出信号和所述灵敏放大器5的输出信号相同时，所述测试结果为成功；当所述数据锁存器和比较器7的输出表示所述地址解码器3的输出信号和所述灵敏放大器5的输出信号不相同时，所述测试结果为失败。
当第n+1位所述触发器12的输出信号为0时，所述读写控制信号R/W Control为写信号，在所述写信号的控制下对所述存储单元阵列2进行写操作，所述写操作中，所述计数从0开始逐渐增加并依次在和所述计数相同的地址中写入和所述计数相同的数据。
当第n+1位所述触发器12的输出信号为1时，所述读写控制信号R/W Control为读信号，在所述读信号的控制下对所述存储单元阵列2进行读操作，所述读操作中，所述计数从0开始逐渐增加并通过所述灵敏放大器5依次读取和所述计数相同的地址中的数据。
所述存储单元阵列2的存储单元的数量小于等于2n。
如图4所示，是本发明较佳实施例用于静态存储器功能检测的晶圆允收测试模块读写控制示意图，图4中的电路结构图依然采用图2所示的模块化结构，图4中以n＝2，所述存储单元阵列2中包括4个所述存储单元为例进行说明：
由于n＝2，故完成对所述存储单元阵列2的所有存储单元的测试共需要2(n+1)即8个时钟周期，地址为2位地址，共有4个；数据也有4个值。如下面表一所示，第1-4个时钟周期都为写操作，操作顺序为：从地址00开始，下一个地址为地址01，再下一个地址为地址10，最后的地址为地址11，图4中用箭头表示了写入操作顺序，各地址写入的数据和地址相同。
第5-8个时钟周期都为读操作，读作顺序和写操作的顺序相同。
由上可知，实现如表一的测试时需要所述计数器10共需要采用3位所述触发器12，前两位所述触发器12用于输出所述计数并依次输出00至11这四个地址和数据所需要的值；第3位所述触发器12的输出信号则作为读写控制信号R/W Control，如第3位所述触发器12的输出信号为0时，实现写操作；第3位所述触发器12的输出信号为1时，实现读操作。
所述精简指令内建自我测试电路包括：环形振荡器8，分频器9，计数器10，数据锁存器和比较器7。其中环形振荡器8、分频器9和计数器10组成的电路结构单独用标记6表示。
所述精简指令内建自我测试电路在晶圆允收测试设备提供的直流电压下工作。
所述环形振荡器8和所述分频器9用于形成内部时钟信号CLK。
所述计数器10用于对所述内部时钟信号CLK进行计数，所述计数同时作为所述地址解码器3和所述数据输入端口4的输入信号；所述计数器10的最高有效位作为读写控制信号R/W Control。
表一
时钟周期 地址 操作 数据
1 00 写 00
2 01 写 01
3 10 写 10
4 11 写 11
5 00 读 00
6 01 读 01
7 10 读 10
8 11 读 11
本发明实施例用于静态存储器功能检测的晶圆允收测试方法包括：在晶圆1的制造过程中，在所述晶圆1上形成晶体存储器的同时，还包括在所述晶圆1上形成晶圆允收测试模块的步骤，所述晶圆允收测试模块包括形成于晶圆1上的由测试图形组成的精简指令内建自我测试电路，所述精简指令内建自我测试电路用于对所述静态存储器进行功能检测。
如图2所示，所述静态存储器包括存储单元阵列2，地址解码器3，数据输入端口4，灵敏放大器5。
所述精简指令内建自我测试电路包括：环形振荡器8，分频器9，计数器10，数据锁存器和比较器7。其中环形振荡器8、分频器9和计数器10组成的电路结构单独用标记6表示。
所述精简指令内建自我测试电路在晶圆允收测试设备提供的直流电压下工作。
所述环形振荡器8和所述分频器9用于形成内部时钟信号CLK。
所述计数器10用于对所述内部时钟信号CLK进行计数，所述计数同时作为所述地址解码器3和所述数据输入端口4的输入信号；所述计数器10的最高有效位作为读写控制信号R/W Control。
所述数据锁存器和比较器7连接所述地址解码器3的输出端和所述灵敏放大器5的输出端，所述数据锁存器和比较器7用于对所述地址解码器3的输出信号和所述灵敏放大器5的输出信号进行比较并根据比较结果判断测试结果是成功还是失败。
在本发明较佳实施例方法中还具有如下特征：
所述环形振荡器8由奇数个反相器11首尾相连形成。
所述计数器10由n+1位触发器12连接形成，由第1至n位的所述触发器12的输出信号形成n位所述计数，由第n+1位所述触发器12的输出信号形成所述读写控制信号R/WControl。
所述触发器12采用D触发器。
图4中，标记11所示的信号图中显示了前4个所述触发器12所输出的数据的时许图，D1为第一位所述触发器12的Q端的输出信号，D2为第二位所述触发器12的Q端的输出信号，D3为第三位所述触发器12的Q端的输出信号，D4为第四位所述触发器12的Q端的输出信号，可以看出，信号D1至D4的周期依次翻倍，以信号D1为最低位，信号D4位最高位，则，信号D1至D4能表示0至31共32个所述计数，之后从32开始又变为0计数。
当所述数据锁存器和比较器7的输出表示所述地址解码器3的输出信号和所述灵敏放大器5的输出信号相同时，所述测试结果为成功；当所述数据锁存器和比较器7的输出表示所述地址解码器3的输出信号和所述灵敏放大器5的输出信号不相同时，所述测试结果为失败。
当第n+1位所述触发器12的输出信号为0时，所述读写控制信号R/W Control为写信号，在所述写信号的控制下对所述存储单元阵列2进行写操作，所述写操作中，所述计数从0开始逐渐增加并依次在和所述计数相同的地址中写入和所述计数相同的数据。
当第n+1位所述触发器12的输出信号为1时，所述读写控制信号R/W Control为读信号，在所述读信号的控制下对所述存储单元阵列2进行读操作，所述读操作中，所述计数从0开始逐渐增加并通过所述灵敏放大器5依次读取和所述计数相同的地址中的数据。
所述存储单元阵列2的存储单元的数量小于等于2n。
如图4所示，是本发明较佳实施例用于静态存储器功能检测的晶圆允收测试方法中的读写控制示意图，图4中的电路结构图依然采用图2所示的模块化结构，图4中以n＝2，所述存储单元阵列2中包括4个所述存储单元为例进行说明：
由于n＝2，故完成对所述存储单元阵列2的所有存储单元的测试共需要2(n+1)即8个时钟周期，地址为2位地址，共有4个；数据也有4个值。如上面表一所示，第1-4个时钟周期都为写操作，操作顺序为：从地址00开始，下一个地址为地址01，再下一个地址为地址10，最后的地址为地址11，图4中用箭头表示了写入操作顺序，各地址写入的数据和地址相同。
第5-8个时钟周期都为读操作，读作顺序和写操作的顺序相同。
由上可知，实现如表一的测试时需要所述计数器10共需要采用3位所述触发器12，前两位所述触发器12用于输出所述计数并依次输出00至11这四个地址和数据所需要的值；第3位所述触发器12的输出信号则作为读写控制信号R/W Control，如第3位所述触发器12的输出信号为0时，实现写操作；第3位所述触发器12的输出信号为1时，实现读操作。
所述精简指令内建自我测试电路包括：环形振荡器8，分频器9，计数器10，数据锁存器和比较器7。其中环形振荡器8、分频器9和计数器10组成的电路结构单独用标记6表示。
所述精简指令内建自我测试电路在晶圆允收测试设备提供的直流电压下工作。
所述环形振荡器8和所述分频器9用于形成内部时钟信号CLK。
所述计数器10用于对所述内部时钟信号CLK进行计数，所述计数同时作为所述地址解码器3和所述数据输入端口4的输入信号；所述计数器10的最高有效位作为读写控制信号R/W Control。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (9)

1.一种用于静态存储器功能检测的晶圆允收测试模块，其特征在于：晶圆允收测试模块包括形成于晶圆上的由测试图形组成的精简指令内建自我测试电路，所述精简指令内建自我测试电路用于对形成于所述晶圆上的静态存储器进行功能检测；
所述静态存储器包括存储单元阵列，地址解码器，数据输入端口，灵敏放大器；
所述精简指令内建自我测试电路包括：环形振荡器，分频器，计数器，数据锁存器和比较器；
所述精简指令内建自我测试电路在晶圆允收测试设备提供的直流电压下工作；
所述环形振荡器和所述分频器用于形成内部时钟信号；
所述计数器用于对所述内部时钟信号进行计数，所述计数同时作为所述地址解码器和所述数据输入端口的输入信号；所述计数器的最高有效位作为读写控制信号；
所述数据锁存器和比较器连接所述地址解码器的输出端和所述灵敏放大器的输出端，所述数据锁存器和比较器用于对所述地址解码器的输出信号和所述灵敏放大器的输出信号进行比较并根据比较结果判断测试结果是成功还是失败；
所述计数器由n+1位触发器连接形成，由第1至n位的所述触发器的输出信号形成n位所述计数，由第n+1位所述触发器的输出信号形成所述读写控制信号；
第n+1位所述触发器的输出信号为0时，所述读写控制信号为写信号，在所述写信号的控制下对所述存储单元阵列进行写操作，所述写操作中，所述计数从0开始逐渐增加并依次在和所述计数相同的地址中写入和所述计数相同的数据；
第n+1位所述触发器的输出信号为1时，所述读写控制信号为读信号，在所述读信号的控制下对所述存储单元阵列进行读操作，所述读操作中，所述计数从0开始逐渐增加并通过所述灵敏放大器依次读取和所述计数相同的地址中的数据。
2.如权利要求1所述的用于静态存储器功能检测的晶圆允收测试模块，其特征在于：所述环形振荡器由奇数个反相器首尾相连形成。
3.如权利要求1所述的用于静态存储器功能检测的晶圆允收测试模块，其特征在于：所述触发器采用D触发器。
4.如权利要求1所述的用于静态存储器功能检测的晶圆允收测试模块，其特征在于：当所述数据锁存器和比较器的输出表示所述地址解码器的输出信号和所述灵敏放大器的输出信号相同时，所述测试结果为成功；当所述数据锁存器和比较器的输出表示所述地址解码器的输出信号和所述灵敏放大器的输出信号不相同时，所述测试结果为失败。
5.如权利要求1所述的用于静态存储器功能检测的晶圆允收测试模块，其特征在于：所述存储单元阵列的存储单元的数量小于等于2n。
6.一种用于静态存储器功能检测的晶圆允收测试方法，其特征在于：在晶圆的制造过程中，在所述晶圆上形成晶体存储器的同时，还包括在所述晶圆上形成晶圆允收测试模块的步骤，所述晶圆允收测试模块包括形成于晶圆上的由测试图形组成的精简指令内建自我测试电路，所述精简指令内建自我测试电路用于对所述静态存储器进行功能检测；
所述静态存储器包括存储单元阵列，地址解码器，数据输入端口，灵敏放大器；
所述精简指令内建自我测试电路包括：环形振荡器，分频器，计数器，数据锁存器和比较器；
所述精简指令内建自我测试电路在晶圆允收测试设备提供的直流电压下工作；
所述环形振荡器和所述分频器用于形成内部时钟信号；
所述计数器用于对所述内部时钟信号进行计数，所述计数同时作为所述地址解码器和所述数据输入端口的输入信号；所述计数器的最高有效位作为读写控制信号；
所述数据锁存器和比较器连接所述地址解码器的输出端和所述灵敏放大器的输出端，所述数据锁存器和比较器用于对所述地址解码器的输出信号和所述灵敏放大器的输出信号进行比较并根据比较结果判断测试结果是成功还是失败；
所述计数器由n+1位触发器连接形成，由第1至n位的所述触发器的输出信号形成n位所述计数，由第n+1位所述触发器的输出信号形成所述读写控制信号；
第n+1位所述触发器的输出信号为0时，所述读写控制信号为写信号，在所述写信号的控制下对所述存储单元阵列进行写操作，所述写操作中，所述计数从0开始逐渐增加并依次在和所述计数相同的地址中写入和所述计数相同的数据；
第n+1位所述触发器的输出信号为1时，所述读写控制信号为读信号，在所述读信号的控制下对所述存储单元阵列进行读操作，所述读操作中，所述计数从0开始逐渐增加并通过所述灵敏放大器依次读取和所述计数相同的地址中的数据。
7.如权利要求6所述的用于静态存储器功能检测的晶圆允收测试方法，其特征在于：所述环形振荡器由奇数个反相器首尾相连形成。
8.如权利要求6所述的用于静态存储器功能检测的晶圆允收测试方法，其特征在于：所述触发器采用D触发器。
9.如权利要求6所述的用于静态存储器功能检测的晶圆允收测试方法，其特征在于：当所述数据锁存器和比较器的输出表示所述地址解码器的输出信号和所述灵敏放大器的输出信号相同时，所述测试结果为成功；当所述数据锁存器和比较器的输出表示所述地址解码器的输出信号和所述灵敏放大器的输出信号不相同时，所述测试结果为失败。
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