KR100546538B1 - 시험 시간을 단축시키기 위한 내부 클럭 증대 - Google Patents

시험 시간을 단축시키기 위한 내부 클럭 증대 Download PDF

Info

Publication number
KR100546538B1
KR100546538B1 KR1019990041433A KR19990041433A KR100546538B1 KR 100546538 B1 KR100546538 B1 KR 100546538B1 KR 1019990041433 A KR1019990041433 A KR 1019990041433A KR 19990041433 A KR19990041433 A KR 19990041433A KR 100546538 B1 KR100546538 B1 KR 100546538B1
Authority
KR
South Korea
Prior art keywords
circuit
sequence
data
clock signal
logical combination
Prior art date
Application number
KR1019990041433A
Other languages
English (en)
Other versions
KR20000023473A (ko
Inventor
고마이유따까
노우드로거
페니다니엘브라이언
Original Assignee
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 텍사스 인스트루먼츠 인코포레이티드 filed Critical 텍사스 인스트루먼츠 인코포레이티드
Publication of KR20000023473A publication Critical patent/KR20000023473A/ko
Application granted granted Critical
Publication of KR100546538B1 publication Critical patent/KR100546538B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/40—Response verification devices using compression techniques
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명의 회로는 클럭 회로(215, 217)가 제1 논리 상태 및 제2 논리 상태를 가지는 제어 신호를 수신하도록 연결되어 설계된다. 클럭 회로는 제1 논리 상태에 응답하여 제1 클럭 신호(CLK)를 생성하고 제2 논리 상태에 응답하여 제2 클럭 신호(*CLK)를 생성한다. 제2 클럭 신호는 제1 클럭 신호의 주파수의 적어도 2배인 주파수를 가진다. 주소 계수기(221)는 제1 및 제2 클럭 신호를 수신하기 위해 연결된다. 주소 계수기는 제1 및 제2 클럭 신호 중의 하나에 대응하는 주소 신호의 시퀀스를 생성한다. 메모리 셀의 어레이는 주소 신호 시퀀스에 대응하는 데이터 비트의 시퀀스를 생성하도록 배열된다. 논리 회로(235, 239, 240)는 데이터 비트의 시퀀스를 수신하도록 연결된다. 논리 회로는 데이터 비트의 시퀀스의 논리적인 조합을 생성한다.
클럭 회로, 메모리 시험 회로, 클럭 신호, 클럭 신호 주파수, 주소 계수기, 논리 회로

Description

시험 시간을 단축시키기 위한 내부 클럭 증대{INTERNAL CLOCK MULTIPLICATION FOR TEST TIME REDUCTION}
도 1은 본 발명에 따른 내부 클럭 증대를 채용할 메모리 회로의 기능 블록도.
도 2는 본 발명의 데이터 압축 회로 기능 블록도.
도 3A 및 3B는 본 발명의 내부 클럭 증대 회로의 일 실시예를 도시하는 도면.
도 4는 본 발명의 내부 클럭 증대 회로의 또 다른 실시예를 도시하는 도면.
도 5A 내지 도 5C는 본 발명의 내부 클럭 증대 회로의 또 다른 실시예를 도시하는 도면.
도 6은 도 2의 데이터 압축 회로의 개략도.
도 7은 본 발명의 데이터 압축 회로의 또 다른 실시예의 개략도.
<도면의 주요 부분에 대한 부호의 설명>
221: 열 주소 계수기
225: 열 디코더
235: Zt 대 Yt 압축기
239: Yt 비트 비교기
249: Yt 대 Y 압축기
본 발명은 집적 회로에 관한 것으로, 구체적으로는 시험 설계(design-for-test: DFT) 회로를 갖는 집적 회로에 관한 것이다.
현재의 상보형 금속 산화 반도체(CMOS) 동기성 동적 랜덤 액세스 메모리(SDRAM) 회로는 데스크 탑 및 휴대용 컴퓨터 시스템을 포함하는 다양한 응용에서 주메모리로 자주 사용된다. 시스템 기술이 발전함에 따라 고속 데이터 속도를 달성하기 위해서는 클럭 속도 및 메모리 버스 폭이 계속 증가되어야 한다. 이 두 방법은 모든 조건 하에서 메모리 회로의 기능성을 보장해야 한다는 제약을 메모리 시험기 상에 동일하게 부과한다. 이전의 메모리 시험 설계 회로는 메모리 어레이에서 병렬로 추출된 다중 데이터 비트를 등가의 압축 비트를 생성하기 위해서 논리적으로 조합한다. 메모리 시험기는 다중 데이터 비트들의 이 대표 압축 비트를 평가하여 시험되어야 하는 메모리 회로의 외관상 크기를 감소시켰다. 그러나, 이러한 시험 방법은 현재 메모리 시험기의 동작 속도보다 최신 메모리 회로의 동작 속도가 상당히 높기 때문에 충분하지 않다. 그러므로, 현재의 메모리 시험기는 메모리 회로 생산을 상당히 제한한다. 그러나, 메모리 시험기의 업그레이드는 상당한 비용 부담을 부담시킬 것이다.
메모리 시험기의 이러한 제약은 버스트 모드로 동작하는 SDRAM 회로에 대해 특히 명백해진다. SDRAM 회로는 초기 행과 열의 주소 신호를 버스트 판독 사이클에서 수신한다. 내부 주소 계수기는 시스템 클럭 신호와 동기로 데이터 워드의 각 비트 위치에 대응하는 데이터 비트들의 병렬 시퀀스를 생성하기 위해 이 초기 주소를 증가시킨다. SDRAM 회로가 잠재적으로 메모리 시험기보다 빠르게 동작할 수 있지만, 데이터 비트 시퀀스의 입력 및 출력 데이터 속도 모두가 메모리 시험기의 속도에 의해 제한된다. 그러므로, 메모리 시험기는 종래의 상당히 병렬화된 DFT 회로를 구비하여도 SDRAM 생산에 심각하게 제약을 가한다.
이러한 문제점은 제1 논리 상태 및 제2 논리 상태를 가지는 제어 신호를 수신하기 위해 연결된 클럭 회로를 포함하는 회로에 의해 해결된다. 클럭 회로는 제1 논리 상태에 응답하여 제1 클럭 신호를 생성하고 제2 논리 상태에 응답하여 제2 클럭 신호를 생성한다. 제2 클럭 신호는 제1 클럭 신호의 주파수의 적어도 2배인 주파수를 가진다. 주소 계수기는 제1 및 제2 클럭 신호를 수신하기 위해 연결되고 제1 및 제2 클럭 신호 중의 하나에 대응하는 주소 신호의 시퀀스를 생성한다. 메모리 셀의 어레이는 주소 신호 시퀀스에 대응하는 데이터 비트의 시퀀스를 생성하도록 배열된다. 논리 회로는 데이터 비트의 시퀀스를 수신하도록 연결되고 논리 회로는 데이터 비트의 시퀀스의 논리적인 조합을 생성한다.
본 발명은 시간에 대해 X, Y, Z차원에서 고도로 병렬화된 데이터 압축을 제공한다. 시퀀스의 다수의 데이터 비트들은 제1 데이터 속도로 메모리 어레이로부터 판독되고, 압축되어 제2 데이터 속도로 출력 단자에 생성된다.
도 1을 참조하면, 본 발명에 따른 내부 클럭 증대(internal clock multiplication)을 채용할 수 있는 메모리 회로의 기능 블록도가 도시되어 있다. 메모리 회로의 제어 논리부(103)는 메모리 회로의 동작을 제어하기 위해 단자(101)에 클럭 인에이블 신호 CKE, 시스템 클럭 신호 CLK, 행 주소 스트로브 RAS#, 열 주소 스트로브 CAS#를 포함하는 제어 신호를 수신한다. 주소 레지스터(109)는 주소 신호 A0-A11 및 뱅크 주소 신호 BA0-BA1를 단자(107)에서 수신한다. 정상 동작 중에는, 뱅크 주소 신호는 메모리 셀의 뱅크(121)를 활성화시키기 위해 뱅크 제어 논리 회로(117)에 인가된다. 메모리 셀의 각 뱅크는 행렬, 혹은 메모리 셀의 X 및 Y차원으로 배열된다. 메모리 회로는 4개의 뱅크 또는 Z차원으로 더 배열된다. 행 주소 신호는 메모리 셀의 활성화된 뱅크 내에서 워드 라인을 선택하기 위해 행 주소 다중기(113)를 통해 각 행 주소 래치 및 디코드 회로(115)에 인가된다. 열 주소 신호는 열 주소 계수기 및 래치 회로(119)에 인가된다. 열 주소 계수기는 초기 열 주소를 로드하고 동작 중의 판독 및 기록 모드 도중에 시스템 클럭 신호와 동기하여 주소 신호의 시퀀스를 생성한다. 이 주소 시퀀스는 활성화된 뱅크의 선택된 워드 라인으로부터 메모리 셀들을 선택하기 위해 열 디코드 회로(127)에 인가된다. 이 선택된 메모리 셀들은 데이터 출력 레지스터(129) 또는 데이터 입력 레지스터(131) 각각을 통해 데이터 단자(133)에서 생성되거나 수신된다.
도 2를 참조하면서, 본 발명의 내부 클럭 증대 및 데이터 압축을 상세히 설명한다. 제어 논리부(103)는 병렬 시험 동작 중에 하이 레벨 제어 신호 TEST를 단자(201)에서 생성한다. 뱅크 제어 논리 회로(117)는 제어 신호 TEST에 응답하여 병렬 동작을 위한 메모리 셀의 4뱅크 모두를 활성화시킨다. 동일한 논리적 주소를 가지는 행렬은 뱅크에서 활성화되어 4뱅크 각각으로부터 8비트의 병렬 데이터가 생성된다. 제어 신호 TEST 및 제어 신호 CAS는 제어 신호 DFT 및 상보 제어 신호 /DFT를 생성하기 위해 AND 게이트(202)로 인가된다. 제어 신호 DFT의 저논리 상태는 CMOS 통과 게이트(215)를 도통시켜 클럭 신호 CLK를 클럭 신호 IOCLK로 단자(219)에서 전도시킨다. 그러나 제어 신호 DFT의 하리 논리 레벨은 CMOS 통과 게이트를 도통시켜 그에 의해 증대된 클럭 신호 *CLK를 병렬 시험 동작을 위한 클럭 신호 IOCLK로 전도시킨다. 이 증대 클럭 신호 *CLK는 양호하게는 클럭 신호 CLK의 적어도 2배 주파수의 정수배인 주파수를 가진다. 클럭 신호 IOCLK의 증대 주파수는 열 주소 계수기(221)로 인가된다. 열 주소 계수기(221)는 M열 주소 신호를 증대 속도로 버스트 모드 동작의 각 사이클 동안 열 디코더(225)에 순서적으로 인가한다. 그리고 나서 열 디코더(225)는 N열 선택 신호를 증대 속도로 각 사이클 동안 I/O 게이팅 논리 회로(229)에 인가한다. 정상적인 동작 중에, I/O 게이팅 논리 회로(229)는, 예를 들면, 각각 8병렬 데이터 비트의 4워드 버스트를 Y CMOS 통과 게이트(253)를 통해 데이터 출력 레지스터(129)에 인가한다.
그러나 병렬 시험 중에, I/O 게이팅 논리 회로(229)는 각 증대 클럭 사이클 동안 Y*4 또는 Z비트의 데이터를 버스(233)에 생성하고 버스트 시간 동안 Zt비트의 데이터를 생성한다. I/O 게이팅 논리 회로(229)는 4개의 뱅크, 8비트와 4개의 증대 클럭 사이클들에 걸친 4워드 버스트의 적인, 즉 128 비트인 적을 Zt 대 Yt 압축 회로(235)에 인가한다. Zt 대 Yt 압축 회로(235)는 각 뱅크로부터의 대응 비트를 하나의 등가 비트로 변환한다. 그러므로, 128비트는 32 등가 비트 즉 4개의 증대 클럭 사이클들 각각 동안 하나의 8비트 워드로 변환된다. 그 다음에는, 본 발명의 양호한 실시예에서, 잠재된 데이터 에러를 식별하기 위해 Yt 비트는 다음에 Yt 대응 기준 비트와 비교된다. Yt 기준 비트는 버스트 판독 사이클 이전에 임시 저장 레지스터에 로드되어 새로운 데이터의 시험이 새로운 기준 비트를 기록하기를 요구할 때까지 유지된다. 그 다음, 비교된 Yt 비트가 Yt 대 Y 압축 회로(249)에 인가된다. 이 압축 회로는 예를 들면 증대 클럭이 시스템 클럭 신호 CLK의 주파수의 2배인 주파수를 가질 때 2개의 8비트 워드의 각 시퀀스를 단일 8비트 워드로 변환한다. 이 단일 8비트 워드는 시스템 클럭 신호 CLK의 사이클에 대응하는 시간에 출력 단자(133)에서 생성되기 위해 Y CMOS 통과 게이트(255)에 의해 데이터 출력 레지스터(129)로 전도된다.
이 내부 클럭 주파수 증대는 시험 효율 및 시험 시간 단축을 위해 상당히 유리하다. 시험 효율은, 메모리 시험기가 시스템 클럭 주파수에서 동작하는 반면, 메모리 회로가 증대 내부 클럭 주파수에서 동작하기 때문에 상당히 개선된다. 그러므로, 메모리 회로의 클럭 주파수의 반주파수에서 동작하는 저속 메모리 시험기도 최신 회로를 시험하기에 효과적이다. 시험 시간은 이전 방법에 비해 상당히 감소한다. X, Y, Z차원에서 상당히 병렬화된 메모리 비트들의 압축은 증대 클럭 주파수로 나누어진 시스템 클럭 주파수의 비율과 동일한 인수만큼, 양호하게는 최소한 1/2만큼, 시간상 더 압축된다.
도 3A를 참조하면서, 본 발명의 내부 클럭 증대 회로를 도 3B의 타이밍도를 참조하여 상세히 설명한다. 클럭 증대 회로는 리드선(205) 상의 시스템 클럭 신호 CLK의 상승 에지를 시간 t0에서 수신한다. AND 게이트(305), 지연 회로(301), 인버터(303)로 형성된 상승 에지 펄스 발생 회로는 시스템 클럭 신호 CLK의 상승 에지에 응답하여 시간 t0로부터 시간 t1까지의 시간동안 리드선(307) 상에 하이 레벨 펄스를 생성한다. 이 하이 레벨 펄스는 OR 게이트(317)에 의해 리드선(207) 상의 증대 클럭 신호 *CLK로 전도된다. 시간 t2에서 시스템 클럭 신호 CLK의 다음 하강 에지가 NOR 게이트(313), 지연 회로(309), 인버터(311)에 의해 형성된 하강 에지 펄스 발생 회로로 인가된다. 이 하강 에지 펄스 발생 회로는 시스템 클럭 신호 CLK의 하강 에지에 응답하여 시간 t2로부터 시간 t3까지의 시간동안 리드선(315) 상에 하이 레벨 펄스를 생성한다. 이 하이 레벨 펄스도 OR 게이트(317)에 의해 리드선(207) 상의 증대 클럭 신호 *CLK로 전도된다. 이 사이클은 시간 t4에서 반복되어 시스템 클럭 신호 CLK의 주파수의 2배 주파수를 가지는 증대 클럭 신호 *CLK를 생성한다. 병렬 시험 모드 동작에서, 제어 신호 DFT는 하이 레벨이고 상보 제어 신호 /DFT는 로우 레벨이어서, 그에 의해 CMOS 통과 게이트(217)를 도통시키고 증대 클럭 신호 *CLK를 내부 클럭 신호 IOCLK로 전도한다.
도 6을 참조하면서, 도 2의 데이터 압축 회로를 상세히 설명한다. 병렬 시험 모드에서, 메모리 셀(121) 및 감지 증폭기(123)의 4뱅크 각각은 각각의 8비트 워드를 증대 클럭 신호 *CLK의 각 사이클 동안 버스들(605, 607, 609, 611)에 동시에 생성한다. 128비트 대 32비트인 Zt 대 Yt 압축은 8 AND 게이트(639) 및 8 NOR 게이트(643)에 의해 증대 클럭 신호 *CLK의 4사이클에 걸쳐 수행된다. 그러므로, 32 비트는 증대 클럭 신호 *CLK의 각 사이클 동안 8비트로 변환된다. 각 AND 게이트(639)는 각 뱅크로부터의 각각의 비트에 대해 논리적 AND 기능을 수행한다. 각 대응 NOR 게이트(643)는 각 뱅크로부터의 동일한 각 비트에 대해 논리적 NOR 기능을 수행한다. 트랜지스터(649-663)로 형성된 8 복합 게이트(complex gate)는 각 AND 및 NOR 게이트로부터 논리 신호를 수신하여 버스(243) 상의 기준 비트와 Yt비트의 비교를 수행한다. 각각의 복합 게이트는 버스(667) 상에 공통 출력을 갖는 두개의 3상 인버터를 포함한다. 각 복합 게이트는 트랜지스터(665)를 불통시키고 트랜지스터(647)를 도통시키는 리드선(219) 상의 내부 클럭 신호 IOCLK의 하강 에지에 의해 인에이블된다. 복합 게이트의 동작을 표 1을 참조하여 설명한다.
REF AND NOR 667 128
0 0 1 1 x x 0 1 0 1 x x 1 0 1 0 1 0 1 0
트랜지스터(649-655)로 형성된 제1 삼상 인버터(tristate inverter)는 표 1의 상위 반쪽에 표시된 바와 같이 버스(243) 상의 로우 레벨 기준 비트에 의해 인에이블된다. 버스(667) 상의 출력 신호는 NOR 출력의 상보 신호이고, AND 출력은 '무시(don't care)'항이다. 데이터 에러가 없는 경우에 대해, 각 NOR 입력은 기준 비트의 로우 레벨과 일치하고, 대응 NOR 출력은 하이 레벨이다. 그러나, 임의의 데이터 비트가 기준 비트와 다르면, NOR 출력은 로우 레벨로 되어, 데이터 에러를 표시한다. 대안으로써, 버스(243) 상의 하이 레벨 기준 비트는 표 1의 하위 반쪽에 표시된 바와 같이 트랜지스터(657-663)에 의해 형성된 제2 삼상 인버터를 인에이블시킨다. 그러면, 버스(667) 상의 출력 신호는 AND 출력의 보수 신호이고 NOR 출력은 '무시'항이다. 데이터 에러가 없는 경우에, 각 AND 입력은 기준 비트의 하이 레벨과 일치하고, 대응하는 AND 출력은 하이 레벨이다. 그러나, 임의의 데이터 비트가 기준 비트와 다르면, AND 출력은 로우 레벨로 되어, 이에 의해 데이터 에러를 표시한다. 그러므로, 출력 버스(667) 상의 로우 논리 레벨은 내부 클럭 신호 IOCLK의 각 사이클에 대해 정확한 데이터 상태를 표시한다.
버스(667) 상의 출력 신호는 데이터 버스트의 Yt 대 Y 압축을 수행하기 위해 교차 결합(cross-coupled) NOR 게이트들(669 및 671)에 의해 형성된 8 플립 플롭들에 인가된다. 래치는 버스트 판독 동작 이전에 리드선(673) 상에 하이 레벨 열 주소 스트로브 펄스 CASP에 의해 버스(675) 상에 초기에 로우 레벨 출력 상태로 설정된다. 내부 클럭 신호 IOCLK의 하이 레벨은 트랜지스터(665)를 도통시켜, 버스(667) 상의 신호를 로우 레벨로 유지한다. 내부 클럭 신호 IOCLK의 로우 레벨은 복합 게이트를 인에이블하고 앞서 설명한 대로 비트 비교 결과를 래치로 제공한다. 내부 클럭 IOCLK의 임의의 사이클에 대한 버스(667) 상의 하이 레벨은 데이터 에러를 표시하고, 교차결합 NOR 게이트(669 및 671)에 의해 형성된 래치를 리셋하여 CMOS 통과 게이트(255)를 통해 버스(128)상에 하이 레벨 출력 신호를 생성할 것이다. 버스(128) 상의 이 하이 레벨 에러 신호는 순차적으로 데이터 출력 단자(133)에 생성되고 그 다음 판독 동작 또는 시스템 클럭 사이클에 대응하는 데이터 스트로브 동안 메모리 시험기에 의해 검출된다. 그러므로, 내부 클럭 신호 IOCLK의 임의의 사이클에 대응하는 버스트 판독 동작 중의 에러는 시스템 클럭 신호 CLK의 후속 사이클 동안 메모리 시험기에 의해 검출된다.
병렬 기록 동작은 종래의 병렬 시험 동작과 동일한 방식으로 처리된다. 외부 데이터 비트가 각 데이터 단자(133)로 버스트 기록 동작 중에 인가된다. 병렬 데이터 경로는 제어 신호 DFT에 응답하여 활성화되어 증대 클럭 주파수에서 메모리 셀로 데이터를 기록한다. 그러므로, 증대 클럭 주파수에서의 판독 및 기록 버스트 동작 모두 상당히 낮은 시스템 클럭 주파수에서 동작하는 메모리 시험기와 호환 가능하다. 그러므로, 시험 시간은 상당히 단축된다. 메모리 시험 시간은 메모리 시험기의 속도보다는 메모리 회로의 속도에 의해 제한된다. 더욱이, 메모리 회로와 동일한 클럭 주파수에서 동작할 필요가 없으므로 저속 메모리 시험기의 수명이 더 길어질 수 있다.
본 발명이 양호한 실시예를 참조하여 상세히 설명되었지만, 이 설명은 단지 예시를 위한 것이지, 제한하는 것으로 해석되어서는 안된다는 것을 이해하여야 한다. 예를 들면, 증대 클럭 발생기 회로의 또 다른 실시예가 도 4에 도시되어 있다. 시스템 클럭 신호 CLK는 리셋 펄스 신호 RST를 발생하기 위해 AND 게이트(405), 지연 회로(401), 및 인버터(403)에 의해 형성된 펄스 발생기 회로에 인가된다. 이 리셋 펄스 신호 RST는 고주파수 오실레이터/계수기 회로(409)를, 시스템 클럭 신호 CLK 주파수의 정수배인 주파수에 대한 초기 계수값으로 리셋한다. 고주파수 오실레이터/계수기 회로는 CMOS 통과 게이트(217)를 통해 내부 클럭 신호 IOCLK로 전도된 증대 클럭 신호 *CLK의 미리 정해진 수의 사이클을 생성한다. 시스템 클럭 신호 CLK의 후속하는 로우-투-하이 레벨로의 천이는 고주파수 오실레이터/계수기 회로를 리셋하고 처리는 반복된다.
클럭 증대에 대한 또 다른 실시예를 도 5A-5C를 참조하여 설명한다. 전압 제어 오실레이터 회로(501) (도 5B)는 리드선(207) 상의 BIAS의 레벨에 의해 결정된 주파수를 갖는 증대 클럭 신호 *CLK를 생성한다. 증대 클럭 신호 CLK는 병렬 시험 동작 중에 CMOS 통과 게이트(217)를 통해 내부 클럭 신호 IOCLK로 전도된다. 증대 클럭 신호 *CLK도 2비트 계수기 회로(503)에 인가된다. 2비트 계수기 회로로부터의 비트 신호 B0 및 B1은 이 두 비트가 모두 로우 레벨일 때 계수 조건의 끝을 검출하기 위해 NOR 게이트(509)에 인가된다. 이 계수 조건 끝의 위상은 비교기 회로(513)에 의해 시스템 클럭 신호 CLK의 위상과 비교된다 (도 5C). 계수 신호의 끝 EOC가 클럭 신호 CLK 전에 하이 레벨로 갈 때, NAND 게이트(545)는 리드선(549) 상에 로우 출력 펄스를 생성한다. 이러한 로우 출력 펄스는 트랜지스터(551)를 도통하여 BIAS 레벨을 증가시킨다. 대안으로, 클럭 신호 CLK의 로우 레벨에서 하이 레벨로의 천이가 계수 신호 EOC의 끝보다 선행할 때, NOR 게이트(547)는 하이 레벨 펄스를 생성하여 트랜지스터(555)를 도통한다. 트랜지스터(555)는 BIAS 레벨을 감소시키기 위해 펄스 지속시간 동안 전도한다.
전압 제어 오실레이터 회로 (도 5B)는 5개의 동일한 인버터(522-529)에 의해 형성된 링 오실레이터를 포함한다. 이 회로는 2개의 버퍼 인버터(531 및 533)를 더 포함한다. 각각의 동일한 인버터, 예를 들면, 인버터(522)는 트랜지스터(519)의 제어 게이트에서 BIAS의 레벨을 수신한다. BIAS의 로우 레벨은 트랜지스터(519)의 전도성을 증가시켜 링 오실레이터의 주파수를 증가시킨다. 대안으로, BIAS의 하이 레벨이 트랜지스터(519)의 전도성을 감소시켜, 링 오실레이터의 주파수를 감소시킨다.
본 발명의 발명 개념은 데이터 비트를 기준 비트와 비교할 필요가 없다. 도 7의 회로는 본 발명의 데이터 압축 회로의 또 다른 실시예를 도시한다. 앞서 설명한 Zt 대 Yt 압축은 8쌍의 AND 게이트(701 및 705)에 의해 수행된다. 전자는 버스(703) 상의 각 뱅크로부터의 각 데이터 비트의 참 상태의 논리적 AND를 생성한다. 후자는 버스(707) 상의 각 뱅크로부터의 동일한 각 데이터 비트의 상보 상태의 논리적 AND를 생성한다. 버스(703 및 707) 상의 신호는 8개의 각 XOR 게이트(709)에 인가된다. 이 XOR 게이트들로부터의 출력 신호는 버스(711)를 통해 NOR 게이트(713)에 인가된다. 각 XOR 게이트로부터의 하이 레벨 신호는 올바른 데이터 상태를 표시한다. 그러나, 로우 레벨은 최소한 하나의 데이터 에러를 표시한다. 버스(711) 상의 이 에러 신호는 인버트되어 앞서 설명한 바와 같이 내부 클럭 신호 IOCLK의 로우 레벨에 응답하여 교차 결합 NOR 게이트(669 및 671)에 의해 형성된 각 래치들에 인가된다. 따라서, 이 실시예의 데이터 압축 및 증대 내부 클럭 동작은 기준 데이터 비트와 비교할 필요없이 이전 실시예의 모든 유리함을 제공한다.
본 기술 분야의 숙련자는 본 발명의 실시예들의 상세 내역들에 있어서 다양한 변화들이 가능함을 잘 알 수 있을 것이다. 그러한 변화들 및 추가의 실시예들은 하기에 청구된 본 발명의 사상 및 진정한 범위 내에 포괄된다.
본 발명의 증대 내부 클럭을 사용하면 시험 효율 및 시험 시간 단축을 위해 상당히 유리하다. 또한, 메모리 시험기가 시스템 클럭 주파수에서 동작하는 반면, 메모리 회로가 증대 내부 클럭 주파수에서 동작하므로 시험 효율이 상당히 개선된다. 그러므로, 메모리 회로의 클럭 주파수의 반주파수에서 동작하는 저속 메모리 시험기도 고속의 최신 회로를 시험하기에 효과적이다.

Claims (21)

  1. 제1 논리 상태 및 제2 논리 상태를 가진 제어 신호를 수신하도록 연결된 클럭 회로 - 상기 클럭 회로는 상기 제1 논리 상태에 응답하여 제1 클럭 신호를 생성하고, 상기 제2 논리 상태에 응답하여 제2 클럭 신호를 생성하며, 상기 제2 클럭 신호는 상기 제1 클럭 신호의 주파수의 적어도 2배 주파수를 가짐 -;
    상기 제1 및 제2 클럭 신호 중의 하나를 수신하도록 연결되어, 상기 제1 및 제2 클럭 신호 중의 하나에 대응하는 주소 신호의 시퀀스를 생성하기 위한 주소 계수기;
    상기 주소 신호의 시퀀스에 대응하는 데이터 비트의 시퀀스를 생성하도록 배열된 메모리 셀의 어레이; 및
    상기 데이터 비트의 시퀀스를 수신하도록 연결되어, 상기 데이터 비트의 시퀀스의 논리 조합을 생성하도록 배열된 논리 회로
    를 포함하는 것을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 제어 신호는 시험 신호인 것을 특징으로 하는 회로.
  3. 제2항에 있어서, 상기 제2 클럭 신호 주파수는 상기 제1 클럭 신호 주파수의 정수배인 것을 특징으로 하는 회로.
  4. 제3항에 있어서, 상기 회로는 데이터 워드에 대응하는 복수의 데이터 단자들을 더 포함하고, 상기 복수의 단자들 각각은 상기 데이터 워드의 각각의 비트 위치에 대응하고, 상기 데이터 비트의 시퀀스의 각각의 데이터 비트는 상기 각각의 비트 위치 중 하나에 대응하는 회로.
  5. 제1항에 있어서, 상기 메모리 셀의 어레이는 메모리 셀의 제1 및 제2 뱅크를 더 포함하고, 상기 데이터 비트의 시퀀스는 각각의 뱅크로부터의 데이터 비트의 제1 및 제2 시퀀스를 포함하고, 상기 제1 시퀀스로부터의 각각의 데이터 비트는 상기 제2 시퀀스로부터의 데이터 비트에 시간상 대응하며, 상기 논리 조합은 상기 제1 및 제2 시퀀스 각각으로부터의 각 데이터 비트를 포함하는 것을 특징으로 하는 회로.
  6. 제1항에 있어서, 상기 논리 조합은 각각의 데이터 비트의 제1 논리 조합 및 각각의 데이터 비트의 제2 논리 조합을 포함하는 것을 특징으로 하는 회로.
  7. 제6항에 있어서, 상기 논리 조합은 상기 제1와 제2 논리 조합 중의 하나와 기준 데이터 비트의 대응하는 시퀀스와의 제3 논리 조합을 더 포함하는 것을 특징으로 하는 회로.
  8. 제6항에 있어서, 상기 회로는 패스 조건(pass condition)에 응답하여 출력 단자에서 제1 논리 상태를 생성하고, 패일 조건(fail condition)에 응답하여 상기 출력 단자에서 제2 논리 상태를 생성하는 것을 특징으로 하는 회로.
  9. 제1항에 있어서, 상기 논리 조합은 각각의 데이터 비트의 참 상태의 제1 논리 조합, 및 각각의 데이터 비트의 상보 상태의 제2 논리 조합을 포함하는 것을 특징으로 하는 회로.
  10. 제9항에 있어서, 상기 논리 조합은 병렬 시험 결과이고, 서로 다른 제1과 제2 논리의 조합은 패스 조건을 표시하며, 동일한 제1과 제2 논리의 조합은 패일 조건을 표시하는 것을 특징으로 하는 회로.
  11. 제9항에 있어서, 상기 회로는 패스 조건에 응답하여 출력 단자에서 상기 논리 조합을 생성하고, 패일 조건에 응답하여 상기 출력 단자에서 상기 논리 조합의 보수를 생성하는 것을 특징으로 하는 회로.
  12. 외부 클럭 신호 및 시험 신호를 수신하도록 연결된 클럭 회로 - 상기 시험 신호는 제1 논리 상태 및 제2 논리 상태를 갖고, 상기 클럭 회로는 상기 제1 논리 상태에 응답하여 시스템 클럭 신호의 주파수와 동일한 주파수를 가진 제1 클럭 신호를 생성하고, 상기 제2 논리 상태에 응답하여 제2 클럭 신호를 생성하며, 상기 제2 클럭 신호는 상기 제1 클럭 신호의 주파수의 적어도 2배 주파수를 가짐 -;
    상기 제1 및 제2 클럭 신호 중의 하나를 수신하도록 연결되며, 주소 신호의 시퀀스를 생성하는 주소 계수기 - 각각의 주소 신호는 상기 제1 및 제2 클럭 신호 중의 하나의 사이클에 대응함 -;
    상기 주소 신호의 시퀀스에 대응하는 데이터 비트의 시퀀스를 생성하도록 배열된 메모리 셀의 어레이; 및
    상기 데이터 비트의 시퀀스를 수신하도록 연결되고, 상기 데이터 비트의 시퀀스의 논리 조합을 생성하도록 배열된 논리 회로
    를 포함하는 것을 특징으로 하는 회로.
  13. 제12항에 있어서, 상기 제2 클럭 신호 주파수는 상기 제1 클럭 신호 주파수의 2배와 같은 정수배인 것을 특징으로 하는 회로.
  14. 제12항에 있어서, 데이터 워드에 대응하는 복수의 데이터 단자를 더 포함하고, 상기 복수의 단자의 각각은 상기 데이터 워드의 각 비트 위치에 대응하며, 상기 데이터 비트 시퀀스의 각각의 데이터 비트는 하나의 상기 각 비트 위치에 대응하는 것을 특징으로 하는 회로.
  15. 제12항에 있어서, 상기 메모리 셀의 어레이는 메모리 셀의 제1 및 제2 뱅크 를 더 포함하고, 상기 데이터 비트 시퀀스는 각각의 뱅크로부터의 데이터 비트의 제1 및 제2 시퀀스를 포함하고, 상기 제1 시퀀스로부터의 각 데이터 비트는 상기 제2 시퀀스로부터의 데이터 비트와 시간상 대응하며, 상기 논리 조합은 상기 제1 및 제2 시퀀스 각각으로부터의 각 데이터 비트를 포함하는 것을 특징으로 하는 회로.
  16. 제12항에 있어서, 상기 논리 조합은 각각의 데이터 비트의 제1 논리 조합, 및 각각의 데이터 비트의 제2 논리 조합을 포함하는 것을 특징으로 하는 회로.
  17. 제16항에 있어서, 상기 논리 조합은 상기 제1과 제2 논리 조합 중의 하나와기준 데이터 비트의 대응 시퀀스와의 제3 논리 조합을 더 포함하는 것을 특징으로 하는 회로.
  18. 제16항에 있어서, 상기 회로는 패스 조건에 응답하여 출력 단자에서 제1 논리 상태를 생성하고, 패일 조건에 응답하여 상기 출력 단자에서 제2 논리 상태를 생성하는 것을 특징으로 하는 회로.
  19. 제12항에 있어서, 상기 논리 조합은 각각의 데이터 비트의 참 상태의 제1 논리 조합, 및 각각의 데이터 비트의 상보 상태의 제2 논리 조합을 포함하는 것을 특징으로 하는 회로.
  20. 제19항에 있어서, 상기 논리 조합은 병렬 시험 결과이고, 서로 다른 제1과 제2 논리의 조합은 패스 조건을 가리키며, 동일한 제1과 제2 논리의 조합은 패일 조건을 가리키는 것을 특징으로 하는 회로.
  21. 제19항에 있어서, 상기 회로는 패스 조건에 응답하여 출력 단자에서 상기 논리 조합을 생성하고, 패일 조건에 응답하여 상기 출력 단자에서 상기 논리 조합의 보수를 생성하는 것을 특징으로 하는 회로.
KR1019990041433A 1998-09-29 1999-09-28 시험 시간을 단축시키기 위한 내부 클럭 증대 KR100546538B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10229598P 1998-09-29 1998-09-29
US60/102,295 1998-09-29

Publications (2)

Publication Number Publication Date
KR20000023473A KR20000023473A (ko) 2000-04-25
KR100546538B1 true KR100546538B1 (ko) 2006-01-26

Family

ID=22289140

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990041433A KR100546538B1 (ko) 1998-09-29 1999-09-28 시험 시간을 단축시키기 위한 내부 클럭 증대

Country Status (3)

Country Link
US (1) US6069829A (ko)
JP (1) JP2000106000A (ko)
KR (1) KR100546538B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
UA59384C2 (uk) * 1996-12-20 2003-09-15 Пфайзер, Інк. Похідні сульфонамідів та амідів як агоністи простагландину, фармацевтична композиція та способи лікування на їх основі
JP3307344B2 (ja) * 1998-10-29 2002-07-24 日本電気株式会社 半導体記憶装置
JP2000195262A (ja) * 1998-12-25 2000-07-14 Internatl Business Mach Corp <Ibm> Ｓｄｒａｍ及びｓｄｒａｍのデ―タ・アクセス方法
US6493647B1 (en) * 1999-12-29 2002-12-10 Advanced Micro Devices, Inc. Method and apparatus for exercising external memory with a memory built-in self-test
KR100499626B1 (ko) * 2000-12-18 2005-07-07 주식회사 하이닉스반도체 반도체 메모리 장치
KR100393217B1 (ko) * 2001-03-09 2003-07-31 삼성전자주식회사 메모리장치들과 데이터 버퍼를 동일한 클럭 주파수로동작시키기 위한 제어 회로를 구비하는 메모리 모듈
JP4115676B2 (ja) * 2001-03-16 2008-07-09 株式会社東芝 半導体記憶装置
KR100425446B1 (ko) * 2001-04-27 2004-03-30 삼성전자주식회사 캘리브레이션 될 소정의 클럭신호를 선택하는클럭선택회로를 구비하는 반도체 메모리 장치의 입력회로및 소정의 클럭신호를 선택하는 방법
KR100400309B1 (ko) 2001-05-04 2003-10-01 주식회사 하이닉스반도체 반도체 메모리 소자의 내부 동작명령 발생장치 및 방법
KR100414734B1 (ko) * 2001-12-21 2004-01-13 주식회사 하이닉스반도체 반도체 메모리 장치
KR100513365B1 (ko) * 2002-12-30 2005-09-07 주식회사 하이닉스반도체 어드레스 카운터 스트로브 테스트 모드 장치
US7543203B2 (en) * 2004-02-27 2009-06-02 International Business Machines Corporation LSSD-compatible edge-triggered shift register latch
US7254667B2 (en) * 2004-04-02 2007-08-07 Arm Limited Data transfer between an external data source and a memory associated with a data processor
JP2007243912A (ja) * 2006-02-07 2007-09-20 Renesas Technology Corp 半導体集積回路
US8516317B2 (en) * 2011-01-31 2013-08-20 Mentor Graphics Corporation Methods for at-speed testing of memory interface
US9183952B2 (en) * 2013-02-20 2015-11-10 Micron Technology, Inc. Apparatuses and methods for compressing data received over multiple memory accesses

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5787097A (en) * 1996-07-22 1998-07-28 Micron Technology, Inc. Output data compression scheme for use in testing IC memories
US5991213A (en) * 1997-04-30 1999-11-23 Texas Instruments Incorporated Short disturb test algorithm for built-in self-test
US6014336A (en) * 1997-04-30 2000-01-11 Texas Instruments Incorporated Test enable control for built-in self-test
US6009026A (en) * 1997-07-28 1999-12-28 International Business Machines Corporation Compressed input/output test mode
US5995426A (en) * 1997-11-04 1999-11-30 Micron Technology, Inc. Testing parameters of an electronic device
KR100245411B1 (ko) * 1997-12-20 2000-02-15 윤종용 반도체 장치의 병렬 테스트 회로

Also Published As

Publication number Publication date
US6069829A (en) 2000-05-30
JP2000106000A (ja) 2000-04-11
KR20000023473A (ko) 2000-04-25

Similar Documents

Publication Publication Date Title
KR100546538B1 (ko) 시험 시간을 단축시키기 위한 내부 클럭 증대
US6550026B1 (en) High speed test system for a memory device
US6812799B2 (en) Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals
US7573778B2 (en) Semiconductor memory device
US6658611B1 (en) Programmable built-in self-test system for semiconductor memory device
US7663392B2 (en) Synchronous semiconductor device, and inspection system and method for the same
US20050047260A1 (en) Semiconductor integrated circuit
JPS63102098A (ja) 集積回路
US6266749B1 (en) Access time measurement circuit and method
US6404250B1 (en) On-chip circuits for high speed memory testing with a slow memory tester
KR100308191B1 (ko) 빌트-인패럴테스트회로를구비한반도체메모리장치
US6175529B1 (en) Semiconductor integrated circuit device and method for manufacturing the same
EP2149885B1 (en) Integrated circuit and method for testing the circuit
US7123542B2 (en) Memory having internal column counter for compression test mode
JPH11297097A (ja) 半導体記憶装置
US7948912B2 (en) Semiconductor integrated circuit with test mode
US5883844A (en) Method of stress testing integrated circuit having memory and integrated circuit having stress tester for memory thereof
US20100223514A1 (en) Semiconductor memory device
KR20000023045A (ko) 카운트 종료 검출기를 구비한 메모리 어드레스 카운터

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151230

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161229

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181227

Year of fee payment: 14