JP4115676B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、低速のテスタ装置において内部を高速に動作させてテストできる半導体記憶装置に関する。
【０００２】
【従来の技術】
近年のマイクロプロセッサの高速化に伴い、半導体メモリ、とりわけキャッシュメモリとして使用されるＳＲＡＭはますます高速化されている。これに伴いＳＲＡＭを試験するためのテスタ装置もますます高速な試験に対応せねばならず、極めて高価なテスタ装置が必要となり、テストコストを増大させる原因となっていた。
【０００３】
このような問題に対する従来の解決策としては、メモリチップ内部に高速の動作試験を自走的に行うＢＩＳＴ（Built In Self Test）回路を搭載することであった。図１３に従来の高速動作試験用ＢＩＳＴの構成の一例を示す。図１３において、低速のテスタ装置から供給される低周波のクロック信号（ＣＫ）に基づいて、クロック生成回路２０１によって高周波の内部クロック信号（ＣＫ_int）が生成され、メモリ内部の高速動作試験に使用される。同時に低速のテスタ装置から与えられるアドレス（Ａ）、コマンド（ＣＭＤ）、入力データ（Ｄ）も、高周波の内部クロック信号に同期してそれぞれチップ内部の入力データ生成回路２０２、コマンド生成回路２０３、アドレス生成回路２０４で高速に変化させる。これらの信号はＳＲＡＭコア２０５に与えられて高速のテストが行われ、テスト後にＳＲＡＭコア２０５から出力された高周波のテスト結果（Ｑ_int）は、比較回路２０６において期待値生成回路２０７により発生された期待値データと比較され、パス／フェイルが判定され、判定結果は圧縮回路２０８により圧縮されて低周波の信号として外部に出力される。
【０００４】
このような従来のＢＩＳＴ回路では、低速のテスタ装置によっても高速な動作試験が可能となるが、テスト結果としてトータルでのパス／フェイルが判明するのみであった。このため、フェイルが発生した場合にフェイルが発生したアドレス等の詳細な情報を得ることはできないという問題があった。
【０００５】
また、従来のＢＩＳＴ回路におけるクロック生成回路は、例えば図１４に示すように、フェーズ・ロックド・ループ（ＰＬＬ）２１２を用いて構成されていた。図１４において、通常動作時には外部から入力されてバッファ回路２１１により増幅されたクロック信号がマルチプレクサ（ＭＵＸ）２１３で選択され内部クロック（ＣＫ_int）として使用され、テスト時には外部クロック（ＣＫ）に同期してＰＬＬ２１２により周波数がＮ倍に倍周された内部クロック（ＣＫ_int）をＭＵＸ２１３で選択することで、低速のテスタ装置で高周波の内部クロック（ＣＫ_int）を生成することが可能となっていた。
【０００６】
しかしながら、このような構成においてＰＬＬは回路面積が大きく、このようなＰＬＬを備えたＢＩＳＴ回路を被テストメモリに搭載すると、被テストメモリのチップ面積が増大するなどの問題があった。
【０００７】
【発明が解決しようとする課題】
以上説明したように、半導体記憶装置に組み込まれて半導体記憶装置のテストを高速に実施する従来のＢＩＳＴ回路においては、高速な動作テストにおけるトータル的なパス／フェールを判別できるが、テスト結果の詳細な情報を得ることができないといった不具合を招いていた。また、記憶装置を高速にテスト動作させるために必要となる高速なクロック信号をＰＬＬを用いて生成していたので、構成の大型化ならびに複雑化を招き、さらには精度の高いクロック周波数を得るのが困難であった。
【０００８】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、詳細なテスト結果を得ることが可能となり、あるいは小型で簡単な構成で高精度の周波数のクロックを生成する構成を備えることにより小型な構成で高精度なテスト動作が可能となり、低速なテスタ装置において高速な動作テストを達成し得る半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、外部クロック信号に同期して動作する同期型の半導体記憶装置において、前記半導体記憶装置の通常動作又はテスト動作を選択する選択回路と、前記モード選択回路によりテスト動作が選択されて前記半導体記憶装置がテストされる際には、前記半導体記憶装置をテストするテスタ装置から前記半導体記憶装置に与えられる前記外部クロック信号よりも高周波の内部クロック信号を発生するクロック生成回路と、前記モード選択回路によりテスト動作が選択されて前記半導体記憶装置がテストされる際には、前記半導体記憶装置をテストするテスタ装置から前記半導体記憶装置に与えられる外部アドレス信号よりも高周波で、前記内部クロック信号に同期して変化する内部アドレス信号を発生するアドレス生成回路と、前記クロック生成回路によって発生された内部クロック信号ならびに前記アドレス生成回路によって発生された内部アドレス信号に基づいてテスト動作が行われ、前記内部クロック信号に同期して前記半導体記憶装置からテスト結果として出力されたデータの一部を外部アドレス信号に基づいて順次選択し、順次選択したデータを前記外部クロック信号に同期して前記テスタ装置に出力する出力データ生成回路とを有することを特徴とする。
【００１０】
第２の手段は、外部クロック信号に同期して動作する同期型の半導体記憶装置において、前記半導体装置の通常動作又はテスト動作を選択するモード選択回路と、前記モード選択回路によりテスト動作が選択されて前記半導体記憶装置がテストされる際には、前記半導体記憶装置をテストするテスタ装置から前記半導体記憶装置に与えられた前記外部クロック信号よりも高周波の内部クロック信号を発生するクロック生成回路と、前記モード選択回路によりテスト動作が選択されて前記半導体記憶装置がテストされる際には、前記半導体記憶装置をテストする前記テスタ装置から前記半導体記憶装置に与えられる外部アドレス信号よりも高周波で、前記内部クロック信号に同期して変化する内部アドレス信号を発生するアドレス生成回路と、前記テスタ装置から入力される前記外部アドレス信号と前記アドレス生成回路が発生する内部アドレス信号との比較結果に基づいて、または外部クロック信号に基づいて、ストローブ信号を発生するストローブ生成回路と、前記クロック生成回路によって発生された内部クロック信号ならびに前記アドレス生成回路によって発生されたアドレスに基づいてテスト動作が行われ、前記内部クロック信号に同期して前記半導体記憶装置からテスト結果として出力されるデータうち、前記ストローブ生成回路によって発生されたストローブ信号に同期したデータを選択し、選択したデータを前記外部クロック信号に同期して前記テスタ装置に出力する出力データ生成回路とを有することを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【００１３】
図１はこの発明の一実施形態に係る半導体記憶装置の簡略構成を示す図である。図１において、この実施形態の半導体記憶装置は、装置の通常動作モード又はテスト動作モードを選択して切り替えるモード選択回路１０、クロック生成回路１１、入力データ生成回路１２、コマンド生成回路１３、アドレス生成回路１４、ストローブ生成回路１５、出力データ生成回路１６ならびにスタティック・ランダム・アクセス・メモリのＳＲＡＭコア１７を備えて構成されている。
【００１４】
図２は図１に示す構成において、クロック生成回路１１、アドレス生成回路１４、ストローブ生成回路１５ならびに出力データ生成回路１６の詳細な構成を、相互の接続とともに示す図である。図２において、クロック生成回路１１は、発振器（Oscillator）１１１、パルス発生回路（Pulse Gen ）１１２、マルチプレクサ（ＭＵＸ）１１３を備えて構成され、アドレス生成回路１４は、レジスタ（Reg ）１４１、カウンタ（Couter）１４２、ＭＵＸ１４３、１４４を備えて構成され、ストローブ生成回路１５は、排他的論理和のゲート回路１５１、レジスタ（Reg ）１５２、１５３、パルス発生回路（Pulse Gen ）１５４を備えて構成され、出力データ生成回路１６は、レジスタ（Reg ）１６１、１６２、ＭＵＸ１６３を備えて構成されている。
【００１５】
図３は図１ならびに図２に示すクロック生成回路の詳細な構成を示す図である。図３において、クロック生成回路１１は、先に述べた発振器１１１、パルス発生回路１１２に加えて、ＭＵＸ１１３、Ｎビットのカウンタ（Ｎ_bit Conter）、レジスタ（Reg ）を備えて構成されている。クロック生成回路１１は、外部から入力されてクロックバッファ１１６により増幅された外部クロック信号（ＣＫ_ext）、またはチップ内部で発振器１１１により発生される高周波のクロック信号のいずれか一方がＭＵＸ１１３により選択される。通常動作時には、外部クロック信号がそのまま内部クロック信号（ＣＫ_int）として選択され、高速動作テスト時には、発振器１１１により生成されたクロックが内部クロック信号として選択される。
【００１６】
クロック生成回路１１は、高速動作の試験に先立ち、まずクロック周波数の調整を行う。クロック周波数の調整について、図４に示すクロック周波数調整時の動作タイミングチャートを参照して説明する。発振器１１１は、例えば外部から入力されるＶcontの電位レベルにより発振周波数が変化する電圧制御型発振器（Voltage Controlled Oscillator ：ＶＣＯ）である。ＶＣＯの生成するクロックはＮビットのカウンタ１１４に入力され、クロック周期毎にカウントアップを繰り返す。図３に示す動作例ではＮ＝５である。一方、パルス発生回路１１２で外部クロック信号の立ち上がり毎にリセットパルス（Reset ）が生成される。リセットパルスがカウンタ１１４に入力されると、カウンタ１１４のカウント値（Ｎ０〜Ｎ４）はオール“０”にリセットされる。ここで、ＶＣＯの発振周期をＴint に設定したい場合には、低速のテスタ装置から入力される外部クロック信号の周期Ｔext ＝Ｔint ×２Ｎ に設定する。クロック生成回路１１は、カウンタ１１４が外部クロック信号の周期Ｔext の間にオール“０”からオール“１”までカウントアップが終了したか否かの情報をフラグ（flag）としてレジスタ１１５に保持し、適当な端子（パッド）を介してフラグ（Flag）信号としてテスタ装置に出力する。テスタ装置がフラグ“１”を検出し、すなわち２Ｎ カウントが終了していた場合は、ＶＣＯの発振周波数を落とすようにＶcontを制御し、逆にフラグが“０”、すなわち２Ｎ カウントが終了していなかった場合は、ＶＣＯの発振周波数を上げるようにＶcontを制御する。このようにして、フラグが“０”と“１”の丁度境目となるようにＶcontを調整することで、発振周期Ｔintは正確にＴextの１／２Ｎ に設定することが可能となる。
【００１７】
このように、上記構成を採用したこの実施形態のクロック生成回路１１によれば、従来のようにＰＬＬ回路を搭載することなく、比較的簡単で小型な構成で、高精度の高周波内部クロック信号を発生することが可能となる。また、クロック生成回路１１においては、外部クロック信号のジッターや、外部クロック信号と内部クロック信号の位相差、カウンタのリセット動作にかかる時間などにより、内部クロック信号の周波数に誤差が生じるが、この誤差を小さくするにはＮを大きく設定すればよい。例えば外部クロック信号のジッターがΔｔであった場合は、内部クロック信号のジッターへの影響はΔｔ／２Ｎ となる。このことは、ジッター量が大きい低速のテスタ装置を使用した場合でもＮの値を大きく設定することで、内部クロック信号のジッターを抑えることが可能となり有効である。このようにして得られたＶcontの値が固定されて、以降、記憶装置の高速動作のテストが行われる。
【００１８】
次に、図２を参照してアドレス生成回路について説明する。図２において、アドレス生成回路１４は、レジスタ（Reg ）１４１、内部カウンタ（Counter ）１４２、ＭＵＸ１４３、１４４を備えて構成されている。図２では便宜上、アドレスを上位７ビットＡ＜１０：４＞と、下位４ビットＡ＜３：０＞とに分けて図示しているが、これは一例としてアドレスの上位７ビットは外部入力を使用し、下位４ビットには内部カウンタ１４２で生成したアドレスが割り当てられた場合の例を示している。
【００１９】
通常動作時は、全てのアドレスは外部入力がＭＵＸ１４３，１４４により選択され、内部クロック信号に同期して入力レジスタ１８に入力された後ＳＲＡＭコア１７に与えられる。一方、テスト時には、上位アドレスについては外部クロック信号に基づいて生成されるリセットパルス（Reset ）よってレジスタ１４１に取り込まれた外部アドレスがＭＵＸ１４３により選択され、下位アドレスについては発振器１１１により生成されるＶＣＯが生成するクロックに同期して内部カウンタ１４２により生成されるアドレスがＭＵＸ１４４により選択されて、内部クロック信号（ＣＫ_int）に同期して入力レジスタ１８に入力された後ＳＲＡＭコア１７に与えられる。
【００２０】
次に、出力データ生成回路１６について説明する。図２において、出力データ生成回路１６は、レジスタ（Reg ）１６１、１６２、ＭＵＸ１６３を備えて構成されている。通常動作時は、ＳＲＡＭコア１７から出力されて出力レジスタ（Reg ）１９に保持されたデータ（Ｑ_int）がＭＵＸ１６３により選択され、外部へと出力される。一方、高速動作テスト時は、出力レジスタ１９に保持されたデータ（Ｑ_int）のうち、ストローブ生成回路１５によって生成された内部ストローブ信号（Strobe_int）に同期したものがレジスタ１６１に取り込まれて保持され、レジスタ１６１に保持されたデータは低速のテスタから供給される低周波の外部クロック信号（ＣＫ_ext）に同期してレジスタ１６２に取り込まて保持され、レジスタ１６２に保持されたデータは、ＭＵＸ１６３により選択されて外部に出力される。
【００２１】
次に、ストローブ生成回路１５について説明する。図２においてストローブ生成回路１５は、排他的論理和のゲート回路１５１、レジスタ（Reg ）１５２、１５３、パルス発生回路（Pulse Gen.）１５４を備えて構成されている。ストローブ生成回路１５は、高速動作テスト時に、外部から入力される下位アドレスと、内部カウンタ１４２によって生成される下位アドレスとをゲート回路１５１で比較し、両者が一致した場合には、ゲート回路１５１の出力が内部クロック信号に同期してレジスタ１５２、１５３に順次取り込まれてパルス発生回路１５４に与えられ、比較一致したアドレスに対応して出力レジスタ１９に保持されたデータ（Ｑ_int）が出力されるタイミングに内部ストローブ信号（Strobe_int）がパルス発生回路１５４から出力される。
【００２２】
次に、図５を参照してコマンド生成回路１３を説明する。図５において、コマンド生成回路１３は、通常動作時は、バッファ１３１を介して与えられる外部コマンド（ＣＭＤ）入力をＭＵＸ１３３により選択して内部コマンド（ＣＭＤ_int）として出力し、一方高速動作テスト時には、クロック生成回路１１により生成された内部クロック信号（ＣＫ_int）に同期してコマンド発生回路（CMD Gen ）１３２によりコマンドを生成し、生成されたコマンドをＭＵＸ１３３により選択して内部コマンド（ＣＭＤ_int）として出力する。
【００２３】
次に、図６を参照して入力データ生成回路１２を説明する。図６において、入力データ生成回路１２は、通常動作時は、バッファ１２１を介して与えられる外部データ（Ｄ）入力をＭＵＸ１２３により選択して内部入力データ（Ｄ_int）として出力し、一方高速動作テスト時には、クロック生成回路１１により生成された内部クロック信号（ＣＫ_int）に同期して入力データ発生回路（D Gen ）１２２により入力データを生成し、生成された入力データをＭＵＸ１２３により選択して内部入力データ（Ｄ_int）として出力する。
【００２４】
次に、上記構成における半導体記憶装置のテスト動作を、図７又は図８のタイミングチャートを参照して説明する。図７に示すテスト動作は、高速の読み出しのみを実施する最も簡単なテストを実施した例であり、コマンドはリードで固定し、データ入力は必要がないため、図中省略してある。
【００２５】
低速のテスタ装置から被テスト対象の記憶装置には、低周波のクロック信号（ＣＫ）、および低周波のアドレス（Ａ＜１０：４＞、Ａ＜３：０＞）、コマンド、データ入力信号が供給される。メモリチップ内部では、クロック生成回路１１により高周波のクロック信号（ＣＫ_int）が出力され、それに同期してアドレス生成回路１４も高速に内部アドレスＡ_int＜３：０＞を発生する。テスト時、出力レジスタ１９には、外部アドレスＡ＜１０：４＞、およびＭビット（ここではＭ＝４）の内部カウンタ１４２で高速に発生する内部アドレスＡ_int＜３：０＞に対応したデータ（Ｑ_int）が、内部クロック信号（ＣＫ_int）に同期して高速に出力される。従って、外部クロック信号（ＣＫ）１サイクル中に２Ｎ アドレス分のデータが順次出力される。データ（Ｑ_int）は、ストローブ生成回路１５によって生成される内部ストローブ信号（Strobe_int）によって前記２Ｎ のデータ（Ｑ_int）のうちの１つが選択、レジスタ１６１に保持される。
【００２６】
レジスタ１６１に保持されたデータは外部クロック信号（ＣＫ_ext）に同期して、テスタ装置へと出力される。ここで、ストローブ生成回路１５は外部から入力される下位アドレスと、内部カウンタ１４２によって生成される下位アドレスとを比較し、両者が一致した場合に対応するデータ（Ｑ_int）が出力されるタイミングに内部ストローブ信号（Strobe_int）を発生するため、そのときの外部アドレスに対応するデータが外部クロック信号（ＣＫ_ext）に同期して次のサイクルに出力されることになる。これはテスタ装置から見ると、外部クロック信号に同期して低速に通常の動作をしているのと何ら変わらないことになる。従って、出力データ（Ｑ）は通常の低速試験と同様、テスタ装置側で解析することができ、詳細な情報を得ることが可能となる。
【００２７】
図８は上記構成の半導体記憶装置のさらに複雑な高速動作試験のタイミングチャートを示す図である。図８に示すタイミングチャートは、高速でコマンドを切り替えながら動作するようなテストを実施した例であり、具体的には、リード（Ｒ）、ノップ（ノンオペレーション：Ｎ）、ライト（Ｗ）動作を繰り返しながらアドレスを進めていく、いわゆるマーチパターンテストを高速で実施している例である。このような場合でも、データ（Ｑ_int）は高速で出力され、ストローブ生成回路１５によって外部アドレスと内部アドレスとが比較され、両者が一致したアドレスに対応したデータ（Ｑ_int）に対して内部ストローブ信号を発生する。データは内部ストローブ信号によりレジスタ１６１に取り込まれたデータ（Ｑ_int）は、低速のテスタ装置が供給する低周波の外部クロック信号（ＣＫ_ext）に同期して、外部のテスタ装置へと出力される。従って、テスタ装置から見ると、外部クロック信号（ＣＫ_ext）に同期して低速の読み出し動作を連続しているのと何ら変わらず、低速のテスタ装置での詳細な解析が可能となる。
【００２８】
このように、上記実施形態においては、低速のテスタ装置においてメモリチップ内部を高速に動作させることができ、しかも出力として外部に出力されるデータは、外部アドレスに対応した低周波であるため、低速のテスタ装置からみると被テスト対象のメモリは通常の低速動作と同様であり、低速のテスタ装置での詳細な解析が可能となる。また、上記構成のクロック生成回路１１によれば、ＰＬＬ等の同期回路を用いることなく、所望の周波数の高周波の内部クロック信号を高精度に生成することができ、かつ小型で簡単な構成となり、チップ面積の増加を抑えることが可能となる。
【００２９】
図９はこの発明の他の実施形態に係わる半導体記憶装置の構成を示す図であり、図１０は図９に示す構成におけるリードのテスト動作のタイミングチャートを示す図である。この実施形態の特徴とするところは、図２に示す構成のストローブ信号発生回路１５に代えて、低周波数の外部クロック信号（ＣＫ_ext）を基準にして一定の位相で内部ストローブ信号を生成するパルス発生回路１５５を設け、更にアドレス生成回路１４の内部カウンタ１４２のリセット時に外部の下位アドレス＜３：０＞を初期値として設定したことにある。内部カウンタ１４２のリセット時には、外部の下位アドレス＜３：０＞が内部カウンタ１４２に取り込まれ、取り込まれた初期値から順にカウントアップが開始される。図１０に示すタイミングチャートの例では、内部カウンタ１４２の初期値（“０”）から８番目のアドレスＡ_int＜３：０＞に対応したデータ（Ｑ_int）の位置で内部ストローブ信号が発生されるようにパルス発生回路１５５が調整されている。内部ストローブ信号が発生する位置は、任意に適宜設定される。
【００３０】
このような実施形態においても、テスタ側装置で受け取るデータの順番を正確に処理することで、先の実施形態と同様に記憶装置の全アドレス空間に対して、テスト結果を詳細に解析することができる。
【００３１】
図１１はこの発明の他の実施形態に係わる半導体記憶装置の構成を示す図であり、図１２は図１１に示す構成におけるリードのテスト動作のタイミングチャートを示する。この実施形態の特徴とするところは、図２に示す構成のストローブ信号発生回路１５に代えて、外部クロック信号（ＣＫ_ext）に同期したカウンタ１５７と、カウンタ１５７のカウント値に応じてストローブ信号を発生するパルス発生回路１５８を備えたストローブ信号発生回路１５６を設けたことにある。
図１２に示すタイミングチャートの例では、カウンタ１５７は４ビットのカウンタであり、例えばカウンタ１５７のカウント値がオール“０”の時は、内部の下位アドレスＡ_int＜３：０＞が“０”に対応したデータ（Ｑ_int）の位置で内部ストローブ信号が出力され、カウンタ１５７のカウント値が“０００１”の時は、内部の下位アドレスＡ_int＜３：０＞が“１”に対応したデータ（Ｑ_int）の位置で内部ストローブ信号が出力される。
【００３２】
このような実施形態においても、図９ならびに図１０で説明した実施形態と同様の効果を得ることができる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、低速のテスタ装置において半導体記憶装置内部を高速に動作させることができ、しかもテスト結果として外部に出力されるデータは、外部アドレスに対応した低周波であるため、低速のテスタ装置からみると被テスト対象の半導体記憶装置は通常の低速動作と同様であり、低速のテスタ装置でテスト結果を詳細に解析することが可能となる。
【００３４】
一方、クロック生成回路は、ＰＬＬ等の同期回路を用いることなく、所望の周波数の高周波内部クロック信号を高精度に生成することができ、かつ小型で簡単な構成となり、チップ面積の増加を抑えることが可能となる。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る半導体記憶装置の構成概略を示すブロック図である。
【図２】 図１に示す半導体記憶装置の構成の詳細を示す図である。
【図３】 図１又は図２に示すクロック生成回路の構成を示す図である。
【図４】 図３に示すクロック生成回路の動作タイミングチャートを示す図である。
【図５】 図１に示すコマンド生成回路の構成を示す図である。
【図６】 図１に示す入力データ生成回路の構成を示す図である。
【図７】 図１に示す半導体記憶装置の高速動作テスト時の動作タイミングチャートを示す図である。
【図８】 図１に示す半導体記憶装置の高速動作テスト時の他の動作タイミングチャートを示す図である。
【図９】 この発明の他の実施形態に係る半導体記憶装置の構成を示す図である。
【図１０】 図９に示す半導体記憶装置の高速動作テスト時の動作タイミングチャートを示す図である。
【図１１】 この発明の他の実施形態に係る半導体記憶装置の構成を示す図である。
【図１２】 図１１に示す半導体記憶装置の高速動作テスト時の動作タイミングチャートを示す図である。
【図１３】 従来のＢＩＳＴ回路を搭載した半導体記憶装置の概略構成を示す図である。
【図１４】 従来のＢＩＳＴ回路のクロック生成回路の構成を示す図である。
【符号の説明】
１０ モード制御回路
１１ クロック生成回路
１２ 入力データ生成回路
１３ コマンド生成回路
１４ アドレス生成回路
１５，１５６ ストローブ生成回路
１６ 出力データ生成回路
１７ ＳＲＡＭコア
１８，１９，，１１５，１４１，１５２，１５３，１６１，１６２ レジスタ １１１ 発振器
１１２，１５４，１５５，１５８ パルス発生回路
１１３，１２３，１３３，１４３，１４４，１６３ マルチプレクサ
１１４，１５７ カウンタ
１１６，１３１，１２１ バッファ
１２２ 入力データ発生回路
１３２ コマンド発生回路
１４２ 内部カウンタ
１５１ 論理ゲート
【発明の属する技術分野】
本発明は、低速のテスタ装置において内部を高速に動作させてテストできる半導体記憶装置に関する。
【０００２】
【従来の技術】
近年のマイクロプロセッサの高速化に伴い、半導体メモリ、とりわけキャッシュメモリとして使用されるＳＲＡＭはますます高速化されている。これに伴いＳＲＡＭを試験するためのテスタ装置もますます高速な試験に対応せねばならず、極めて高価なテスタ装置が必要となり、テストコストを増大させる原因となっていた。
【０００３】
このような問題に対する従来の解決策としては、メモリチップ内部に高速の動作試験を自走的に行うＢＩＳＴ（Built In Self Test）回路を搭載することであった。図１３に従来の高速動作試験用ＢＩＳＴの構成の一例を示す。図１３において、低速のテスタ装置から供給される低周波のクロック信号（ＣＫ）に基づいて、クロック生成回路２０１によって高周波の内部クロック信号（ＣＫ_int）が生成され、メモリ内部の高速動作試験に使用される。同時に低速のテスタ装置から与えられるアドレス（Ａ）、コマンド（ＣＭＤ）、入力データ（Ｄ）も、高周波の内部クロック信号に同期してそれぞれチップ内部の入力データ生成回路２０２、コマンド生成回路２０３、アドレス生成回路２０４で高速に変化させる。これらの信号はＳＲＡＭコア２０５に与えられて高速のテストが行われ、テスト後にＳＲＡＭコア２０５から出力された高周波のテスト結果（Ｑ_int）は、比較回路２０６において期待値生成回路２０７により発生された期待値データと比較され、パス／フェイルが判定され、判定結果は圧縮回路２０８により圧縮されて低周波の信号として外部に出力される。
【０００４】
このような従来のＢＩＳＴ回路では、低速のテスタ装置によっても高速な動作試験が可能となるが、テスト結果としてトータルでのパス／フェイルが判明するのみであった。このため、フェイルが発生した場合にフェイルが発生したアドレス等の詳細な情報を得ることはできないという問題があった。
【０００５】
また、従来のＢＩＳＴ回路におけるクロック生成回路は、例えば図１４に示すように、フェーズ・ロックド・ループ（ＰＬＬ）２１２を用いて構成されていた。図１４において、通常動作時には外部から入力されてバッファ回路２１１により増幅されたクロック信号がマルチプレクサ（ＭＵＸ）２１３で選択され内部クロック（ＣＫ_int）として使用され、テスト時には外部クロック（ＣＫ）に同期してＰＬＬ２１２により周波数がＮ倍に倍周された内部クロック（ＣＫ_int）をＭＵＸ２１３で選択することで、低速のテスタ装置で高周波の内部クロック（ＣＫ_int）を生成することが可能となっていた。
【０００６】
しかしながら、このような構成においてＰＬＬは回路面積が大きく、このようなＰＬＬを備えたＢＩＳＴ回路を被テストメモリに搭載すると、被テストメモリのチップ面積が増大するなどの問題があった。
【０００７】
【発明が解決しようとする課題】
以上説明したように、半導体記憶装置に組み込まれて半導体記憶装置のテストを高速に実施する従来のＢＩＳＴ回路においては、高速な動作テストにおけるトータル的なパス／フェールを判別できるが、テスト結果の詳細な情報を得ることができないといった不具合を招いていた。また、記憶装置を高速にテスト動作させるために必要となる高速なクロック信号をＰＬＬを用いて生成していたので、構成の大型化ならびに複雑化を招き、さらには精度の高いクロック周波数を得るのが困難であった。
【０００８】
そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、詳細なテスト結果を得ることが可能となり、あるいは小型で簡単な構成で高精度の周波数のクロックを生成する構成を備えることにより小型な構成で高精度なテスト動作が可能となり、低速なテスタ装置において高速な動作テストを達成し得る半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、課題を解決する第１の手段は、外部クロック信号に同期して動作する同期型の半導体記憶装置において、前記半導体記憶装置の通常動作又はテスト動作を選択する選択回路と、前記モード選択回路によりテスト動作が選択されて前記半導体記憶装置がテストされる際には、前記半導体記憶装置をテストするテスタ装置から前記半導体記憶装置に与えられる前記外部クロック信号よりも高周波の内部クロック信号を発生するクロック生成回路と、前記モード選択回路によりテスト動作が選択されて前記半導体記憶装置がテストされる際には、前記半導体記憶装置をテストするテスタ装置から前記半導体記憶装置に与えられる外部アドレス信号よりも高周波で、前記内部クロック信号に同期して変化する内部アドレス信号を発生するアドレス生成回路と、前記クロック生成回路によって発生された内部クロック信号ならびに前記アドレス生成回路によって発生された内部アドレス信号に基づいてテスト動作が行われ、前記内部クロック信号に同期して前記半導体記憶装置からテスト結果として出力されたデータの一部を外部アドレス信号に基づいて順次選択し、順次選択したデータを前記外部クロック信号に同期して前記テスタ装置に出力する出力データ生成回路とを有することを特徴とする。
【００１０】
第２の手段は、外部クロック信号に同期して動作する同期型の半導体記憶装置において、前記半導体装置の通常動作又はテスト動作を選択するモード選択回路と、前記モード選択回路によりテスト動作が選択されて前記半導体記憶装置がテストされる際には、前記半導体記憶装置をテストするテスタ装置から前記半導体記憶装置に与えられた前記外部クロック信号よりも高周波の内部クロック信号を発生するクロック生成回路と、前記モード選択回路によりテスト動作が選択されて前記半導体記憶装置がテストされる際には、前記半導体記憶装置をテストする前記テスタ装置から前記半導体記憶装置に与えられる外部アドレス信号よりも高周波で、前記内部クロック信号に同期して変化する内部アドレス信号を発生するアドレス生成回路と、前記テスタ装置から入力される前記外部アドレス信号と前記アドレス生成回路が発生する内部アドレス信号との比較結果に基づいて、または外部クロック信号に基づいて、ストローブ信号を発生するストローブ生成回路と、前記クロック生成回路によって発生された内部クロック信号ならびに前記アドレス生成回路によって発生されたアドレスに基づいてテスト動作が行われ、前記内部クロック信号に同期して前記半導体記憶装置からテスト結果として出力されるデータうち、前記ストローブ生成回路によって発生されたストローブ信号に同期したデータを選択し、選択したデータを前記外部クロック信号に同期して前記テスタ装置に出力する出力データ生成回路とを有することを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を用いてこの発明の実施形態を説明する。
【００１３】
図１はこの発明の一実施形態に係る半導体記憶装置の簡略構成を示す図である。図１において、この実施形態の半導体記憶装置は、装置の通常動作モード又はテスト動作モードを選択して切り替えるモード選択回路１０、クロック生成回路１１、入力データ生成回路１２、コマンド生成回路１３、アドレス生成回路１４、ストローブ生成回路１５、出力データ生成回路１６ならびにスタティック・ランダム・アクセス・メモリのＳＲＡＭコア１７を備えて構成されている。
【００１４】
図２は図１に示す構成において、クロック生成回路１１、アドレス生成回路１４、ストローブ生成回路１５ならびに出力データ生成回路１６の詳細な構成を、相互の接続とともに示す図である。図２において、クロック生成回路１１は、発振器（Oscillator）１１１、パルス発生回路（Pulse Gen ）１１２、マルチプレクサ（ＭＵＸ）１１３を備えて構成され、アドレス生成回路１４は、レジスタ（Reg ）１４１、カウンタ（Couter）１４２、ＭＵＸ１４３、１４４を備えて構成され、ストローブ生成回路１５は、排他的論理和のゲート回路１５１、レジスタ（Reg ）１５２、１５３、パルス発生回路（Pulse Gen ）１５４を備えて構成され、出力データ生成回路１６は、レジスタ（Reg ）１６１、１６２、ＭＵＸ１６３を備えて構成されている。
【００１５】
図３は図１ならびに図２に示すクロック生成回路の詳細な構成を示す図である。図３において、クロック生成回路１１は、先に述べた発振器１１１、パルス発生回路１１２に加えて、ＭＵＸ１１３、Ｎビットのカウンタ（Ｎ_bit Conter）、レジスタ（Reg ）を備えて構成されている。クロック生成回路１１は、外部から入力されてクロックバッファ１１６により増幅された外部クロック信号（ＣＫ_ext）、またはチップ内部で発振器１１１により発生される高周波のクロック信号のいずれか一方がＭＵＸ１１３により選択される。通常動作時には、外部クロック信号がそのまま内部クロック信号（ＣＫ_int）として選択され、高速動作テスト時には、発振器１１１により生成されたクロックが内部クロック信号として選択される。
【００１６】
クロック生成回路１１は、高速動作の試験に先立ち、まずクロック周波数の調整を行う。クロック周波数の調整について、図４に示すクロック周波数調整時の動作タイミングチャートを参照して説明する。発振器１１１は、例えば外部から入力されるＶcontの電位レベルにより発振周波数が変化する電圧制御型発振器（Voltage Controlled Oscillator ：ＶＣＯ）である。ＶＣＯの生成するクロックはＮビットのカウンタ１１４に入力され、クロック周期毎にカウントアップを繰り返す。図３に示す動作例ではＮ＝５である。一方、パルス発生回路１１２で外部クロック信号の立ち上がり毎にリセットパルス（Reset ）が生成される。リセットパルスがカウンタ１１４に入力されると、カウンタ１１４のカウント値（Ｎ０〜Ｎ４）はオール“０”にリセットされる。ここで、ＶＣＯの発振周期をＴint に設定したい場合には、低速のテスタ装置から入力される外部クロック信号の周期Ｔext ＝Ｔint ×２Ｎ に設定する。クロック生成回路１１は、カウンタ１１４が外部クロック信号の周期Ｔext の間にオール“０”からオール“１”までカウントアップが終了したか否かの情報をフラグ（flag）としてレジスタ１１５に保持し、適当な端子（パッド）を介してフラグ（Flag）信号としてテスタ装置に出力する。テスタ装置がフラグ“１”を検出し、すなわち２Ｎ カウントが終了していた場合は、ＶＣＯの発振周波数を落とすようにＶcontを制御し、逆にフラグが“０”、すなわち２Ｎ カウントが終了していなかった場合は、ＶＣＯの発振周波数を上げるようにＶcontを制御する。このようにして、フラグが“０”と“１”の丁度境目となるようにＶcontを調整することで、発振周期Ｔintは正確にＴextの１／２Ｎ に設定することが可能となる。
【００１７】
このように、上記構成を採用したこの実施形態のクロック生成回路１１によれば、従来のようにＰＬＬ回路を搭載することなく、比較的簡単で小型な構成で、高精度の高周波内部クロック信号を発生することが可能となる。また、クロック生成回路１１においては、外部クロック信号のジッターや、外部クロック信号と内部クロック信号の位相差、カウンタのリセット動作にかかる時間などにより、内部クロック信号の周波数に誤差が生じるが、この誤差を小さくするにはＮを大きく設定すればよい。例えば外部クロック信号のジッターがΔｔであった場合は、内部クロック信号のジッターへの影響はΔｔ／２Ｎ となる。このことは、ジッター量が大きい低速のテスタ装置を使用した場合でもＮの値を大きく設定することで、内部クロック信号のジッターを抑えることが可能となり有効である。このようにして得られたＶcontの値が固定されて、以降、記憶装置の高速動作のテストが行われる。
【００１８】
次に、図２を参照してアドレス生成回路について説明する。図２において、アドレス生成回路１４は、レジスタ（Reg ）１４１、内部カウンタ（Counter ）１４２、ＭＵＸ１４３、１４４を備えて構成されている。図２では便宜上、アドレスを上位７ビットＡ＜１０：４＞と、下位４ビットＡ＜３：０＞とに分けて図示しているが、これは一例としてアドレスの上位７ビットは外部入力を使用し、下位４ビットには内部カウンタ１４２で生成したアドレスが割り当てられた場合の例を示している。
【００１９】
通常動作時は、全てのアドレスは外部入力がＭＵＸ１４３，１４４により選択され、内部クロック信号に同期して入力レジスタ１８に入力された後ＳＲＡＭコア１７に与えられる。一方、テスト時には、上位アドレスについては外部クロック信号に基づいて生成されるリセットパルス（Reset ）よってレジスタ１４１に取り込まれた外部アドレスがＭＵＸ１４３により選択され、下位アドレスについては発振器１１１により生成されるＶＣＯが生成するクロックに同期して内部カウンタ１４２により生成されるアドレスがＭＵＸ１４４により選択されて、内部クロック信号（ＣＫ_int）に同期して入力レジスタ１８に入力された後ＳＲＡＭコア１７に与えられる。
【００２０】
次に、出力データ生成回路１６について説明する。図２において、出力データ生成回路１６は、レジスタ（Reg ）１６１、１６２、ＭＵＸ１６３を備えて構成されている。通常動作時は、ＳＲＡＭコア１７から出力されて出力レジスタ（Reg ）１９に保持されたデータ（Ｑ_int）がＭＵＸ１６３により選択され、外部へと出力される。一方、高速動作テスト時は、出力レジスタ１９に保持されたデータ（Ｑ_int）のうち、ストローブ生成回路１５によって生成された内部ストローブ信号（Strobe_int）に同期したものがレジスタ１６１に取り込まれて保持され、レジスタ１６１に保持されたデータは低速のテスタから供給される低周波の外部クロック信号（ＣＫ_ext）に同期してレジスタ１６２に取り込まて保持され、レジスタ１６２に保持されたデータは、ＭＵＸ１６３により選択されて外部に出力される。
【００２１】
次に、ストローブ生成回路１５について説明する。図２においてストローブ生成回路１５は、排他的論理和のゲート回路１５１、レジスタ（Reg ）１５２、１５３、パルス発生回路（Pulse Gen.）１５４を備えて構成されている。ストローブ生成回路１５は、高速動作テスト時に、外部から入力される下位アドレスと、内部カウンタ１４２によって生成される下位アドレスとをゲート回路１５１で比較し、両者が一致した場合には、ゲート回路１５１の出力が内部クロック信号に同期してレジスタ１５２、１５３に順次取り込まれてパルス発生回路１５４に与えられ、比較一致したアドレスに対応して出力レジスタ１９に保持されたデータ（Ｑ_int）が出力されるタイミングに内部ストローブ信号（Strobe_int）がパルス発生回路１５４から出力される。
【００２２】
次に、図５を参照してコマンド生成回路１３を説明する。図５において、コマンド生成回路１３は、通常動作時は、バッファ１３１を介して与えられる外部コマンド（ＣＭＤ）入力をＭＵＸ１３３により選択して内部コマンド（ＣＭＤ_int）として出力し、一方高速動作テスト時には、クロック生成回路１１により生成された内部クロック信号（ＣＫ_int）に同期してコマンド発生回路（CMD Gen ）１３２によりコマンドを生成し、生成されたコマンドをＭＵＸ１３３により選択して内部コマンド（ＣＭＤ_int）として出力する。
【００２３】
次に、図６を参照して入力データ生成回路１２を説明する。図６において、入力データ生成回路１２は、通常動作時は、バッファ１２１を介して与えられる外部データ（Ｄ）入力をＭＵＸ１２３により選択して内部入力データ（Ｄ_int）として出力し、一方高速動作テスト時には、クロック生成回路１１により生成された内部クロック信号（ＣＫ_int）に同期して入力データ発生回路（D Gen ）１２２により入力データを生成し、生成された入力データをＭＵＸ１２３により選択して内部入力データ（Ｄ_int）として出力する。
【００２４】
次に、上記構成における半導体記憶装置のテスト動作を、図７又は図８のタイミングチャートを参照して説明する。図７に示すテスト動作は、高速の読み出しのみを実施する最も簡単なテストを実施した例であり、コマンドはリードで固定し、データ入力は必要がないため、図中省略してある。
【００２５】
低速のテスタ装置から被テスト対象の記憶装置には、低周波のクロック信号（ＣＫ）、および低周波のアドレス（Ａ＜１０：４＞、Ａ＜３：０＞）、コマンド、データ入力信号が供給される。メモリチップ内部では、クロック生成回路１１により高周波のクロック信号（ＣＫ_int）が出力され、それに同期してアドレス生成回路１４も高速に内部アドレスＡ_int＜３：０＞を発生する。テスト時、出力レジスタ１９には、外部アドレスＡ＜１０：４＞、およびＭビット（ここではＭ＝４）の内部カウンタ１４２で高速に発生する内部アドレスＡ_int＜３：０＞に対応したデータ（Ｑ_int）が、内部クロック信号（ＣＫ_int）に同期して高速に出力される。従って、外部クロック信号（ＣＫ）１サイクル中に２Ｎ アドレス分のデータが順次出力される。データ（Ｑ_int）は、ストローブ生成回路１５によって生成される内部ストローブ信号（Strobe_int）によって前記２Ｎ のデータ（Ｑ_int）のうちの１つが選択、レジスタ１６１に保持される。
【００２６】
レジスタ１６１に保持されたデータは外部クロック信号（ＣＫ_ext）に同期して、テスタ装置へと出力される。ここで、ストローブ生成回路１５は外部から入力される下位アドレスと、内部カウンタ１４２によって生成される下位アドレスとを比較し、両者が一致した場合に対応するデータ（Ｑ_int）が出力されるタイミングに内部ストローブ信号（Strobe_int）を発生するため、そのときの外部アドレスに対応するデータが外部クロック信号（ＣＫ_ext）に同期して次のサイクルに出力されることになる。これはテスタ装置から見ると、外部クロック信号に同期して低速に通常の動作をしているのと何ら変わらないことになる。従って、出力データ（Ｑ）は通常の低速試験と同様、テスタ装置側で解析することができ、詳細な情報を得ることが可能となる。
【００２７】
図８は上記構成の半導体記憶装置のさらに複雑な高速動作試験のタイミングチャートを示す図である。図８に示すタイミングチャートは、高速でコマンドを切り替えながら動作するようなテストを実施した例であり、具体的には、リード（Ｒ）、ノップ（ノンオペレーション：Ｎ）、ライト（Ｗ）動作を繰り返しながらアドレスを進めていく、いわゆるマーチパターンテストを高速で実施している例である。このような場合でも、データ（Ｑ_int）は高速で出力され、ストローブ生成回路１５によって外部アドレスと内部アドレスとが比較され、両者が一致したアドレスに対応したデータ（Ｑ_int）に対して内部ストローブ信号を発生する。データは内部ストローブ信号によりレジスタ１６１に取り込まれたデータ（Ｑ_int）は、低速のテスタ装置が供給する低周波の外部クロック信号（ＣＫ_ext）に同期して、外部のテスタ装置へと出力される。従って、テスタ装置から見ると、外部クロック信号（ＣＫ_ext）に同期して低速の読み出し動作を連続しているのと何ら変わらず、低速のテスタ装置での詳細な解析が可能となる。
【００２８】
このように、上記実施形態においては、低速のテスタ装置においてメモリチップ内部を高速に動作させることができ、しかも出力として外部に出力されるデータは、外部アドレスに対応した低周波であるため、低速のテスタ装置からみると被テスト対象のメモリは通常の低速動作と同様であり、低速のテスタ装置での詳細な解析が可能となる。また、上記構成のクロック生成回路１１によれば、ＰＬＬ等の同期回路を用いることなく、所望の周波数の高周波の内部クロック信号を高精度に生成することができ、かつ小型で簡単な構成となり、チップ面積の増加を抑えることが可能となる。
【００２９】
図９はこの発明の他の実施形態に係わる半導体記憶装置の構成を示す図であり、図１０は図９に示す構成におけるリードのテスト動作のタイミングチャートを示す図である。この実施形態の特徴とするところは、図２に示す構成のストローブ信号発生回路１５に代えて、低周波数の外部クロック信号（ＣＫ_ext）を基準にして一定の位相で内部ストローブ信号を生成するパルス発生回路１５５を設け、更にアドレス生成回路１４の内部カウンタ１４２のリセット時に外部の下位アドレス＜３：０＞を初期値として設定したことにある。内部カウンタ１４２のリセット時には、外部の下位アドレス＜３：０＞が内部カウンタ１４２に取り込まれ、取り込まれた初期値から順にカウントアップが開始される。図１０に示すタイミングチャートの例では、内部カウンタ１４２の初期値（“０”）から８番目のアドレスＡ_int＜３：０＞に対応したデータ（Ｑ_int）の位置で内部ストローブ信号が発生されるようにパルス発生回路１５５が調整されている。内部ストローブ信号が発生する位置は、任意に適宜設定される。
【００３０】
このような実施形態においても、テスタ側装置で受け取るデータの順番を正確に処理することで、先の実施形態と同様に記憶装置の全アドレス空間に対して、テスト結果を詳細に解析することができる。
【００３１】
図１１はこの発明の他の実施形態に係わる半導体記憶装置の構成を示す図であり、図１２は図１１に示す構成におけるリードのテスト動作のタイミングチャートを示する。この実施形態の特徴とするところは、図２に示す構成のストローブ信号発生回路１５に代えて、外部クロック信号（ＣＫ_ext）に同期したカウンタ１５７と、カウンタ１５７のカウント値に応じてストローブ信号を発生するパルス発生回路１５８を備えたストローブ信号発生回路１５６を設けたことにある。
図１２に示すタイミングチャートの例では、カウンタ１５７は４ビットのカウンタであり、例えばカウンタ１５７のカウント値がオール“０”の時は、内部の下位アドレスＡ_int＜３：０＞が“０”に対応したデータ（Ｑ_int）の位置で内部ストローブ信号が出力され、カウンタ１５７のカウント値が“０００１”の時は、内部の下位アドレスＡ_int＜３：０＞が“１”に対応したデータ（Ｑ_int）の位置で内部ストローブ信号が出力される。
【００３２】
このような実施形態においても、図９ならびに図１０で説明した実施形態と同様の効果を得ることができる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、低速のテスタ装置において半導体記憶装置内部を高速に動作させることができ、しかもテスト結果として外部に出力されるデータは、外部アドレスに対応した低周波であるため、低速のテスタ装置からみると被テスト対象の半導体記憶装置は通常の低速動作と同様であり、低速のテスタ装置でテスト結果を詳細に解析することが可能となる。
【００３４】
一方、クロック生成回路は、ＰＬＬ等の同期回路を用いることなく、所望の周波数の高周波内部クロック信号を高精度に生成することができ、かつ小型で簡単な構成となり、チップ面積の増加を抑えることが可能となる。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る半導体記憶装置の構成概略を示すブロック図である。
【図２】 図１に示す半導体記憶装置の構成の詳細を示す図である。
【図３】 図１又は図２に示すクロック生成回路の構成を示す図である。
【図４】 図３に示すクロック生成回路の動作タイミングチャートを示す図である。
【図５】 図１に示すコマンド生成回路の構成を示す図である。
【図６】 図１に示す入力データ生成回路の構成を示す図である。
【図７】 図１に示す半導体記憶装置の高速動作テスト時の動作タイミングチャートを示す図である。
【図８】 図１に示す半導体記憶装置の高速動作テスト時の他の動作タイミングチャートを示す図である。
【図９】 この発明の他の実施形態に係る半導体記憶装置の構成を示す図である。
【図１０】 図９に示す半導体記憶装置の高速動作テスト時の動作タイミングチャートを示す図である。
【図１１】 この発明の他の実施形態に係る半導体記憶装置の構成を示す図である。
【図１２】 図１１に示す半導体記憶装置の高速動作テスト時の動作タイミングチャートを示す図である。
【図１３】 従来のＢＩＳＴ回路を搭載した半導体記憶装置の概略構成を示す図である。
【図１４】 従来のＢＩＳＴ回路のクロック生成回路の構成を示す図である。
【符号の説明】
１０ モード制御回路
１１ クロック生成回路
１２ 入力データ生成回路
１３ コマンド生成回路
１４ アドレス生成回路
１５，１５６ ストローブ生成回路
１６ 出力データ生成回路
１７ ＳＲＡＭコア
１８，１９，，１１５，１４１，１５２，１５３，１６１，１６２ レジスタ １１１ 発振器
１１２，１５４，１５５，１５８ パルス発生回路
１１３，１２３，１３３，１４３，１４４，１６３ マルチプレクサ
１１４，１５７ カウンタ
１１６，１３１，１２１ バッファ
１２２ 入力データ発生回路
１３２ コマンド発生回路
１４２ 内部カウンタ
１５１ 論理ゲート
Claims (6)
- 外部クロック信号に同期して動作する同期型の半導体記憶装置において、
前記半導体記憶装置の通常動作又はテスト動作を選択する選択回路と、
前記モード選択回路によりテスト動作が選択されて前記半導体記憶装置がテストされる際には、前記半導体記憶装置をテストするテスタ装置から前記半導体記憶装置に与えられる前記外部クロック信号よりも高周波の内部クロック信号を発生するクロック生成回路と、
前記モード選択回路によりテスト動作が選択されて前記半導体記憶装置がテストされる際には、前記半導体記憶装置をテストするテスタ装置から前記半導体記憶装置に与えられる外部アドレス信号よりも高周波で、前記内部クロック信号に同期して変化する内部アドレス信号を発生するアドレス生成回路と、
前記クロック生成回路によって発生された内部クロック信号ならびに前記アドレス生成回路によって発生された内部アドレス信号に基づいてテスト動作が行われ、前記内部クロック信号に同期して前記半導体記憶装置からテスト結果として出力されたデータの一部を外部アドレス信号に基づいて順次選択し、順次選択したデータを前記外部クロック信号に同期して前記テスタ装置に出力する出力データ生成回路と
を有することを特徴とする半導体記憶装置。 - 外部クロック信号に同期して動作する同期型の半導体記憶装置において、
前記半導体装置の通常動作又はテスト動作を選択するモード選択回路と、
前記モード選択回路によりテスト動作が選択されて前記半導体記憶装置がテストされる際には、前記半導体記憶装置をテストするテスタ装置から前記半導体記憶装置に与えられた前記外部クロック信号よりも高周波の内部クロック信号を発生するクロック生成回路と、
前記モード選択回路によりテスト動作が選択されて前記半導体記憶装置がテストされる際には、前記半導体記憶装置をテストする前記テスタ装置から前記半導体記憶装置に与えられる外部アドレス信号よりも高周波で、前記内部クロック信号に同期して変化する内部アドレス信号を発生するアドレス生成回路と、
前記テスタ装置から入力される前記外部アドレス信号と前記アドレス生成回路が発生する内部アドレス信号との比較結果に基づいて、または外部クロック信号に基づいて、ストローブ信号を発生するストローブ生成回路と、
前記クロック生成回路によって発生された内部クロック信号ならびに前記アドレス生成回路によって発生されたアドレスに基づいてテスト動作が行われ、前記内部クロック信号に同期して前記半導体記憶装置からテスト結果として出力されるデータうち、前記ストローブ生成回路によって発生されたストローブ信号に同期したデータを選択し、選択したデータを前記外部クロック信号に同期して前記テスタ装置に出力する出力データ生成回路と
を有することを特徴とする半導体記憶装置。 - 前記ストローブ生成回路は、
前記テスタ装置から入力される前記外部アドレス信号と、前記アドレス生成回路が発生する内部アドレス信号を比較し、両者が一致した場合に、一致したアドレスに対応するデータが出力されるタイミングにストローブ信号を発生する
ことを特徴とする請求項２記載の半導体記憶装置。 - 前記ストローブ生成回路は、前記外部クロック信号を基準にして一定の位相のストローブ信号を発生する
ことを特徴とする請求項２記載の半導体記憶装置。 - 前記ストローブ生成回路は、前記外部クロック信号をカウントした値に応じて発生タイミングを変化させたストローブ信号を発生する
ことを特徴とする請求項２記載の半導体記憶装置。 - 前記クロック生成回路は、
外部から与えられる調整信号に基づいて発振周波数が可変調整され、前記内部クロック信号を発生する発振器と、
前記外部クロック信号に同期してリセットされ、前記発振器によって発生される前記内部クロック信号に基づいてカウント動作を行い、所定のカウント値でフラグ信号を発生するカウンタ回路と、
前記外部クロック信号に同期して前記カウンタ回路が発生するフラグ信号を取り込み保持するレジスタとを備えた
ことを特徴とする請求項１〜５のいずれか１項に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001075940A JP4115676B2 (ja) | 2001-03-16 | 2001-03-16 | 半導体記憶装置 |
| US10/096,110 US6978402B2 (en) | 2001-03-16 | 2002-03-13 | Semiconductor memory |
| CNB021073090A CN1207720C (zh) | 2001-03-16 | 2002-03-14 | 半导体存储装置 |
| KR10-2002-0014050A KR100438343B1 (ko) | 2001-03-16 | 2002-03-15 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001075940A JP4115676B2 (ja) | 2001-03-16 | 2001-03-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002279796A JP2002279796A (ja) | 2002-09-27 |
| JP4115676B2 true JP4115676B2 (ja) | 2008-07-09 |
Family
ID=18932950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001075940A Expired - Fee Related JP4115676B2 (ja) | 2001-03-16 | 2001-03-16 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6978402B2 (ja) |
| JP (1) | JP4115676B2 (ja) |
| KR (1) | KR100438343B1 (ja) |
| CN (1) | CN1207720C (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8286046B2 (en) | 2001-09-28 | 2012-10-09 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
| US8166361B2 (en) | 2001-09-28 | 2012-04-24 | Rambus Inc. | Integrated circuit testing module configured for set-up and hold time testing |
| US7159145B2 (en) * | 2003-05-12 | 2007-01-02 | Infineon Technologies Ag | Built-in self test system and method |
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2001
- 2001-03-16 JP JP2001075940A patent/JP4115676B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-13 US US10/096,110 patent/US6978402B2/en not_active Expired - Fee Related
- 2002-03-14 CN CNB021073090A patent/CN1207720C/zh not_active Expired - Fee Related
- 2002-03-15 KR KR10-2002-0014050A patent/KR100438343B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100438343B1 (ko) | 2004-07-02 |
| JP2002279796A (ja) | 2002-09-27 |
| KR20020073437A (ko) | 2002-09-26 |
| US20020170003A1 (en) | 2002-11-14 |
| CN1207720C (zh) | 2005-06-22 |
| CN1375830A (zh) | 2002-10-23 |
| US6978402B2 (en) | 2005-12-20 |
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Legal Events
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |