JP3307344B2 - 半導体記憶装置 - Google Patents
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- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】半導体記憶装置に関し、とく
に同期型半導体記憶装置の読み出しマージン改善とテス
ト時のタイミング制御に関する。
に同期型半導体記憶装置の読み出しマージン改善とテス
ト時のタイミング制御に関する。
【０００２】
【従来の技術】従来の半導体記憶装置のデータアンプ部
の制御回路構成図を図６に、そのタイミングチャートを
図７に示す。
の制御回路構成図を図６に、そのタイミングチャートを
図７に示す。
【０００３】図６（ａ）に示すように、本従来例は、メ
モリ制御部１０１と、データアンプ制御部６０２と、セ
ルアレイ部１０３とデータアンプ部１４１〜１４ｎで構
成されている。メモリ制御部はｔｅｓｔＣＡＳ信号ｔｅ
ｓｔＣＡＳとｐｒｅＣＡＳ信号ｐｒｅＣＡＳとクロック
信号ＣＬＫが入力されＣＡＳ信号ＣＡＳ（カラムアドレ
スストローブ信号）が出力されている。尚、ｐｒｅＣＡ
Ｓ信号ｐｒｅＣＡＳはＣＡＳ信号ＣＡＳの前段の信号で
あり、高周波動作時（実使用時；数ｎｓ〜数１０ｎｓオ
ーダー）にＣＡＳ信号ＣＡＳとして使用する。ｔｅｓｔ
ＣＡＳ信号ｔｅｓｔＣＡＳは、低周波動作時（テストモ
ード時；数１０ｎｓ〜数１００ｎｓオーダー）にＣＡＳ
信号ＣＡＳとして使用する。このＣＡＳ信号ＣＡＳはメ
モリセル前段のＮＡＮＤゲート１０４とデータアンプ制
御部６０２に供給されている。更にデータアンプ制御部
６０２はデータアンプ活性化信号ＤＡＥを生成出力して
データアンプに供給する、一方ＮＡＮＤゲート１０４に
供給されたＣＡＳ信号ＣＡＳはアドレス信号ＡＤＲと論
理をとってインバータ１０４ａを介してカラム選択信号
ＹＳＷをメモリセル部に供給する。データアンプＤＡは
メモリセル部１０３からのデータＲＴ／Ｎとデータアン
プ活性化信号ＤＡＥとの論理で出力信号Ｄｏｕｔを出力
する。また、また、図６（ｂ）に示すように、データア
ンプ制御部６０２は、遅延素子１０８、インバータ６０
９，６１０で構成され、遅延素子１０８にＣＡＳ信号Ｃ
ＡＳを入力しインバータ２段を介してデータアンプ活性
化信号ＤＡＥを出力している。さらに、図６（ｃ）に示
すように、メモリ制御部１０１は、フリップフロップ１
０５、セレクタ１０６、クロック周波数判定回路１０７
で構成され、フリップフロップ１０５にはｐｒｅＣＡＳ
信号ｐｒｅＣＡＳとクロック信号ＣＬＫが入力され、そ
の出力はセレクタ１０６に供給されている、またセレク
タに１０６にはｐｒｅＣＡＳ信号ｐｒｅＣＡＳも供給さ
れている、クロック周波数判定回路１０７にはクロック
信号ＣＬＫが供給される。セレクタ１０６はクロック信
号ＣＬＫの周波数に応じてセレクタ１０６により選択さ
れたＣＡＳ信号ＣＡＳを出力する。
モリ制御部１０１と、データアンプ制御部６０２と、セ
ルアレイ部１０３とデータアンプ部１４１〜１４ｎで構
成されている。メモリ制御部はｔｅｓｔＣＡＳ信号ｔｅ
ｓｔＣＡＳとｐｒｅＣＡＳ信号ｐｒｅＣＡＳとクロック
信号ＣＬＫが入力されＣＡＳ信号ＣＡＳ（カラムアドレ
スストローブ信号）が出力されている。尚、ｐｒｅＣＡ
Ｓ信号ｐｒｅＣＡＳはＣＡＳ信号ＣＡＳの前段の信号で
あり、高周波動作時（実使用時；数ｎｓ〜数１０ｎｓオ
ーダー）にＣＡＳ信号ＣＡＳとして使用する。ｔｅｓｔ
ＣＡＳ信号ｔｅｓｔＣＡＳは、低周波動作時（テストモ
ード時；数１０ｎｓ〜数１００ｎｓオーダー）にＣＡＳ
信号ＣＡＳとして使用する。このＣＡＳ信号ＣＡＳはメ
モリセル前段のＮＡＮＤゲート１０４とデータアンプ制
御部６０２に供給されている。更にデータアンプ制御部
６０２はデータアンプ活性化信号ＤＡＥを生成出力して
データアンプに供給する、一方ＮＡＮＤゲート１０４に
供給されたＣＡＳ信号ＣＡＳはアドレス信号ＡＤＲと論
理をとってインバータ１０４ａを介してカラム選択信号
ＹＳＷをメモリセル部に供給する。データアンプＤＡは
メモリセル部１０３からのデータＲＴ／Ｎとデータアン
プ活性化信号ＤＡＥとの論理で出力信号Ｄｏｕｔを出力
する。また、また、図６（ｂ）に示すように、データア
ンプ制御部６０２は、遅延素子１０８、インバータ６０
９，６１０で構成され、遅延素子１０８にＣＡＳ信号Ｃ
ＡＳを入力しインバータ２段を介してデータアンプ活性
化信号ＤＡＥを出力している。さらに、図６（ｃ）に示
すように、メモリ制御部１０１は、フリップフロップ１
０５、セレクタ１０６、クロック周波数判定回路１０７
で構成され、フリップフロップ１０５にはｐｒｅＣＡＳ
信号ｐｒｅＣＡＳとクロック信号ＣＬＫが入力され、そ
の出力はセレクタ１０６に供給されている、またセレク
タに１０６にはｐｒｅＣＡＳ信号ｐｒｅＣＡＳも供給さ
れている、クロック周波数判定回路１０７にはクロック
信号ＣＬＫが供給される。セレクタ１０６はクロック信
号ＣＬＫの周波数に応じてセレクタ１０６により選択さ
れたＣＡＳ信号ＣＡＳを出力する。
【０００４】ｐｒｅＣＡＳ信号ｐｒｅＣＡＳはＣＡＳ信
号ＣＡＳの前段の信号であり、高周波動作時（実使用
時）に使用する。ｔｅｓｔＣＡＳ信号ｔｅｓｔＣＡＳ
は、低周波作時（テストモード時）にＣＡＳ信号ＣＡＳ
として使用する。カラム選択信号ＹＳＷは、アドレス信
号ＡＤＲにより選ばれ、ＣＡＳ信号ＣＡＳのタイミング
によりアクティブになる。
号ＣＡＳの前段の信号であり、高周波動作時（実使用
時）に使用する。ｔｅｓｔＣＡＳ信号ｔｅｓｔＣＡＳ
は、低周波作時（テストモード時）にＣＡＳ信号ＣＡＳ
として使用する。カラム選択信号ＹＳＷは、アドレス信
号ＡＤＲにより選ばれ、ＣＡＳ信号ＣＡＳのタイミング
によりアクティブになる。
【０００５】メモリ制御部１０１で、クロック周波数判
定回路１０７はクロック信号ＣＬＫが高周波数の場合に
出力信号がＨｉｇｈとなり、低周波数の場合に出力信号
がＬｏｗとなる。セレクタ１０６は出力信号がＨｉｇｈ
の場合フリップフロップの出力を、出力信号がＬｏｗの
場合ｔｅｓｔＣＡＳ信号ｔｅｓｔＣＡＳを選択する。ｐ
ｒｅＣＡＳ信号ｐｒｅＣＡＳはＣＡＳ信号ＣＡＳの前段
の信号であり、高周波動作時（実使用時）に使用する。
ｔｅｓｔＣＡＳ信号ｔｅｓｔＣＡＳは、低周波動作時
（テストモード時）にＣＡＳ信号ＣＡＳとして使用す
る。尚、テストモード時に低周波動作が必要な理由は周
辺回路のテストのためテストレートが数１００ｎｓオー
ダーのロジックテスタを使用するためである。データア
ンプ制御部１０２は、ＣＡＳ信号ＣＡＳの結果をクロッ
クタイミングで、遅延素子１０８とインバータ６０９、
６１０の２段を通って、データアンプ活性化信号ＤＡＥ
として出力する。
定回路１０７はクロック信号ＣＬＫが高周波数の場合に
出力信号がＨｉｇｈとなり、低周波数の場合に出力信号
がＬｏｗとなる。セレクタ１０６は出力信号がＨｉｇｈ
の場合フリップフロップの出力を、出力信号がＬｏｗの
場合ｔｅｓｔＣＡＳ信号ｔｅｓｔＣＡＳを選択する。ｐ
ｒｅＣＡＳ信号ｐｒｅＣＡＳはＣＡＳ信号ＣＡＳの前段
の信号であり、高周波動作時（実使用時）に使用する。
ｔｅｓｔＣＡＳ信号ｔｅｓｔＣＡＳは、低周波動作時
（テストモード時）にＣＡＳ信号ＣＡＳとして使用す
る。尚、テストモード時に低周波動作が必要な理由は周
辺回路のテストのためテストレートが数１００ｎｓオー
ダーのロジックテスタを使用するためである。データア
ンプ制御部１０２は、ＣＡＳ信号ＣＡＳの結果をクロッ
クタイミングで、遅延素子１０８とインバータ６０９、
６１０の２段を通って、データアンプ活性化信号ＤＡＥ
として出力する。
【０００６】図７に示すように、ＣＡＳ信号ＣＡＳの立
上がりから出力信号Ｄｏｕｔの出力までが、ｔｄａｃの
規格となり製品ごとに所定の値が決定されている。この
時注目する点は、セルアレイ部１０３からの出力信号で
あるデータ信号ＲＴ／Ｎが、増幅可能な差電位がついた
後に、データアンプ活性化信号ＤＡＥにより、データア
ンプ部１４１〜１４ｎを活性化する事と、ＣＡＳ信号Ｃ
ＡＳの立上がり〜出力信号Ｄｏｕｔ出力（ｔｄａｃ）が
規格を満たす必要がある。ＣＡＳ信号ＣＡＳの立上がり
〜データ信号ＲＴ／Ｎ（増幅可能差電位）出力（ｔＲＴ
／ＮＣ）は、回路素子、半導体装置の使用状態により内
部クロックが高速動作する条件（以下ｆａｓｔ条件）、
回路素子、半導体装置の使用状態により内部クロックが
低速動作する条件（以下ｓｌｏｗ条件）がそれぞれで決
まっているので、そのタイミングに合わせて、データア
ンプ活性化信号ＤＡＥの立上がりのタイミングを生成す
る。クロック同期の場合、ｆａｓｔ条件、ｓｌｏｗ条件
でＣＡＳ信号ＣＡＳの立上がり〜データ信号ＲＴ／Ｎ出
力のタイミング差よりもＣＡＳ信号ＣＡＳの立上がり〜
データアンプ活性化信号ＤＡＥの立上がり（ｔＤＣ）の
タイミング差が大きいため、ｆａｓｔ条件時にデータ信
号ＲＴ／Ｎが、増幅可能な差電位がついた後に、データ
アンプ活性化信号ＤＡＥの立上がりにより、データアン
プ部１４１〜１４ｎを活性化する事と、ｓｌｏｗ条件時
にＣＡＳ信号ＣＡＳの立上がり〜出力信号Ｄｏｕｔ出力
のアクセスタイムｔｄａｃが規格内になる事を満たさな
ければならない。
上がりから出力信号Ｄｏｕｔの出力までが、ｔｄａｃの
規格となり製品ごとに所定の値が決定されている。この
時注目する点は、セルアレイ部１０３からの出力信号で
あるデータ信号ＲＴ／Ｎが、増幅可能な差電位がついた
後に、データアンプ活性化信号ＤＡＥにより、データア
ンプ部１４１〜１４ｎを活性化する事と、ＣＡＳ信号Ｃ
ＡＳの立上がり〜出力信号Ｄｏｕｔ出力（ｔｄａｃ）が
規格を満たす必要がある。ＣＡＳ信号ＣＡＳの立上がり
〜データ信号ＲＴ／Ｎ（増幅可能差電位）出力（ｔＲＴ
／ＮＣ）は、回路素子、半導体装置の使用状態により内
部クロックが高速動作する条件（以下ｆａｓｔ条件）、
回路素子、半導体装置の使用状態により内部クロックが
低速動作する条件（以下ｓｌｏｗ条件）がそれぞれで決
まっているので、そのタイミングに合わせて、データア
ンプ活性化信号ＤＡＥの立上がりのタイミングを生成す
る。クロック同期の場合、ｆａｓｔ条件、ｓｌｏｗ条件
でＣＡＳ信号ＣＡＳの立上がり〜データ信号ＲＴ／Ｎ出
力のタイミング差よりもＣＡＳ信号ＣＡＳの立上がり〜
データアンプ活性化信号ＤＡＥの立上がり（ｔＤＣ）の
タイミング差が大きいため、ｆａｓｔ条件時にデータ信
号ＲＴ／Ｎが、増幅可能な差電位がついた後に、データ
アンプ活性化信号ＤＡＥの立上がりにより、データアン
プ部１４１〜１４ｎを活性化する事と、ｓｌｏｗ条件時
にＣＡＳ信号ＣＡＳの立上がり〜出力信号Ｄｏｕｔ出力
のアクセスタイムｔｄａｃが規格内になる事を満たさな
ければならない。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、大容量化に伴い、メモリセルアレ
イの規模が大きくなり、メモリセルアレイ上を走るリー
ドバスが長くなってきている。リードバスが長くなると
ＣＡＳの入力からデータアンプＤＡにデータが出力する
まで時間がかかる。そのタイミングに合わせて遅延素子
によりデータアンプ活性化信号ＤＡＥを生成した場合、
ＣＡＳ〜データアンプ活性化信号ＤＡＥ間の遅延が多く
必要となり、その分プロセス、温度、電圧変化によるデ
ータアンプ活性化タイミングのばらつきが大きくなり、
場合によりｔｄａｃが規格を外れる可能性が大きくな
る。
記憶装置においては、大容量化に伴い、メモリセルアレ
イの規模が大きくなり、メモリセルアレイ上を走るリー
ドバスが長くなってきている。リードバスが長くなると
ＣＡＳの入力からデータアンプＤＡにデータが出力する
まで時間がかかる。そのタイミングに合わせて遅延素子
によりデータアンプ活性化信号ＤＡＥを生成した場合、
ＣＡＳ〜データアンプ活性化信号ＤＡＥ間の遅延が多く
必要となり、その分プロセス、温度、電圧変化によるデ
ータアンプ活性化タイミングのばらつきが大きくなり、
場合によりｔｄａｃが規格を外れる可能性が大きくな
る。
【０００８】図７に示すように、ｆａｓｔ条件に合わせ
データアンプ活性化信号ＤＡＥの立上がりを調整した場
合、ｓｌｏｗ条件時にＣＡＳ信号ＣＡＳの立上がり〜デ
ータアンプ活性化信号ＤＡＥの立上がり（ｔＤＣ）が長
くなりｔｄａｃが規格を外れる。また、ｓｌｏｗ条件に
合わせｔｄａｃが規格内に収まるようにデータアンプ活
性化信号ＤＡＥの立上がりを調整した場合にはｆａｓｔ
条件時に、データ信号ＲＴ／Ｎが増幅可能な差電位がつ
く前に、データアンプ活性化信号ＤＡＥの立上がりによ
り、データアンプ１４１〜１４ｎを活性化してしまいセ
ンスミスをする、という問題が発生する。
データアンプ活性化信号ＤＡＥの立上がりを調整した場
合、ｓｌｏｗ条件時にＣＡＳ信号ＣＡＳの立上がり〜デ
ータアンプ活性化信号ＤＡＥの立上がり（ｔＤＣ）が長
くなりｔｄａｃが規格を外れる。また、ｓｌｏｗ条件に
合わせｔｄａｃが規格内に収まるようにデータアンプ活
性化信号ＤＡＥの立上がりを調整した場合にはｆａｓｔ
条件時に、データ信号ＲＴ／Ｎが増幅可能な差電位がつ
く前に、データアンプ活性化信号ＤＡＥの立上がりによ
り、データアンプ１４１〜１４ｎを活性化してしまいセ
ンスミスをする、という問題が発生する。
【０００９】本発明の目的は外部クロック信号ＣＬＫに
同期してデータアンプ活性化信号ＤＡＥを発生させる手
段を設け、遅延素子のプロセス、温度、電圧依存の影響
の少ないデータアンプ活性化信号ＤＡＥを得ることにあ
る。
同期してデータアンプ活性化信号ＤＡＥを発生させる手
段を設け、遅延素子のプロセス、温度、電圧依存の影響
の少ないデータアンプ活性化信号ＤＡＥを得ることにあ
る。
【００１０】
【課題を解決するための手段】本発明の同期型半導体記
憶装置は、テストモード信号が非活性の場合ＣＡＳ信号
を、テストモード信号が活性の場合テスト用ＣＡＳ信号
を選択するセレクタを有するメモリ制御部と、前記テス
トモード信号が非活性の場合、ＣＡＳ信号をクロックタ
イミングでデータアンプ活性化信号として出力し、前記
テストモード信号が活性の場合、ＣＡＳ信号を遅延素子
を通して、データアンプ活性化信号として出力するデー
タアンプ制御部と、カラム選択信号の入力に対しメモリ
セルのデータをデータアンプに出力し、この出力をデー
タアンプ活性化信号のタイミングで増幅し出力信号を出
力するデータアンプを有したセルアレイ部とを備えたこ
とを特徴とする。また、前記データアンプ制御回路が、
前記データアンプ活性化信号のタイミングをＣＡＳ信号
からの遅延、または外部クロック同期で制御する手段を
有することを特徴とする。また、前記データアンプ制御
部は、遅延素子とフリップフロップにＣＡＳ信号を入力
し、前記遅延素子の出力は第１のＮＡＮＤゲート供給さ
れ、前記フリップフロップの出力は第２のＮＡＮＤゲー
トに供給される、また前記メモリ制御部の出力が第２の
ＮＡＮＤゲートに供給され、また、前記メモリ制御部の
出力がインバータを介して前記第１のＮＡＮＤゲートに
供給され、さらにクロック信号が前記フリップフロップ
に入力される、前記第１のＮＡＮＤゲートと前記第２の
ＮＡＮＤゲートとの出力は第３のＮＡＮＤゲートで論理
をとり前記データアンプ活性化信号を出力していること
を特徴とする。また、フリップフロップにＣＡＳ信号と
クロックが入力され、クロックが高周波数場合に出力信
号が非活性となり、低周波数場合に前記出力信号が活性
となるクロック周波数判定回路と、前記出力信号が非活
性の場合に前記フリップフロップの出力を、前記出力信
号が活性の場合テスト用ＣＡＳ信号を選択するセレクタ
とを有するメモリ制御部を備えたことを特徴とする。
憶装置は、テストモード信号が非活性の場合ＣＡＳ信号
を、テストモード信号が活性の場合テスト用ＣＡＳ信号
を選択するセレクタを有するメモリ制御部と、前記テス
トモード信号が非活性の場合、ＣＡＳ信号をクロックタ
イミングでデータアンプ活性化信号として出力し、前記
テストモード信号が活性の場合、ＣＡＳ信号を遅延素子
を通して、データアンプ活性化信号として出力するデー
タアンプ制御部と、カラム選択信号の入力に対しメモリ
セルのデータをデータアンプに出力し、この出力をデー
タアンプ活性化信号のタイミングで増幅し出力信号を出
力するデータアンプを有したセルアレイ部とを備えたこ
とを特徴とする。また、前記データアンプ制御回路が、
前記データアンプ活性化信号のタイミングをＣＡＳ信号
からの遅延、または外部クロック同期で制御する手段を
有することを特徴とする。また、前記データアンプ制御
部は、遅延素子とフリップフロップにＣＡＳ信号を入力
し、前記遅延素子の出力は第１のＮＡＮＤゲート供給さ
れ、前記フリップフロップの出力は第２のＮＡＮＤゲー
トに供給される、また前記メモリ制御部の出力が第２の
ＮＡＮＤゲートに供給され、また、前記メモリ制御部の
出力がインバータを介して前記第１のＮＡＮＤゲートに
供給され、さらにクロック信号が前記フリップフロップ
に入力される、前記第１のＮＡＮＤゲートと前記第２の
ＮＡＮＤゲートとの出力は第３のＮＡＮＤゲートで論理
をとり前記データアンプ活性化信号を出力していること
を特徴とする。また、フリップフロップにＣＡＳ信号と
クロックが入力され、クロックが高周波数場合に出力信
号が非活性となり、低周波数場合に前記出力信号が活性
となるクロック周波数判定回路と、前記出力信号が非活
性の場合に前記フリップフロップの出力を、前記出力信
号が活性の場合テスト用ＣＡＳ信号を選択するセレクタ
とを有するメモリ制御部を備えたことを特徴とする。
【００１１】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の第１の実施形態を示す構
成図である。図１（ａ）に示すように、本実施形態は、
メモリ制御部１０１と、データアンプ制御部１０２と、
セルアレイ部１０３とデータアンプ部１４１〜１４ｎで
構成されている。メモリ制御部はｔｅｓｔＣＡＳ信号ｔ
ｅｓｔＣＡＳとｐｒｅＣＡＳ信号ｐｒｅＣＡＳとクロッ
ク信号ＣＬＫが入力されＣＡＳ信号ＣＡＳが出力されて
いる。このＣＡＳ信号ＣＡＳはメモリセル前段のＮＡＮ
Ｄゲートとデータアンプ制御部１０２に供給されてい
る。更にデータアンプ制御部はデータアンプ活性化信号
ＤＡＥを生成出力してデータアンプに供給する、一方Ｎ
ＡＮＤゲート１０４に供給されたＣＡＳ信号ＣＡＳはア
ドレス信号ＡＤＲと論理をとってインバータ１０４ａを
介してカラム選択信号ＹＳＷをメモリセル部に供給す
る。データアンプＤＡはメモリセル部１０３からのデー
タＲＴ／Ｎとデータアンプ活性化信号ＤＡＥとの論理で
出力信号Ｄｏｕｔを出力する。また、図１（ｂ）に示す
ように、メモリ制御部１０１は、フリップフロップ１０
５、セレクタ１０６、クロック周波数判定回路１０７で
構成され、フリップフロップ１０５にはｐｒｅＣＡＳ信
号ｐｒｅＣＡＳとクロック信号ＣＬＫが入力され、その
出力はセレクタ１０６に供給されている、またセレクタ
に１０６にはｐｒｅＣＡＳ信号ｐｒｅＣＡＳも供給され
ている、クロック周波数判定回路１０７にはクロック信
号ＣＬＫが供給される。セレクタ１０６はクロック信号
ＣＬＫの周波数に応じてセレクタ１０６により選択され
たＣＡＳ信号ＣＡＳが出力する。さらに、図１（ｃ）に
示すように、データアンプ制御部１０２は、遅延素子１
０８、ＮＡＮＤゲート１１０，１１１，１１２の３個、
インバータ１１３で構成され、遅延素子１０８とフリッ
プフロップ１０９にＣＡＳ信号ＣＡＳを入力し、遅延素
子１０８の出力はＮＡＮＤゲート１１２供給され、フリ
ップフロップ１０９の出力はＮＡＮＤゲート１１０に供
給される、またＣＫｆａｓｔ信号ＣＫｆａｓｔはＮＡＮ
Ｄゲート１１０に供給され、またインバータ１１３を介
してＮＡＮＤゲート１１２に供給される、さらにクロッ
ク信号ＣＬＫがフリップフロップ１０９入力される、Ｎ
ＡＮＤゲート１１２と１１０の出力はＮＡＮＤゲート１
１１で論理をとりデータアンプ活性化信号ＤＡＥを出力
している。
して説明する。図１は本発明の第１の実施形態を示す構
成図である。図１（ａ）に示すように、本実施形態は、
メモリ制御部１０１と、データアンプ制御部１０２と、
セルアレイ部１０３とデータアンプ部１４１〜１４ｎで
構成されている。メモリ制御部はｔｅｓｔＣＡＳ信号ｔ
ｅｓｔＣＡＳとｐｒｅＣＡＳ信号ｐｒｅＣＡＳとクロッ
ク信号ＣＬＫが入力されＣＡＳ信号ＣＡＳが出力されて
いる。このＣＡＳ信号ＣＡＳはメモリセル前段のＮＡＮ
Ｄゲートとデータアンプ制御部１０２に供給されてい
る。更にデータアンプ制御部はデータアンプ活性化信号
ＤＡＥを生成出力してデータアンプに供給する、一方Ｎ
ＡＮＤゲート１０４に供給されたＣＡＳ信号ＣＡＳはア
ドレス信号ＡＤＲと論理をとってインバータ１０４ａを
介してカラム選択信号ＹＳＷをメモリセル部に供給す
る。データアンプＤＡはメモリセル部１０３からのデー
タＲＴ／Ｎとデータアンプ活性化信号ＤＡＥとの論理で
出力信号Ｄｏｕｔを出力する。また、図１（ｂ）に示す
ように、メモリ制御部１０１は、フリップフロップ１０
５、セレクタ１０６、クロック周波数判定回路１０７で
構成され、フリップフロップ１０５にはｐｒｅＣＡＳ信
号ｐｒｅＣＡＳとクロック信号ＣＬＫが入力され、その
出力はセレクタ１０６に供給されている、またセレクタ
に１０６にはｐｒｅＣＡＳ信号ｐｒｅＣＡＳも供給され
ている、クロック周波数判定回路１０７にはクロック信
号ＣＬＫが供給される。セレクタ１０６はクロック信号
ＣＬＫの周波数に応じてセレクタ１０６により選択され
たＣＡＳ信号ＣＡＳが出力する。さらに、図１（ｃ）に
示すように、データアンプ制御部１０２は、遅延素子１
０８、ＮＡＮＤゲート１１０，１１１，１１２の３個、
インバータ１１３で構成され、遅延素子１０８とフリッ
プフロップ１０９にＣＡＳ信号ＣＡＳを入力し、遅延素
子１０８の出力はＮＡＮＤゲート１１２供給され、フリ
ップフロップ１０９の出力はＮＡＮＤゲート１１０に供
給される、またＣＫｆａｓｔ信号ＣＫｆａｓｔはＮＡＮ
Ｄゲート１１０に供給され、またインバータ１１３を介
してＮＡＮＤゲート１１２に供給される、さらにクロッ
ク信号ＣＬＫがフリップフロップ１０９入力される、Ｎ
ＡＮＤゲート１１２と１１０の出力はＮＡＮＤゲート１
１１で論理をとりデータアンプ活性化信号ＤＡＥを出力
している。
【００１２】ｐｒｅＣＡＳ信号ｐｒｅＣＡＳはＣＡＳ信
号ＣＡＳの前段の信号であり、高周波動作時（実使用
時）にＣＡＳ信号ＣＡＳとして使用する。ｔｅｓｔＣＡ
Ｓ信号ｔｅｓｔＣＡＳは、低周波動作時（テストモード
時）にＣＡＳ信号ＣＡＳとして使用する。カラム選択信
号ＹＳＷは、アドレス信号ＡＤＲにより選ばれ、ＣＡＳ
信号ＣＡＳのタイミングを使用しアクティブになる。
号ＣＡＳの前段の信号であり、高周波動作時（実使用
時）にＣＡＳ信号ＣＡＳとして使用する。ｔｅｓｔＣＡ
Ｓ信号ｔｅｓｔＣＡＳは、低周波動作時（テストモード
時）にＣＡＳ信号ＣＡＳとして使用する。カラム選択信
号ＹＳＷは、アドレス信号ＡＤＲにより選ばれ、ＣＡＳ
信号ＣＡＳのタイミングを使用しアクティブになる。
【００１３】メモリ制御部１０１で、クロック周波数判
定回路の出力であるＣＫｆａｓｔ信号ＣＫｆａｓｔはク
ロック信号ＣＬＫが高周波数の場合にＨｉｇｈとなり、
低周波数の場合にはＬｏｗとなる。セレクタ１０６はＣ
Ｋｆａｓｔ信号ＣＫｆａｓｔがＨｉｇｈの場合フリップ
フロップの出力を、ＣＫｆａｓｔ信号ＣＫｆａｓｔがＬ
ｏｗの場合ｔｅｓｔＣＡＳ信号ｔｅｓｔＣＡＳを選択す
る。
定回路の出力であるＣＫｆａｓｔ信号ＣＫｆａｓｔはク
ロック信号ＣＬＫが高周波数の場合にＨｉｇｈとなり、
低周波数の場合にはＬｏｗとなる。セレクタ１０６はＣ
Ｋｆａｓｔ信号ＣＫｆａｓｔがＨｉｇｈの場合フリップ
フロップの出力を、ＣＫｆａｓｔ信号ＣＫｆａｓｔがＬ
ｏｗの場合ｔｅｓｔＣＡＳ信号ｔｅｓｔＣＡＳを選択す
る。
【００１４】データアンプ制御部１０２は、ＣＫｆａｓ
ｔ信号ＣＫｆａｓｔがＨｉｇｈの場合、ＣＡＳ信号ＣＡ
Ｓの結果をクロックタイミングで、フリップフロップ１
０９の出力信号として出力し、ＮＡＮＤ１１０，１１１
の２段を通って、データアンプ活性化信号ＤＡＥとして
出力する。ＣＫｆａｓｔ信号ＣＫｆａｓｔがＬｏｗの場
合、ＣＡＳ信号ＣＡＳを遅延素子１０８、ＮＡＮＤ１１
２，１１１の２段を通して、データアンプ活性化信号Ｄ
ＡＥとして出力する。
ｔ信号ＣＫｆａｓｔがＨｉｇｈの場合、ＣＡＳ信号ＣＡ
Ｓの結果をクロックタイミングで、フリップフロップ１
０９の出力信号として出力し、ＮＡＮＤ１１０，１１１
の２段を通って、データアンプ活性化信号ＤＡＥとして
出力する。ＣＫｆａｓｔ信号ＣＫｆａｓｔがＬｏｗの場
合、ＣＡＳ信号ＣＡＳを遅延素子１０８、ＮＡＮＤ１１
２，１１１の２段を通して、データアンプ活性化信号Ｄ
ＡＥとして出力する。
【００１５】セルアレイ部１０３は、カラム選択信号Ｙ
ＳＷの入力に対しｎ個のデータをデータアンプ部にデー
タ信号ＲＴ／Ｎとして出力する。データアンプ部１４１
〜１４ｎは、セルアレイ部１０３からの出力信号である
データ信号ＲＴ／Ｎをデータアンプ活性化信号ＤＡＥの
タイミングで増幅し出力信号Ｄｏｕｔを出力する。
ＳＷの入力に対しｎ個のデータをデータアンプ部にデー
タ信号ＲＴ／Ｎとして出力する。データアンプ部１４１
〜１４ｎは、セルアレイ部１０３からの出力信号である
データ信号ＲＴ／Ｎをデータアンプ活性化信号ＤＡＥの
タイミングで増幅し出力信号Ｄｏｕｔを出力する。
【００１６】先ず、入力されているクロック信号ＣＬＫ
が高周波数（実使用時）の場合を説明する。図４
（ａ）、（ｂ）に高周波動作時のタイミングパスを示
す。高周波動作時は、ＣＫｆａｓｔ信号ＣＫｆａｓｔが
Ｈｉｇｈとなっているので、ｐｒｅＣＡＳ信号ｐｒｅＣ
ＡＳを、クロックタイミングによりフリップフロップ１
０５より出力し、セレクタ１０６によりフリップフロッ
プ出力を選択しＣＡＳ信号ＣＡＳとして出力する。デー
タアンプ制御部１０２に入力されたＣＡＳ信号ＣＡＳの
結果は、前述したクロックタイミングよりも１サイクル
後のクロックタイミングで、データアンプ活性化信号Ｄ
ＡＥとして出力される。そのデータアンプ活性化信号Ｄ
ＡＥのタイミングで、セルアレイ１０３より出力された
データ信号ＲＴ／Ｎをデータアンプで増幅し、出力信号
Ｄｏｕｔとして出力する。
が高周波数（実使用時）の場合を説明する。図４
（ａ）、（ｂ）に高周波動作時のタイミングパスを示
す。高周波動作時は、ＣＫｆａｓｔ信号ＣＫｆａｓｔが
Ｈｉｇｈとなっているので、ｐｒｅＣＡＳ信号ｐｒｅＣ
ＡＳを、クロックタイミングによりフリップフロップ１
０５より出力し、セレクタ１０６によりフリップフロッ
プ出力を選択しＣＡＳ信号ＣＡＳとして出力する。デー
タアンプ制御部１０２に入力されたＣＡＳ信号ＣＡＳの
結果は、前述したクロックタイミングよりも１サイクル
後のクロックタイミングで、データアンプ活性化信号Ｄ
ＡＥとして出力される。そのデータアンプ活性化信号Ｄ
ＡＥのタイミングで、セルアレイ１０３より出力された
データ信号ＲＴ／Ｎをデータアンプで増幅し、出力信号
Ｄｏｕｔとして出力する。
【００１７】次に、入力されているクロック信号ＣＬＫ
が低周波数（テストモード時）の場合を説明する。図４
（ｃ）、（ｄ）に低周波数動作時のタイミングパスを示
す。低周波動作時は、ＣＫｆａｓｔ信号ＣＫｆａｓｔが
Ｌｏｗとなっているので、ＴｅｓｔＣＡＳ信号Ｔｅｓｔ
ＣＡＳをセレクタ１０６により選択し、ＣＡＳ信号ＣＡ
Ｓとして出力する。データアンプ制御部１０２に入力さ
れたＣＡＳ信号ＣＡＳの結果は、遅延素子１０８によ
り、生成されたタイミングによりデータアンプ活性化信
号ＤＡＥとして出力される。そのデータアンプ活性化信
号ＤＡＥのタイミングで、セルアレイ１０３より出力さ
れたデータ信号ＲＴ／ＮをデータアンプＤＡで増幅し、
出力信号Ｄｏｕｔとして出力する。
が低周波数（テストモード時）の場合を説明する。図４
（ｃ）、（ｄ）に低周波数動作時のタイミングパスを示
す。低周波動作時は、ＣＫｆａｓｔ信号ＣＫｆａｓｔが
Ｌｏｗとなっているので、ＴｅｓｔＣＡＳ信号Ｔｅｓｔ
ＣＡＳをセレクタ１０６により選択し、ＣＡＳ信号ＣＡ
Ｓとして出力する。データアンプ制御部１０２に入力さ
れたＣＡＳ信号ＣＡＳの結果は、遅延素子１０８によ
り、生成されたタイミングによりデータアンプ活性化信
号ＤＡＥとして出力される。そのデータアンプ活性化信
号ＤＡＥのタイミングで、セルアレイ１０３より出力さ
れたデータ信号ＲＴ／ＮをデータアンプＤＡで増幅し、
出力信号Ｄｏｕｔとして出力する。
【００１８】図２（ａ）、（ｂ）に高周波数動作時のタ
イミングタイミングチャートを示す。ここでは、ＣＡＳ
信号ＣＡＳの立上がりから出力信号Ｄｏｕｔ出力まで
が、ｔｄａｃの規格（クロックサイクル数で決まる）と
なる。この時注目する点は、データ信号ＲＴ／Ｎが、増
幅可能な差電位がついた後に、データアンプ活性化信号
ＤＡＥの立上がりにより、データアンプを活性化する事
と、ＣＡＳ信号ＣＡＳの立上がり〜出力信号Ｄｏｕｔ出
力が規格を満たす事である。ＣＡＳ信号ＣＡＳの立上が
り〜データ信号ＲＴ／Ｎ（増幅可能差電位）出力は、ｆ
ａｓｔ条件、ｓｌｏｗ条件それぞれで決まっているの
で、そのタイミングに合わせて、データアンプ活性化信
号ＤＡＥの立上がりのタイミングを生成する。クロック
同期の場合、ｆａｓｔ条件、ｓｌｏｗ条件でＣＡＳ信号
ＣＡＳの立上がり〜データ信号ＲＴ／Ｎ出力のタイミン
グ差よりもＣＡＳ信号ＣＡＳの立上がり〜データアンプ
活性化信号ＤＡＥの立上がりのタイミング差が小さいた
め、ｓｌｏｗ条件時にデータ信号ＲＴ／Ｎが、増幅可能
な差電位がついた後に、データアンプ活性化信号ＤＡＥ
の立上がりにより、データアンプを活性化する事と、Ｃ
ＡＳ信号ＣＡＳの立上がり〜出力信号Ｄｏｕｔ出力が規
格内になる。
イミングタイミングチャートを示す。ここでは、ＣＡＳ
信号ＣＡＳの立上がりから出力信号Ｄｏｕｔ出力まで
が、ｔｄａｃの規格（クロックサイクル数で決まる）と
なる。この時注目する点は、データ信号ＲＴ／Ｎが、増
幅可能な差電位がついた後に、データアンプ活性化信号
ＤＡＥの立上がりにより、データアンプを活性化する事
と、ＣＡＳ信号ＣＡＳの立上がり〜出力信号Ｄｏｕｔ出
力が規格を満たす事である。ＣＡＳ信号ＣＡＳの立上が
り〜データ信号ＲＴ／Ｎ（増幅可能差電位）出力は、ｆ
ａｓｔ条件、ｓｌｏｗ条件それぞれで決まっているの
で、そのタイミングに合わせて、データアンプ活性化信
号ＤＡＥの立上がりのタイミングを生成する。クロック
同期の場合、ｆａｓｔ条件、ｓｌｏｗ条件でＣＡＳ信号
ＣＡＳの立上がり〜データ信号ＲＴ／Ｎ出力のタイミン
グ差よりもＣＡＳ信号ＣＡＳの立上がり〜データアンプ
活性化信号ＤＡＥの立上がりのタイミング差が小さいた
め、ｓｌｏｗ条件時にデータ信号ＲＴ／Ｎが、増幅可能
な差電位がついた後に、データアンプ活性化信号ＤＡＥ
の立上がりにより、データアンプを活性化する事と、Ｃ
ＡＳ信号ＣＡＳの立上がり〜出力信号Ｄｏｕｔ出力が規
格内になる。
【００１９】また、低周波動作時にクロック信号ＣＬＫ
を感知し遅延素子１０８に切り替える構成にし、図３
（ａ）、（ｂ）のタイミングチャートに示すように正常
動作を行うことが出来る様にした。この場合、クロック
信号ＣＬＫのサイクルが長いので、ｔｄａｃの規格に対
しては十分マージンがある。
を感知し遅延素子１０８に切り替える構成にし、図３
（ａ）、（ｂ）のタイミングチャートに示すように正常
動作を行うことが出来る様にした。この場合、クロック
信号ＣＬＫのサイクルが長いので、ｔｄａｃの規格に対
しては十分マージンがある。
【００２０】図５は本発明の第２の実施形態を示す構成
図である。本実施形態は、前記第１の実施形態より動作
マージンが広がることを特徴としている。図５（ａ）に
示されるように、本実施形態は、メモリ制御部５０１
と、データアンプ制御部１０２と、セルアレイ部１０３
とデータアンプ部１４１〜１４ｎで構成されている。本
実施形態が前述の第１の実施形態と異なるところは、図
５（ａ）に示すように、テストモード信号ＴｅｓｔＭｏ
ｄｅＢがメモリ制御部５０１とデータアンプ制御部１０
２入力され、また図５（ｂ）に示すようにメモリ制御部
がフリップフロップ１０５とセレクタ１０６で構成さ
れ、ｔｅｓｔＣＡＳ信号ｔｅｓｔＣＡＳとテストモード
信号ＴｅｓｔＭｏｄｅＢがセレクタ１０６に入力され、
ｐｒｅＣＡＳ信号ｐｒｅＣＡＳとクロック信号ＣＬＫが
フリップフロップ１０５に入力され、その出力はセレク
タ１０６に供給されている。メモリ制御部５０１のセレ
クタ１０６は、テストモード信号ＴｅｓｔＭｏｄｅＢが
Ｈｉｇｈの場合フリップフロップ１０５の出力を、テス
トモード信号ＴｅｓｔＭｏｄｅＢがＬｏｗの場合ｔｅｓ
ｔＣＡＳ信号ｔｅｓｔＣＡＳを選択する。
図である。本実施形態は、前記第１の実施形態より動作
マージンが広がることを特徴としている。図５（ａ）に
示されるように、本実施形態は、メモリ制御部５０１
と、データアンプ制御部１０２と、セルアレイ部１０３
とデータアンプ部１４１〜１４ｎで構成されている。本
実施形態が前述の第１の実施形態と異なるところは、図
５（ａ）に示すように、テストモード信号ＴｅｓｔＭｏ
ｄｅＢがメモリ制御部５０１とデータアンプ制御部１０
２入力され、また図５（ｂ）に示すようにメモリ制御部
がフリップフロップ１０５とセレクタ１０６で構成さ
れ、ｔｅｓｔＣＡＳ信号ｔｅｓｔＣＡＳとテストモード
信号ＴｅｓｔＭｏｄｅＢがセレクタ１０６に入力され、
ｐｒｅＣＡＳ信号ｐｒｅＣＡＳとクロック信号ＣＬＫが
フリップフロップ１０５に入力され、その出力はセレク
タ１０６に供給されている。メモリ制御部５０１のセレ
クタ１０６は、テストモード信号ＴｅｓｔＭｏｄｅＢが
Ｈｉｇｈの場合フリップフロップ１０５の出力を、テス
トモード信号ＴｅｓｔＭｏｄｅＢがＬｏｗの場合ｔｅｓ
ｔＣＡＳ信号ｔｅｓｔＣＡＳを選択する。
【００２１】データアンプ制御部１０２は、テストモー
ド信号ＴｅｓｔＭｏｄｅＢがＨｉｇｈの場合、ＣＡＳ信
号ＣＡＳの結果をクロックタイミングで、フリップフロ
ップの出力信号として出力し、ＮＡＮＤ２段を通って、
データアンプ活性化信号ＤＡＥとして出力する。テスト
モード信号ＴｅｓｔＭｏｄｅＢがＬｏｗの場合、ＣＡＳ
信号ＣＡＳを遅延素子１０８、ＮＡＮＤ１１１，１１２
の２段を通して、データアンプ活性化信号ＤＡＥとして
出力する。
ド信号ＴｅｓｔＭｏｄｅＢがＨｉｇｈの場合、ＣＡＳ信
号ＣＡＳの結果をクロックタイミングで、フリップフロ
ップの出力信号として出力し、ＮＡＮＤ２段を通って、
データアンプ活性化信号ＤＡＥとして出力する。テスト
モード信号ＴｅｓｔＭｏｄｅＢがＬｏｗの場合、ＣＡＳ
信号ＣＡＳを遅延素子１０８、ＮＡＮＤ１１１，１１２
の２段を通して、データアンプ活性化信号ＤＡＥとして
出力する。
【００２２】セルアレイ部１０３は、カラム選択信号Ｙ
ＳＷの入力に対しｎ個のデータをデータアンプ部に出力
する。データアンプ部１４１〜１４ｎは、セルアレイ部
１０３からの出力をデータアンプ活性化信号ＤＡＥのタ
イミングで増幅し出力信号Ｄｏｕｔを出力する。
ＳＷの入力に対しｎ個のデータをデータアンプ部に出力
する。データアンプ部１４１〜１４ｎは、セルアレイ部
１０３からの出力をデータアンプ活性化信号ＤＡＥのタ
イミングで増幅し出力信号Ｄｏｕｔを出力する。
【００２３】本実施形態の場合、前記第１の実施形態の
データアンプ制御部に入力されるＣＫｆａｓｔの代わり
に、テストモード信号ＴｅｓｔＭｏｄｅＢを入力してい
て、通常動作時にはテストモード信号ＴｅｓｔＭｏｄｅ
ＢをＨｉｇｈとし、前記実施形態の高周波動作時と同様
に、クロック信号ＣＬＫからデータアンプ活性化信号Ｄ
ＡＥのタイミングを生成する。これにより、前記実施形
態と同様にクロック同期にすることにより、前記第１の
実施形態のように遅延素子から、データアンプ活性化信
号ＤＡＥを生成するよりも動作マージンが広がる。ま
た、テストモード時は、テストモード信号ＴｅｓｔＭｏ
ｄｅＢをＬｏｗにし、遅延素子１０８からデータアンプ
活性化信号ＤＡＥのタイミングを生成することにより、
動作を行う。
データアンプ制御部に入力されるＣＫｆａｓｔの代わり
に、テストモード信号ＴｅｓｔＭｏｄｅＢを入力してい
て、通常動作時にはテストモード信号ＴｅｓｔＭｏｄｅ
ＢをＨｉｇｈとし、前記実施形態の高周波動作時と同様
に、クロック信号ＣＬＫからデータアンプ活性化信号Ｄ
ＡＥのタイミングを生成する。これにより、前記実施形
態と同様にクロック同期にすることにより、前記第１の
実施形態のように遅延素子から、データアンプ活性化信
号ＤＡＥを生成するよりも動作マージンが広がる。ま
た、テストモード時は、テストモード信号ＴｅｓｔＭｏ
ｄｅＢをＬｏｗにし、遅延素子１０８からデータアンプ
活性化信号ＤＡＥのタイミングを生成することにより、
動作を行う。
【００２４】
【発明の効果】以上説明したように、従来は、周波数に
関係なく、ＣＡＳ信号ＣＡＳから遅延素子の遅延でデー
タアンプ活性化信号ＤＡＥタイミングを生成していたた
め、遅延素子のプロセス、温度、電圧変化に対する遅延
値の変動が大きかった。本発明では、外部クロック信号
ＣＬＫに同期してデータアンプ活性化信号ＤＡＥを発生
させる手段を設け、クロックタイミングで、データアン
プ活性化信号ＤＡＥのタイミングを生成する事により、
プロセス、温度、電圧依存の少ないデータアンプ活性化
信号ＤＡＥを生成する事が出来、遅延素子によるタイミ
ング変化分の動作マージンを得ることが出来る。
関係なく、ＣＡＳ信号ＣＡＳから遅延素子の遅延でデー
タアンプ活性化信号ＤＡＥタイミングを生成していたた
め、遅延素子のプロセス、温度、電圧変化に対する遅延
値の変動が大きかった。本発明では、外部クロック信号
ＣＬＫに同期してデータアンプ活性化信号ＤＡＥを発生
させる手段を設け、クロックタイミングで、データアン
プ活性化信号ＤＡＥのタイミングを生成する事により、
プロセス、温度、電圧依存の少ないデータアンプ活性化
信号ＤＡＥを生成する事が出来、遅延素子によるタイミ
ング変化分の動作マージンを得ることが出来る。
【図１】本発明の第１の実施形態の構成図である。
【図２】第１の実施形態におけるタイミングチャート図
である。（高周波動作）
である。（高周波動作）
【図３】第１の実施形態におけるタイミングチャート図
である。（低周波動作；テストモード）
である。（低周波動作；テストモード）
【図４】高周波動作時並びに低周波動作時のタイミング
パスを示す回路図である。
パスを示す回路図である。
【図５】本発明の第２の実施形態の構成図である。
【図６】従来の１実施形態の構成図である。
【図７】従来の１実施形態におけるを示すを示すタイミ
ングチャート図である。
ングチャート図である。
１０１，５０１ メモリ制御部 １０２，６０２ データアンプ制御部 １０３ セルアレイ部 １０４，１１０，１１１，１１２ ＮＡＮＤゲート １０５ フリップフロップ １０６ セレクタ １０７ クロック周波数判定回路 １０８ 遅延素子 １０９ フリップフロップ １１３，６０９，６１０，１０４ａ インバータ １４１〜１４ｎ データアンプ ＡＤＲ アドレス信号 ＣＡＳ ＣＡＳ信号 ＣＫｆａｓｔ ＣＫｆａｓｔ信号 Ｄｏｕｔ 出力信号 ＣＬＫ クロック信号 ＤＡＥ データアンプ活性化信号 ｐｒｅＣＡＳ ｐｒｅＣＡＳ信号 ＴｅｓｔＭｏｄｅＢ テストモード信号 ｔｅｓｔＣＡＳ ｔｅｓｔＣＡＳ信号 ＹＳＷ カラム選択信号 ＲＴ／Ｎ データ信号
Claims (4)
- 【請求項１】 テストモード信号が非活性の場合ＣＡＳ
信号を、テストモード信号が活性の場合テスト用ＣＡＳ
信号を選択するセレクタを有するメモリ制御部と、 前記テストモード信号が非活性の場合、ＣＡＳ信号をク
ロックタイミングでデータアンプ活性化信号として出力
し、前記テストモード信号が活性の場合、ＣＡＳ信号を
遅延素子を通して、データアンプ活性化信号として出力
するデータアンプ制御部と、 カラム選択信号の入力に対しメモリセルのデータをデー
タアンプに出力し、この出力をデータアンプ活性化信号
のタイミングで増幅し出力信号を出力するデータアンプ
を有したセルアレイ部とを備えたことを特徴とする同期
型半導体記憶装置。 - 【請求項２】 前記データアンプ制御回路が、前記デー
タアンプ活性化信号のタイミングをＣＡＳ信号からの遅
延、または外部クロック同期で制御する手段を有するこ
とを特徴とする請求項１記載の同期型半導体記憶装置。 - 【請求項３】 前記データアンプ制御部は、遅延素子と
フリップフロップにＣＡＳ信号を入力し、前記遅延素子
の出力は第１のＮＡＮＤゲート供給され、前記フリップ
フロップの出力は第２のＮＡＮＤゲートに供給される、
また前記メモリ制御部の出力が第２のＮＡＮＤゲートに
供給され、また、前記メモリ制御部の出力がインバータ
を介して前記第１のＮＡＮＤゲートに供給され、さらに
クロック信号が前記フリップフロップに入力される、前
記第１のＮＡＮＤゲートと前記第２のＮＡＮＤゲートと
の出力は第３のＮＡＮＤゲートで論理をとり前記データ
アンプ活性化信号を出力していることを特徴とする請求
項１、２記載の同期型半導体記憶装置。 - 【請求項４】 フリップフロップにＣＡＳ信号とクロッ
クが入力され、クロックが高周波数場合に出力信号が非
活性となり、低周波数場合に前記出力信号が活性となる
クロック周波数判定回路と、前記出力信号が非活性の場
合に前記フリップフロップの出力を、前記出力信号が活
性の場合テスト用ＣＡＳ信号を選択するセレクタとを有
するメモリ制御部を備えたことを特徴とする請求項１記
載の同期型半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30912698A JP3307344B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体記憶装置 |
| US09/430,298 US6208583B1 (en) | 1998-10-29 | 1999-10-29 | Synchronous semiconductor memory having an improved reading margin and an improved timing control in a test mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30912698A JP3307344B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3307344B2 true JP3307344B2 (ja) | 2002-07-24 |
Family
ID=17989215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30912698A Expired - Fee Related JP3307344B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3307344B2 (ja) |
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| WO2004088667A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | 半導体メモリ |
| US7254667B2 (en) * | 2004-04-02 | 2007-08-07 | Arm Limited | Data transfer between an external data source and a memory associated with a data processor |
| US7307900B2 (en) * | 2004-11-30 | 2007-12-11 | Intel Corporation | Method and apparatus for optimizing strobe to clock relationship |
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| KR100780636B1 (ko) | 2005-09-29 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100655084B1 (ko) * | 2006-01-17 | 2006-12-08 | 삼성전자주식회사 | 센스앰프 인에이블 회로 및 이를 갖는 반도체 메모리 장치 |
| KR100818099B1 (ko) * | 2006-09-29 | 2008-03-31 | 주식회사 하이닉스반도체 | 데이터 출력 제어 회로 및 데이터 출력 제어 방법 |
| US8422331B2 (en) * | 2006-09-29 | 2013-04-16 | Hynix Semiconductor Inc. | Data output control circuit and data output control method |
| US7830737B2 (en) | 2008-06-27 | 2010-11-09 | International Business Machines Corporation | SMI memory read data capture margin characterization circuits and methods |
| KR101691568B1 (ko) | 2009-12-11 | 2016-12-30 | 삼성전자주식회사 | 플립-플롭 회로 |
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|---|---|---|---|---|
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| JP2970434B2 (ja) * | 1994-10-31 | 1999-11-02 | 日本電気株式会社 | 同期型半導体記憶装置およびセンス制御方法 |
| JPH11154400A (ja) * | 1997-11-21 | 1999-06-08 | Toshiba Corp | 半導体記憶装置およびそのテスト方法 |
| US6069829A (en) * | 1998-09-29 | 2000-05-30 | Texas Instruments Incorporated | Internal clock multiplication for test time reduction |
-
1998
- 1998-10-29 JP JP30912698A patent/JP3307344B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-29 US US09/430,298 patent/US6208583B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6208583B1 (en) | 2001-03-27 |
| JP2000137998A (ja) | 2000-05-16 |
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